CN102710256A - 一种能降低环路非线性的鉴频鉴相器 - Google Patents

Abstract

本发明属于锁相频率合成技术领域，具体涉及一种能降低环路非线性的鉴频鉴相器。该鉴频鉴相器电路包含：由两个上升沿D触发器、两个二选一选择器和两个延时逻辑单元构成的降低非线性模式的电路；由一个与门、一个延时单元和一个二选一选择器构成的导通时间可选择的模式电路；由一个二选一选择器实现模式间的切换，并且同上述两种模式电路一起构成的重置回路；由两个上升沿D触发器和重置回路构成的鉴频鉴相器的核心电路；由反相器构成的两个单端转双端电路；由两个上升沿触发的D触发器、两个延时单元和一个与门构的成锁定检测电路。本发明可以有效降低电荷泵中上下电流不匹配的非线性，用于降低鉴频鉴相器和电荷泵对整个频率综合器在带内的噪声贡献。

Description

一种能降低环路非线性的鉴频鉴相器

技术领域

本发明属于锁相频率合成技术领域，具体涉及一种能降低环路非线性的鉴频鉴相器，尤其涉及一种应用于分数分频频率综合器的鉴频鉴相器。

背景技术

频率综合器可以产生一个或多个频率信号，为数字系统和射频接受发送器提供时钟信号或者本振信号。接收机的本振输出包含相位噪声，则通过互易混频使得很强的临近干扰信号也同时被变换到有用信道中，造成信号频谱的阻塞，降低了信道中的信噪比。即使中频滤波器能够滤除强干扰中频信号，强干扰中频信号的噪声边带仍然淹没了有用信号，使接收机无法接收到弱小信号。

如果整个环路中各个模块的非线性表现得比较明显，带外的量化高频噪声将会被折叠到低频的带内，增加了带内的相位噪声和毛刺成分。为了控制量化噪声的分布，通常采用低阶的ΔΣ调制器，同时优化各个模块的线性特性。

由于在环路锁定的时候，电路主要工作在相位差为零的附近区域，而这一区域的非线性恰恰是最严重的。环路中的非线性问题，主要来自于鉴频鉴相器和电荷泵的I/O传输特性，其中包括鉴频鉴相器中的死区、电荷泵的漏电流、电荷泵上下电流源的不匹配以及电荷泵的开关瞬间不匹配等。

目前人们针对这个问题进行了广泛的研究。有文献通过在电荷泵中添加了一个直流偏移电流源，使得鉴频鉴相器和电荷泵的传输特性曲线整体下移。这样就减小了在过零点的非线性，但是引入的电流源也会注入额外的噪声到环路滤波器中，甚至可能改变环路的传输特性。也有文献通过运用复制支路和可控的偏置电流源来补偿电荷泵上下电流的不匹配，来达到减小非线性的目的。但是该种方法使得电荷泵的设计变得很复杂。

发明内容

本发明的目的在于提供一种能够降低环路非线性的鉴频鉴相器电路。 

本发明提供的鉴频鉴相器电路，通过对电荷泵上下导通电流的控制，使得只有一路电流随着相位差的变化而变化，从而降低电荷泵上下电流不匹配对环路非线性的贡献。具体说来，

该鉴频鉴相器100，包括：

鉴频鉴相器逻辑电路200，用于检测两路输入信号的相位差，并根据这个相位差产生相应的信号脉冲去控制电荷泵110的电流导通开关。

锁定检测电路300，用于检测频率综合器环路的锁定情况。

其中，所述鉴频鉴相器逻辑电路200，包括：第一上升沿D触发器210、第二上升沿D触发器220，第一单端转双端电路250、第二单端转双端电路260，一个重置电路230。

所述锁定检测电路300，包括：第一延时逻辑单元301、第二延时逻辑单元302，第三上升沿D触发器303、第四上升沿D触发器304，第一与门逻辑电路305；所述第一、第二两个延时逻辑单元的延迟时间为2.5ns 。

所述第一单端转双端电路250由第一～第五5个反相器251~255组成，第二单端转双端电路260由第六～第十5个反相器261~265组成。 

所述重置电路230，包括：第一～第四4个二选一选择器233~236，第三～第五3个延时逻辑单元237~239，第五、第六2个上升沿D触发器231、232，第二与门逻辑电路241。第三～第五3个延时逻辑单元237~239的延迟时间为2.5ns。

所述第一上升沿D触发器210的时钟输入端接系统输入信号201，数据输入端始终接高电位，复位输入端接重置电路230的输出信号205，输出信号211接第一单端转双端电路250的输入端以及重置电路230的输入端；第二上升沿D触发器220的时钟输入端接系统输入信号202，数据输入端始终接高电位，复位输入端接重置电路230的输出信号205，输出信号212接第二单端转双端电路260的输入端以及重置电路230的输入端；第一单端转双端电路250的输入端接第一上升沿D触发器210的输出信号211，两个输出信号为206和207；第二单端转双端电路260的输入端接第二上升沿D触发器的输出信号212，两个输出信号为208和209；重置电路230的四个数据输入端分别接上第一升沿D触发器210的输出信号211、第二上升沿D触发器220的输出信号212、输入信号201和输入信号202，两个控制输入端分别接控制信号203和控制信号204，输出端接第一上升沿D触发器210和第二上升沿D触发器220的复位端。 

所述第一延时逻辑单元301的输入端接系统输入信号202，输出端接上第四升沿D触发器304的时钟输入端；第二延时逻辑单元302的输入端接输入信号201，输出端接第三上升沿D触发器303的时钟输入信号；第四上升沿D触发器304的数据输入端接系统输入信号201，时钟输入端接第一延时逻辑单元301的输出信号，输出端接第一与门逻辑电路305的输入端；第三上升沿D触发器303的数据输入端接输入信号202，时钟输入端接第二延时逻辑单元302的输出信号，输出端接第一与门逻辑电路305的输入端；第一与门逻辑电路305的两个输入端分别接上第三升沿D触发器303和第四升沿D触发器304的输出端，输出信号为306。

所述第一反相器251的输入端接输入信号211，输出端接第二反相器252的输入端同时接第四反相器254的输出端；第二反相器252的输入端接第一反相器251的输出端同时接第四反相器254的输出端，输出端接第三反相器253的输入端同时接输入信号211；第三反相器253的输入端接第二反相器252的输出端同时接输入信号211，输出信号为206；第四反相器254的输入端接输入信号211同时接第二反相器252的输出端，输出端接第五反相器255的输入端同时接第一反相器251的输出端；第五反相器255的输入端接第四反相器254的输出端同时接第一反相器251的输出端，输出信号为207；第六反相器261的输入端接输入信号212，输出端接第七反相器262的输入端同时接第九反相器264的输出端；第七反相器262的输入端接第六反相器261的输出端同时接第九反相器264的输出端，输出端接第八反相器263的输入端同时接输入信号212；第八反相器263的输入端接第七反相器262的输出端同时接输入信号212，输出信号为208；第九反相器264的输入端接输入信号212同时接第七反相器262的输出端，输出端接第十反相器265的输入端同时接第六反相器261的输出端；第十反相器265的输入端接第九反相器264的输出端同时接第六反相器261的输出端，输出信号为209。 

所述第一二选一选择器233的输入端口A接第二与门逻辑241的输出端，输入端口B接第三延时逻辑单元237的输出端，选择控制端接输入信号203，输出端接第二二选一选择器234的输入端口A；第二二选一选择器234的输入端口A接第一二选一选择器233的输出端，输入端口B接第三二选一选择器235的输出端，选择控制端接输入信号243，输出信号为206；第三二选一选择器235的输入端口A接上第五升沿D触发器231的输出端，输入端口B接第六上升沿D触发器232的输出端，选择控制端接输入信号242，输出端接第二二选一选择器234的输入端口B；第四二选一选择器236的输入端口A接上第五升沿D触发器231的输出端，输入接口B接第六上升沿D触发器232的输出端，选择控制端接输入信号242，输出端接第一上升沿D触发器231和第二上升沿D触发器232的复位端；第三延时逻辑单元237的输入端接第二与门逻辑241的输出端，输出端接第一二选一选择器233的输入端口B；第四延时逻辑单元238的输入端接输入信号201，输出端接上第五升沿D触发器231的时钟输入端；第五延时逻辑单元239的输入端接输入信号202，输出端接第六上升沿D触发器232的时钟输入端；第五上升沿D触发器231的数据输入端始终接高电位，时钟输入端接第四延时逻辑单元238的输出端，复位端接第四二选一选择器236的输出端，输出端同时接第三二选一选择器235的输入端口A和第四二选一选择器236的输入端口A；第六上升沿D触发器232的数据输入端始终接高电位，时钟输入端接第五延时逻辑单元239的输出端，复位端接第四二选一选择器236的输出端，输出端同时接第三二选一选择器235的输入端口B和第四二选一选择器236的输入端口B；第二与门逻辑电路241两个输入端分别接输入信号211和输入信号212，输出端同时接第三延时逻辑单元237的输入端和第一二选一选择器233的输入端口A。 

所述鉴频鉴相器逻辑电路200有四种工作模式，可以选择导通时间为2.5ns或者0.6ns；也可以选择只导通电荷泵的上拉电流开关或者下拉电流开关，从而降低环路由于电荷泵上下电流不匹配造成的非线性。

所述锁定检测电路300可以检测输入信号201和输入信号202的相位锁定检测情况。按本电路的设计，如果两路输入信号的上升沿达到上升沿D触发器的时间相差2.5ns以内，则可以认为相位锁定。输出信号306为高电位时，则表示相位锁定；为低电位时，则表示相位未锁定。检测到的输出信号再通过数字控制电路来产生上述鉴频鉴相器中的模式控制信号。

所述重置电路230的输入信号243为低电平时，电路工作在导通时间可选的模式。此时如果输入信号203为低电平，导通时间为0.6ns；如果输入信号203为高电平，导通时间为2.5ns。输入信号243为高电平，电路工作在降低非线性的模式，如果输入信号242为低电位，鉴频鉴相器控选择电荷泵的下拉电流大小随相位差的变化而变化；如果输入信号242为高电位，鉴频鉴相器选择电荷泵的上拉电流大小随相位差的变化而变化。

所述第一单端转双端电路250和第二单端转双端电路260可以把一路输入信号转换成两路相位严格互补的输出信号。

有益效果

本发明提供的鉴频鉴相器，可以很好的解决电荷泵上下电流不匹配对环路非线性的影响。减小带外的高频量化噪声折叠到低频的带内，从而大大减小了带内的相位噪声和毛刺成分。另外，设计的锁定检测电路一方面为鉴频鉴相器提供模式切换的控制信息，另一方面在测试过程中还可以检验环路是否锁定。

附图说明

图1为使用现有技术的分数分频频率合成器系统结构示意图。

图2为本发明提供的降低鉴频鉴相器电路示意图。

图3为本发明提供的锁定检测电路示意图。

图4为本发明提供的重置电路结构图。

图5为本发明提供的单端转双端电路结构图。

图6为本发明提供的降低非线性工作模式的时序图。

图7为本发明提供的降低非线性工作模式的转移特性曲线图。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细说明。

图2为本发明提供的鉴频鉴相器电路结构示意图，包括两个上升沿D触发器210、220，两个单端转双端电路250、260，一个重置电路230。该电路是鉴频鉴相器的核心电路，提供电荷泵上下导通开关信号。

图3为本发明提供的锁定检测电路结构示意图，包括两个延迟时间为2.5ns的延时逻辑单元301、302，两个上升沿D触发器303、304，一个与门逻辑电路305。它的主要功能是检测环路相位是否锁定，并且控制鉴频鉴相器的工作模式。

图4为本发明提供的重置电路结构示意图，包括4个二选一选择器233~236，三个延迟时间为2.5ns的延时逻辑单元237~239，两个上升沿D触发器231、232，一个与门逻辑电路241。鉴频鉴相器的几种工作模式主要通过该电路来实现。

图5为本发明提供的单端转双端电路结构示意图，单端转双端电路250包括五个反相器251~255，单端转双端电路260包括另外五个反相器261~265。它们的主要功能是把一路输入信号转变成两路相位互补的输出信号。

图6为本发明提供的降低非线性工作模式的时序图，这里是选择保持电荷泵上拉电流开关信号不变，只有电荷泵的下拉电流随相位差而变化。

图7为本发明提供的降低非线性工作模式的转移特性曲线图。结合图6，可以很直观的看到本发明设计的鉴频鉴相器对电荷泵上下电流匹配的优化。

综上所诉，本发明主要通过设计鉴频鉴相器的重置电路、单端转双端电路和锁定检测电路，实现了一种降低环路非线性的鉴频鉴相器。达到了减小了环路带内的相位噪声的目的。

最后应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (9)

1.一种降低环路非线性的鉴频鉴相器，其特征在于，包括：

鉴频鉴相器逻辑电路（200），用于检测两路输入信号的相位差，并根据这个相位差产生相应的信号脉冲去控制电荷泵（110）的电流导通开关； 

锁定检测电路（300），用于检测频率综合器环路的锁定情况；

其中，所述鉴频鉴相器逻辑电路（200），包括：第一上升沿D触发器（210）、第二上升沿D触发器（220），第一单端转双端电路（250）、第二单端转双端电路（260），一个重置电路（230）；

所述锁定检测电路（300），包括：第一延时逻辑单元（301）、第二延时逻辑单元（302），第三上升沿D触发器（303）、第四上升沿D触发器（304），第一与门逻辑电路（305）；所述第一、第二两个延时逻辑单元的延迟时间为2.5ns ；

所述第一单端转双端电路（250）由第一～第五5个反相器（251~255）组成，第二单端转双端电路（260）由第六～第十5个反相器（261~265）组成；

所述重置电路（230），包括：第一～第四4个二选一选择器（233~236），第三～第五3个延时逻辑单元（237~239），第五、第六2个上升沿D触发器（231、232），第二与门逻辑电路（241）；第三～第五3个延时逻辑单元（237~239）的延迟时间为2.5ns 。

2.根据权利要求1所述的降低环路非线性的鉴频鉴相器，其特征在于： 

所述第一上升沿D触发器（210）的时钟输入端接系统输入信号201，数据输入端始终接高电位，复位输入端接重置电路（230）的输出信号205，第一上升沿D触发器（210）的输出信号211接第一单端转双端电路（250）的输入端以及重置电路（230）的输入端；第二上升沿D触发器（220）的时钟输入端接系统输入信号202，数据输入端始终接高电位，复位输入端接重置电路（230）的输出信号205，第二上升沿D触发器（220）的输出信号212接第二单端转双端电路（260）的输入端以及重置电路（230）的输入端；第一单端转双端电路（250）的输入端接第一上升沿D触发器（210）的输出信号211，两个输出信号记为输出信号206和输出信号207；第二单端转双端电路（260）的输入端接第二上升沿D触发器（220）的输出信号212，两个输出信号记为输出信号208和输出信号209；重置电路（230）的四个数据输入端分别接上第一升沿D触发器（210）的输出信号211、第二上升沿D触发器（220）的输出信号212、系统输入信号201和系统输入信号202，两个控制输入端分别接控制信号203和控制信号204，输出端接第一上升沿D触发器（210）和第二上升沿D触发器（220）的复位端。

3.根据权利要求1所述的锁定检测电路，其特征在于：

所述第一延时逻辑单元（301）的输入端接系统输入信号202，输出端接上第四升沿D触发器（304）的时钟输入端；第二延时逻辑单元（302）的输入端接系统输入信号201，输出端接第三上升沿D触发器（303）的时钟输入信号；第四上升沿D触发器（304）的数据输入端接系统输入信号201，时钟输入端接第一延时逻辑单元（301）的输出信号，输出端接第一与门逻辑电路（305）的输入端；第三上升沿D触发器（303）的数据输入端接系统输入信号202，时钟输入端接第二延时逻辑单元（302）的输出信号，输出端接第一与门逻辑电路（305）的输入端；第一与门逻辑电路（305）的两个输入端分别接上第三升沿D触发器（303）和第四升沿D触发器（304）的输出端，输出信号记为输出信号306。

4.根据权利要求1所述的单端转双端电路，其特征在于： 

所述第一反相器（251）的输入端接输入信号211，输出端接第二反相器（252）的输入端同时接第四反相器（254）的输出端；第二反相器（252）的输入端接第一反相器（251）的输出端同时接第四反相器（254）的输出端，输出端接第三反相器（253）的输入端同时接输入信号211；第三反相器（253）的输入端接第二反相器（252）的输出端同时接输入信号211，其输出信号记为输出信号206；第四反相器（254）的输入端接输入信号211同时接第二反相器（252）的输出端，输出端接第五反相器（255）的输入端同时接第一反相器（251）的输出端；第五反相器（255）的输入端接第四反相器（254）的输出端同时接第一反相器（251）的输出端，其输出信号记为输出信号207；第六反相器（261）的输入端接输入信号212，输出端接第七反相器（262）的输入端同时接第九反相器（264）的输出端；第七反相器（262）的输入端接第六反相器（261）的输出端同时接第九反相器（264）的输出端，输出端接第八反相器（263）的输入端同时接输入信号212；第八反相器（263）的输入端接第七反相器（262）的输出端同时接输入信号212，其输出信号记为输出信号208；第九反相器（264）的输入端接输入信号212同时接第七反相器（262）的输出端，输出端接第十反相器（265）的输入端同时接第六反相器（261）的输出端；第十反相器（265）的输入端接第九反相器（264）的输出端同时接第六反相器（261）的输出端，其输出信号记为输出信号209。

5.根据权利要求1所述的重置电路，其特征在于： 

所述第一二选一选择器（233）的输入端口A接第二与门逻辑（241）的输出端，输入端口B接第三延时逻辑单元（237）的输出端，选择控制端接控制信号203，输出端接第二二选一选择器（234的输入端口A；第二二选一选择器（234）的输入端口A接第一二选一选择器（233）的输出端，输入端口B接第三二选一选择器（235）的输出端，选择控制端接输入信号243，输出信号为206；第三二选一选择器（235）的输入端口A接上第五升沿D触发器（231）的输出端，输入端口B接第六上升沿D触发器（232）的输出端，选择控制端接输入信号242，输出端接第二二选一选择器（234）的输入端口B；第四二选一选择器（236）的输入端口A接上第五升沿D触发器（231）的输出端，输入接口B接第六上升沿D触发器（232）的输出端，选择控制端接输入信号242，输出端接第一上升沿D触发器（231）和第二上升沿D触发器（232）的复位端；第三延时逻辑单元（237）的输入端接第二与门逻辑（241）的输出端，输出端接第一二选一选择器（233）的输入端口B；第四延时逻辑单元（238）的输入端接系统输入信号201，输出端接上第五升沿D触发器（231）的时钟输入端；第五延时逻辑单元（239）的输入端接系统输入信号202，输出端接第六上升沿D触发器（232）的时钟输入端；第五上升沿D触发器（231）的数据输入端始终接高电位，时钟输入端接第四延时逻辑单元（238）的输出端，复位端接第四二选一选择器（236）的输出端，输出端同时接第三二选一选择器（235）的输入端口A和第四二选一选择器（236）的输入端口A；第六上升沿D触发器（232）的数据输入端始终接高电位，时钟输入端接第五延时逻辑单元（239）的输出端，复位端接第四二选一选择器（236）的输出端，输出端同时接第三二选一选择器（235）的输入端口B和第四二选一选择器（236）的输入端口B；第二与门逻辑电路（241）两个输入端分别接输入信号211和输入信号212，输出端同时接第三延时逻辑单元（237）的输入端和第一二选一选择器（233）的输入端口A。

6.根据权利要求1所述的降低环路非线性的鉴频鉴相器，其特征在于：所述鉴频鉴相器逻辑电路200有四种工作模式：选择导通时间为2.5ns或者0.6ns；或者选择只导通电荷泵的上拉电流开关或者下拉电流开关。

7.根据权利要求1所述的降低环路非线性的鉴频鉴相器，其特征在于：所述锁定检测电路（300）检测系统输入信号201和系统输入信号202的相位锁定检测情况：如果两路输入信号的上升沿达到对应上升沿D触发器的时间相差2.5ns以内，则认为相位锁定；输出信号306为高电位时，则表示相位锁定，为低电位时，则表示相位未锁定；检测到的输出信号再通过数字控制电路来产生所述鉴频鉴相器中的模式控制信号。

8.根据权利要求1所述的降低环路非线性的鉴频鉴相器，其特征在于：所述重置电路（230）的输入信号243为低电平时，电路工作在导通时间可选的模式；此时如果输入信号203为低电平，导通时间为0.6ns；如果输入信号203为高电平，导通时间为2.5ns；输入信号243为高电平，电路工作在降低非线性的模式，如果输入信号242为低电位，鉴频鉴相器控选择电荷泵的下拉电流大小随相位差的变化而变化；如果输入信号242为高电位，鉴频鉴相器选择电荷泵的上拉电流大小随相位差的变化而变化。

9.根据权利要求1所述的降低环路非线性的鉴频鉴相器，其特征在于：所述第一单端转双端电路（250）和第二单端转双端电路（260）把一路输入信号转换成两路相位严格互补的输出信号。

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