CN102394642A - 一种锁相环型频率合成器及射频程控分频器 - Google Patents

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Abstract

本发明提供一种锁相环型频率合成器及射频程控分频器，包括参考振荡器、R分频器、鉴相器、电荷泵、环路滤波器、压控振荡器和数字接口电路，其特点是：射频程控分频器的射频输入端接收压控振荡器输出的射频信号，模数控制端接收数字接口电路输出的编码信号，并由数字接口电路输出的编码信号确定射频程控分频器的分频比，射频程控分频器将收到的射频信号进行分频处理，输出到鉴相器；其中：所述射频程控分频器包括n个2/3分频单元，n为大于或等于2的自然数，所有2/3分频单元采用异步串行连接；本发明系统结构简单，成本低、体积小、功耗低、性能优，使用灵活、方便，具有良好的应用前景。

Description

一种锁相环型频率合成器及射频程控分频器
技术领域
本发明涉及频率合成器,具体涉及一种锁相环型频率合成器及射频程控分频器。
背景技术
锁相环型频率合成器是一种在无线通信中得到广泛应用的重要部件，它可以用作各种收发机的本地振荡信号，还可以用于完成调制、解调和载波恢复等功能。锁相环型频率合成器中包含了高频模块、低频模块和数字电路，是一个复杂的数/模/射频混合系统。图1所示是现有的锁相环型频率合成器系统，系统的频率特性通常受限于高频模块——程控分频器，程控分频器通常使用前端双模分频器、M计数器和A计数器以吞脉冲技术的分频方案来实现。在现有技术方案中，吞脉冲程控分频器内的前端P/（P＋1）双模分频器通常有8/9、10/11、16/17、32/33、64/65等几种分频模数。当分频模数值从8/9到64/65时，其电路的结构就越来越复杂、反馈信号的时延也越来越大，因此，随着整个锁相环型频率合成器系统的工作频率不断提高，双模分频器所需要的工作电流将大大增加，因而存在功耗很大的缺点。并且，当应用于GHz的射频领域，对前端双模分频器的频率特性要求很高，通常是增加工作电流来提高其工作频率，因而导致整体系统功耗很大。
发明内容
本发明所要解决的技术问题之一在于提供一种锁相环型频率合成器。
本发明所要解决的技术问题之二在于提供一种构成锁相环型频率合成器的射频程控分频器。
为了解决上述技术问题，本发明的第一个技术方案是，一种锁相环型频率合成器，包括参考振荡器、R分频器、鉴相器、电荷泵、环路滤波器、压控振荡器和数字接口电路，其特点是：射频程控分频器的射频输入端接收压控振荡器输出的射频信号，模数控制端接收数字接口电路输出的编码信号，并由数字接口电路输出的编码信号确定射频程控分频器的分频比，射频程控分频器将收到的射频信号进行分频处理，输出到鉴相器；其中：
所述射频程控分频器包括n个2/3分频单元，n为大于或等于2的自然数，所有2/3分频单元采用异步串行连接。
本发明直接使用一个射频程控分频器替代现有技术方案的吞脉冲程控分频器，不需要M计数器和A计数器，使系统的结构简化、功耗很小、性能更优。在本技术方案中，射频程控分频器采用的是基于2/3分频单元的异步串行结构方式来实现，其中的2/3分频单元在双模分频器中是一个分频模数值最小的分频单元，所以结构最简单，功耗低，并且，本发明的射频程控分频器由于各级2/3分频单元是异步串行工作的，第一级2/3分频单元决定了整个射频程控分频器的最高工作频率，随着频率逐级降低，可逐级减小工作电流，有效地降低系统的功耗。所以，有效地简化了系统结构设计，极大地降低了整体系统的功耗。
根据本发明所述的一种锁相环型频率合成器的一种优选方案，所述射频程控分频器的射频输入端设置直流偏置电路和射频缓冲器，射频缓冲器由直流偏置电路提供直流偏置电压，射频缓冲器接收压控振荡器输出的射频信号，并将接收的射频信号进行处理后，输出到2/3分频单元。
射频程控分频器的射频输入端是一对差分输入端，在射频程控分频器的射频输入端设置直流偏置电路和射频缓冲器，容许AC耦合输入，可以单端输入或者差分输入驱动，使用灵活方便，适用范围广。
根据本发明所述的一种锁相环型频率合成器的一种优选方案，每个2/3分频单元均由D触发器DR1、DR2和逻辑门IC1、IC2、IC3构成；其中，第一D触发器DR1的数据输入端D1、DN1分别连接第一逻辑门IC1的与非输出端和与输出端，第一逻辑门IC1的一个输入端连接第二D触发器DR2的第二输出端Q2-, 第一逻辑门IC1的另一个输入端为2/3分频单元的数据输入端Din，第一D触发器DR1的第一输出端Q1+连接第二逻辑门IC2的一个输入端，第二逻辑门IC2的另一个输入端为2/3分频单元的模数控制端M，接收数字接口电路输出的编码信号，第二逻辑门IC2的输出端连接第三逻辑门IC3的一个输入端，第三逻辑门IC3的另一个输入端连接第二D触发器DR2的第一输出端Q2+，第二D触发器DR2的数据输入端D2、DN2分别连接第三逻辑门IC3的与非输出端和与输出端，第二D触发器DR2的时钟脉冲输入端C2、CN2分别连接第一D触发器DR1的时钟脉冲输入端CN1、C2；第二D触发器DR2的输出端Q2+、Q2-分别为2/3分频单元的信号输出端Qout、Qout-，第一D触发器DR1的时钟脉冲输入端C1、CN1分别为2/3分频单元的时钟脉冲输入端CK+、CK-，第一D触发器DR1的第二输出端Q1-为2/3分频单元的输出端Q-。
由于两个D触发器的时钟同步，具有边沿触发灵敏、翻转速率快的特点，很容易达到射频低功耗的目的。
本发明的第二个技术方案是，一种构成锁相环型频率合成器的射频程控分频器，其特点是：射频程控分频器包括n个2/3分频单元， n为大于或等于2的自然数，所有2/3分频单元采用异步串行连接。
根据本发明所述的一种构成锁相环型频率合成器的射频程控分频器的一种优选方案，所述射频程控分频器还包括直流偏置电路和射频缓冲器，由直流偏置电路提供直流偏置电压，射频缓冲器将接收的射频信号进行处理后，输出到2/3分频单元。
根据本发明所述的一种构成锁相环型频率合成器的射频程控分频器的一种优选方案, 每个2/3分频单元均由D触发器DR1、DR2和逻辑门IC1、IC2、IC3构成；其中，第一D触发器DR1的数据输入端(D1、DN1)分别连接第一逻辑门IC1的与非输出端和与输出端，第一逻辑门IC1的一个输入端连接第二D触发器DR2的第二输出端Q2-, 第一逻辑门IC1的另一个输入端为2/3分频单元的数据输入端Din，第一D触发器DR1的第一输出端Q1+连接第二逻辑门IC2的一个输入端，第二逻辑门IC2的另一个输入端为2/3分频单元的模数控制端M，接收数字接口电路输出的编码信号，第二逻辑门IC2的输出端连接第三逻辑门IC3的一个输入端，第三逻辑门IC3的另一个输入端连接第二D触发器DR2的第一输出端Q2+，第二D触发器DR2的数据输入端D2、DN2分别连接第三逻辑门IC3的与非输出端和与输出端，第二D触发器DR2的时钟脉冲输入端C2、CN2分别连接第一D触发器DR1的时钟脉冲输入端CN1、C2；第二D触发器DR2的输出端Q2+、Q2-分别为2/3分频单元的信号输出端Qout、Qout-，第一D触发器DR1的时钟脉冲输入端C1、CN1分别为2/3分频单元的时钟脉冲输入端CK+、CK-，第一D触发器DR1的第二输出端Q1-为2/3分频单元的输出端Q-。
本发明所述的一种锁相环型频率合成器及射频程控分频器的有益效果是：本发明直接使用一个射频程控分频器替代现有技术方案的吞脉冲程控分频器，使系统的结构简化、功耗很小、性能更优；射频程控分频器采用基于2/3分频单元的异步串行结构方式来实现，所以结构最简单，功耗低，并且，本发明的射频程控分频器由于各级2/3分频单元是异步串行工作的，有效地降低系统的功耗；并且，在射频程控分频器的射频输入端设置直流偏置电路和射频缓冲器，容许AC耦合输入，可以单端输入或者差分输入驱动，使用灵活,范围广,其中，2/3分频单元由D触发器和逻辑门构成，由于两个D触发器的时钟同步，具有边沿触发灵敏、翻转速率快的特点，很容易达到射频低功耗的目的；本发明系统结构简单，成本低、体积小、功耗低、性能优，使用灵活，具有良好的应用前景。
附图说明
图1是现有的锁相环型频率合成器系统的原理框图。
图2是本发明所述的一种锁相环型频率合成器的原理框图。
图3是射频程控分频器的原理图。
图4是2/3分频单元电路的原理图。
图5是具体实施例n=6时，射频程控分频器的电路原理图。
图6是在单电源电压3V、时钟输入幅度（VCK＋-VCK－）＝0.8VP－P时，仿真的输入/输出瞬态波形。
图7是6位射频程控分频器仿真验证的输入/输出波形。
图8是射频输入信号频率为3GHz的射频程控分频器输出相位噪声曲线。
具体实施方式
参见图2至图4，一种锁相环型频率合成器，包括参考振荡器1、R分频器2、鉴相器3、电荷泵4、环路滤波器5、压控振荡器6和数字接口电路7，射频程控分频器8的射频输入端接收压控振荡器6输出的射频信号，模数控制端接收数字接口电路7输出的编码信号，并由数字接口电路7输出的编码信号确定射频程控分频器8的分频比，射频程控分频器8将收到的射频信号进行分频处理，输出到鉴相器3；参考振荡器1输出的参考时钟通过R分频器2分频后输出到鉴相器3，压控振荡器6输出的射频信号经过射频程控分频器8分频后输出到鉴相器3，鉴相器3对信号进行鉴相处理后，输出电压信号到电荷泵4，电荷泵4输出控制信号到环路滤波器5，控制环路滤波器5进行滤波，环路滤波器5得到控制电压输出到压控振荡器6，控制压控振荡器6工作，压控振荡器6进行电压/频率变换，并将振荡频率锁定在需要的频率上。
所述射频程控分频器8由n个2/3分频单元81、82、83……8n-1、8n、直流偏置电路812、射频缓冲器811、逻辑电压转换电路813和反向器814构成，其中，n为大于或等于2的自然数，所有2/3分频单元采用异步串行连接；即上一级2/3分频单元与下一级2/3分频单元之间采用异步串行连接。其中, 射频缓冲器811由直流偏置电路812提供直流偏置电压，射频缓冲器811接收压控振荡器6输出的射频信号，并将接收的射频信号进行处理后，输出到第一级2/3分频单元81, n个2/3分频单元对收到的射频信号进行分频处理，输出到逻辑电压转换电路813,同时, n个2/3分频单元81、82、83……8n-1、8n分别接收数字接口电路7输出的编码信号，并由数字接口电路7输出的编码信号确定分频比；逻辑电压转换电路813对收到的分频信号幅度进行逻辑电压转换后输出到鉴相器3。
在具体实施例中，第一级2/3分频单元81的时钟脉冲输入端CK+、CK-连接射频缓冲器811的输出端，射频缓冲器11的输入端连接直流偏置电路812，并同时连接压控振荡器6的输出，射频缓冲器811由直流偏置电路812提供直流偏置电压，射频缓冲器811接收压控振荡器6输出的射频信号，处理后输出到第一级2/3分频单元的时钟脉冲输入端CK+、CK-；第一级2/3分频单元81的数据输入端Din连接第二级2/3分频单元82的输出端Q-；第一级2/3分频单元81的信号输出端Qout、Qout-分别连接第二级2/3分频单元82的时钟脉冲输入端CK+、CK-；依次类推，第n-1级2/3分频单元的数据输入端Din连接第n级2/3分频单元的输出端Q-；第n-1级2/3分频单元的信号输出端Qout、Qout-分别连接第n级2/3分频单元的时钟脉冲输入端CK+、CK-，第n-1级2/3分频单元的时钟脉冲输入端CK+、CK-连接第n-2级2/3分频单元的信号输出端Qout、Qout-；第n-1级2/3分频单元的输出端Q-连接第n-2级2/3分频单元的数据输入端Din；
第n级2/3分频单元的数据输入端Din连接反相器814的输出端；第N级2/3分频单元的信号输出端Qout、Qout-分别连接逻辑电压转换电路813的输入端；反相器814的输入端连接电源；逻辑电压转换电路813的输出端连接鉴相器3的一个输入端。
第一级2/3分频单元81至第n级2/3分频单元8n的模数控制端M分别连接数字接口电路7的可编程二进制数据输出端；可编程二进制数据的编码状态直接确定射频程控分频器的分频比N。
在具体实施例中，每个2/3分频单元均由D触发器DR1、DR2和逻辑门IC1、IC2、IC3构成；其中，第一D触发器DR1的数据输入端D1、DN1分别接收第一逻辑门IC1的与非输出端和与输出端输出的信号，第一逻辑门IC1的一个输入端接收第二D触发器DR2的第二输出端Q2-输出的信号, 第一逻辑门IC1的另一个输入端为2/3分频单元的数据输入端Din，第一D触发器DR1的第一输出端Q1+输出信号到第二逻辑门IC2的一个输入端，第二逻辑门IC2的另一个输入端为2/3分频单元的模数控制端M，接收数字接口电路7输出的编码信号，第二逻辑门IC2输出信号到第三逻辑门IC3的一个输入端，第三逻辑门IC3的另一个输入端接收第二D触发器DR2的第一输出端Q2+输出的信号，第二D触发器DR2的数据输入端D2、DN2分别接收第三逻辑门IC3的与非输出端和与输出端输出的信号，第二D触发器DR2的时钟脉冲输入端C2、CN2分别与第一D触发器DR1的时钟脉冲输入端CN1、C2连接；第二D触发器DR2的输出端Q2+、Q2-分别为2/3分频单元的信号输出端Qout、Qout-，第一D触发器DR1的时钟脉冲输入端C1、CN1分别为2/3分频单元的时钟脉冲输入端CK+、CK-，第一D触发器DR1的第二输出端Q1-为2/3分频单元的输出端Q-。
在具体实施例中，第一D触发器DR1的数据输入端D1、DN1分别连接第一逻辑门IC1的与非输出端和与输出端，第一逻辑门IC1的一个输入端连接第二D触发器DR2的第二输出端Q2-, 第一逻辑门IC1的另一个输入端为2/3分频单元的数据输入端Din，第一D触发器DR1的第一输出端Q1+连接第二逻辑门IC2的一个输入端，第二逻辑门IC2的另一个输入端为2/3分频单元的模数控制端M，接收数字接口电路7输出的编码信号，第二逻辑门IC2的输出端连接第三逻辑门IC3的一个输入端，第三逻辑门IC3的另一个输入端连接第二D触发器DR2的第一输出端Q2+，第二D触发器DR2的数据输入端D2、DN2分别连接第三逻辑门IC3的与非输出端和与输出端，第二D触发器DR2的时钟脉冲输入端C2、CN2分别连接第一D触发器DR1的时钟脉冲输入端CN1、C2；第二D触发器DR2的输出端Q2+、Q2-分别为2/3分频单元的信号输出端Qout、Qout-，第一D触发器DR1的时钟脉冲输入端C1、CN1分别为2/3分频单元的时钟脉冲输入端CK+、CK-，第一D触发器DR1的第二输出端Q1-为2/3分频单元的输出端Q-。
一种构成锁相环型频率合成器的射频程控分频器，所述射频程控分频器8由n个2/3分频单元81、82、83……8n-1、8n、直流偏置电路812和射频缓冲器811、逻辑电压转换电路813、反向器814构成，其中，n为大于或等于2的自然数，所有2/3分频单元采用异步串行连接，即上一级2/3分频单元与下一级2/3分频单元之间采用异步串行连接。
在具体实施例中，第一级2/3分频单元81的时钟脉冲输入端CK+、CK-连接射频缓冲器811的输出端，射频缓冲器11的输入端连接直流偏置电路812，并同时连接压控振荡器6的输出，射频缓冲器（811）由直流偏置电路（812）提供直流偏置电压，射频缓冲器811接收压控振荡器6输出的射频信号，处理后输出到第一级2/3分频单元81；第一级2/3分频单元81的数据输入端Din连接第二级2/3分频单元82的输出端Q-；第一级2/3分频单元81的信号输出端Qout、Qout-分别连接第二级2/3分频单元82的时钟脉冲输入端CK+、CK-；依次类推，第n-1级2/3分频单元8n-1的数据输入端Din连接第n级2/3分频单元8n的输出端Q-；第n-1级2/3分频单元8n-1的信号输出端Qout、Qout-分别连接第n级2/3分频单元8n的时钟脉冲输入端CK+、CK-，第n-1级2/3分频单元8n-1的时钟脉冲输入端CK+、CK-连接第n-2级2/3分频单元的信号输出端Qout、Qout-；第n-1级2/3分频单元8n-1的输出端Q-连接第n-2级2/3分频单元的数据输入端Din；
第n级2/3分频单元8n的数据输入端Din连接反相器814的输出端；第n级2/3分频单元8n的信号输出端Qout、Qout-分别连接逻辑电压转换电路813的输入端；反相器814的输入端MT是最高位的数字输入端，通常设置为逻辑“1”电平；逻辑电压转换电路的输出端连接鉴相器3的一个输入端。并且，逻辑电压转换电路的输出端OUT和反相器814的输入端MT设计与CMOS电平兼容，能与低功耗的CMOS程序分频器串接，可以方便构成更高位数的射频程控分频器。
第一级2/3分频单元至第n级2/3分频单元的模数控制端M分别连接数字接口电路7的可编程二进制数据输出端；可编程二进制数据的编码状态直接确定整个射频程控分频器的分频比N。
在具体实施例中，每个2/3分频单元均由D触发器DR1、DR2和逻辑门IC1、IC2、IC3构成；其中，第一D触发器DR1的数据输入端D1、DN1分别连接第一逻辑门IC1的与非输出端和与输出端，第一逻辑门IC1的一个输入端连接第二D触发器DR2的第二输出端Q2-, 第一逻辑门IC1的另一个输入端为2/3分频单元的数据输入端Din，第一D触发器DR1的第一输出端Q1+连接第二逻辑门IC2的一个输入端，第二逻辑门IC2的另一个输入端为2/3分频单元的可编程数据输入端M，接收数字接口电路7输出的编码信号，第二逻辑门IC2的输出端连接第三逻辑门IC3的一个输入端，第三逻辑门IC3的另一个输入端连接第二D触发器DR2的第一输出端Q2+，第二D触发器DR2的数据输入端(D2、DN2)分别连接第三逻辑门IC3的与非输出端和与输出端，第二D触发器DR2的时钟脉冲输入端C2、CN2分别连接第一D触发器DR1的时钟脉冲输入端CN1、C2；第二D触发器DR2的输出端Q2+、Q2-分别为2/3分频单元的信号输出端Qout、Qout-，第一D触发器DR1的时钟脉冲输入端C1、CN1分别为2/3分频单元的时钟脉冲输入端CK+、CK-，第一D触发器DR1的第二输出端Q1-为2/3分频单元的输出端Q-。
2/3分频单元在双模分频器中是一个分频模数值最小的分频单元，所以结构最简单；当数据端Din设置为逻辑“0”时，模数控制端M＝“0”实现÷2功能，模数控制端M＝“1”实现÷3功能。2/3分频单元分频功能见表1。
表1  2/3分频单元分频功能
模数控制端M 分频比值 说  明
0 2 QOUT输出频率等于CK时钟频率的1/2
1 3 QOUT输出频率等于CK时钟频率的1/3
仿真验证结果表明：2/3分频单元电路功能操作正确，在单电源电压3V、时钟输入幅度VCK＋-VCK－＝0.8VP－P时，仿真的输入/输出瞬态波形见图6所示，并且，从仿真器读出，在工作频率高达到3.4GHz时，工作电流只有1.6mA。
参见图5，图5是6位串级型射频程控分频器的电路原理图，所述6位串级型射频程控分频器由6个2/3分频单元81、82、83……86、直流偏置电路812和射频缓冲器811、逻辑电压转换电路813、反向器814构成，2/3分频单元81～86采用异步串行连接，各级2/3分频单元的时钟是异步工作，第一级2/3分频单元81决定了整个程控分频器的最高工作频率，随着频率逐级降低，可逐级减小工作电流，有效地降低整体电路的功耗。
M0～M5连接数字接口电路7的可编程二进制数据输出端，与CMOS逻辑兼容。M0是最低位，M5是最高位，M0～M5的二进制编码状态直接决定了射频程控分频器的分频比值。
当M5…M0为“000000”状态时，6个2/3分频单元都÷2，即6级串级连接的分频比为26＝64；当M5…M0的二进制编码状态从“000000”依次变到“111111”时，对应的十进制值是0～63。所以，此射频程控分频器的总分频比值的范围为64～127，见表2。
表2  二进制编码输入与分频比值对应表
图7给出了6位射频程控分频器仿真验证的输入/输出波形，7A是频率为3.0GHz的射频输入信号波形； 7B是N＝64即M5…M0＝“000000”时的输出波形； 7C是N＝127即M5…M0＝“111111”时的输出波形。由图7可知，电路的功能操作正确。
图8给出了射频输入信号频率为3GHz的程控分频器输出相位噪声曲线。由图8可知，10KHz频偏的相位噪声是-133.5dBc/Hz， 100KHz频偏的相位噪声是-143dBc/Hz。
在射频输入信号频率3.0GHz、输入信号功率-5dBm～5dBm范围内，射频程控分频器的功能操作都正确。在3V工作电压下，电路所消耗的总电流只有4mA，功耗仅12mW。与现有吞脉冲程控分频器相比，不但系统的结构得到简化，同时整体工作电流可减小到原方案的1/3。
综上所述，采用本发明的射频程控分频器，有效地简化了原有方案中系统结构设计，极大地降低了整体系统的功耗。
上面对本发明的具体实施方式进行了描述，但是，本发明保护的不仅限于具体实施方式的范围。

Claims (6)

1.一种锁相环型频率合成器，包括参考振荡器（1）、R分频器（2）、鉴相器（3）、电荷泵（4）、环路滤波器（5）、压控振荡器（6）和数字接口电路（7），其特征在于：射频程控分频器（8）的射频输入端接收压控振荡器（6）输出的射频信号，模数控制端接收数字接口电路（7）输出的编码信号，并由数字接口电路（7）输出的编码信号确定射频程控分频器（8）的分频比，射频程控分频器（8）将收到的射频信号进行分频处理，输出到鉴相器（3）；其中：
所述射频程控分频器（8）包括n个2/3分频单元，其中，n为大于或等于2的自然数，所有2/3分频单元采用异步串行连接。
2.根据权利要求1所述的一种锁相环型频率合成器，其特征在于：所述射频程控分频器（8）的射频输入端设置直流偏置电路（812）和射频缓冲器（811），射频缓冲器（811）由直流偏置电路（812）提供直流偏置电压，射频缓冲器（811）接收压控振荡器（6）输出的射频信号，并将接收的射频信号进行处理后，输出到2/3分频单元。
3.根据权利要求1或2所述的一种锁相环型频率合成器，其特征在于：每个2/3分频单元均由D触发器（DR1、DR2）和逻辑门（IC1、IC2、IC3）构成；其中，第一D触发器（DR1）的数据输入端（D1、DN1）分别接收第一逻辑门（IC1）的与非输出端和与输出端输出的信号，第一逻辑门（IC1）的一个输入端接收第二D触发器（DR2）的第二输出端（Q2-）输出的信号, 第一逻辑门（IC1）的另一个输入端为2/3分频单元的数据输入端（Din），第一D触发器（DR1）的第一输出端（Q1+）输出信号到第二逻辑门（IC2）的一个输入端，第二逻辑门（IC2）的另一个输入端为2/3分频单元的模数控制端（M），接收数字接口电路（7）输出的编码信号，第二逻辑门（IC2）输出信号到第三逻辑门（IC3）的一个输入端，第三逻辑门（IC3）的另一个输入端接收第二D触发器（DR2）的第一输出端（Q2+）输出的信号，第二D触发器（DR2）的数据输入端（D2、DN2）分别接收第三逻辑门（IC3）的与非输出端和与输出端输出的信号，第二D触发器（DR2）的时钟脉冲输入端（C2、CN2）分别与第一D触发器（DR1）的时钟脉冲输入端（CN1、C2）连接；第二D触发器（DR2）的输出端（Q2+、Q2-）分别为2/3分频单元的信号输出端（Qout、Qout-），第一D触发器DR1的时钟脉冲输入端（C1、CN1）分别为2/3分频单元的时钟脉冲输入端（CK+、CK-），第一D触发器（DR1）的第二输出端（Q1-）为2/3分频单元的输出端（Q-）。
4.一种构成锁相环型频率合成器的射频程控分频器，其特征在于：射频程控分频器（8）包括n个2/3分频单元，其中，n为大于或等于2的自然数，所有2/3分频单元采用异步串行连接。
5.根据权利要求4所述的一种构成锁相环型频率合成器的射频程控分频器，其特征在于：所述射频程控分频器（8）还包括直流偏置电路（812）和射频缓冲器（811），射频缓冲器（811）由直流偏置电路（812）提供直流偏置电压，将接收的射频信号进行处理后，输出到2/3分频单元。
6.根据权利要求5所述的一种构成锁相环型频率合成器的射频程控分频器，其特征在于：每个2/3分频单元均由D触发器（DR1、DR2）和逻辑门（IC1、IC2、IC3）构成；其中，第一D触发器（DR1）的数据输入端（D1、DN1）分别接收第一逻辑门（IC1）的与非输出端和与输出端输出的信号，第一逻辑门（IC1）的一个输入端接收第二D触发器（DR2）的第二输出端（Q2-）输出的信号, 第一逻辑门（IC1）的另一个输入端为2/3分频单元的数据输入端（Din），第一D触发器（DR1）的第一输出端（Q1+）输出信号到第二逻辑门（IC2）的一个输入端，第二逻辑门（IC2）的另一个输入端为2/3分频单元的模数控制端（M），接收数字接口电路（7）输出的编码信号，第二逻辑门（IC2）输出信号到第三逻辑门（IC3）的一个输入端，第三逻辑门（IC3）的另一个输入端接收第二D触发器（DR2）的第一输出端（Q2+）输出的信号，第二D触发器（DR2）的数据输入端（D2、DN2）分别接收第三逻辑门（IC3）的与非输出端和与输出端输出的信号，第二D触发器（DR2）的时钟脉冲输入端（C2、CN2）分别与第一D触发器（DR1）的时钟脉冲输入端（CN1、C2）连接；第二D触发器（DR2）的输出端（Q2+、Q2-）分别为2/3分频单元的信号输出端（Qout、Qout-），第一D触发器DR1的时钟脉冲输入端（C1、CN1）分别为2/3分频单元的时钟脉冲输入端（CK+、CK-），第一D触发器（DR1）的第二输出端（Q1-）为2/3分频单元的输出端（Q-）。
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