CN113381755B - 一种具有同步功能的时钟系统及其同步实现方法 - Google Patents

Abstract

本发明公开了一种具有同步功能的时钟系统及其同步实现方法，该系统包括：参考切换模块、第一锁相环电路、第二锁相环电路、分频和延时模块以及控制模块；参考切换模块用于切换内外参考信号；第一锁相环电路与参考切换模块相连，用于产生更高频率的参考信号；第二锁相环电路与第一锁相环电路相连，用于产生基础时基信号；分频和延时模块与第二锁相环电路相连，用于对基础时基信号进行分频、延时处理后输出各种类型的时钟；控制模块，与参考切换模块、第一锁相环电路、第二锁相环电路及分频和延时模块相连，用于控制和参数设置。本发明所公开的系统电路设计简单、编程灵活、体积小、重量轻、成本低、功耗低，易实现。

Description

一种具有同步功能的时钟系统及其同步实现方法

技术领域

本发明涉及时钟信号处理领域，特别涉及一种具有同步功能的时钟系统及其同步实现方法。

背景技术

随着现代电子技术(特别是芯片技术)的发展，现代测试仪器工作的频段越来越宽，已经由射频领域延伸到微波毫米波领域。便携式仪器作为现代测试仪器的一个门类，因具有体积小、重量轻、功耗低、便于携带等特点，特别适用于现代移动通信、无线信号监测等现场和野外测试场合。在一些测试场合中，便携式仪器的参考时基需要与被测试信号或者其他测试仪器的时基同步，并且便携式仪器内部也具有多种时钟发生的需求，例如新型高速模数转换器与FPGA之间以JESD204B接口连接时需要使用同源的固定相位差的器件时钟和SYSREF时钟。如何同时满足外部时基同步和内部多种用途的时钟发生要求给我们形成了新的挑战。

目前，便携式仪器的同步方案主要是通过采用较低频率的恒温或温补晶体振荡器作为主时钟，较高频率的压控晶体振荡器(VCXO)通过锁相的方式锁定到机内较低频率的晶体振荡器上；有外参考信号输入时，通过手动切换的方式锁定至外参考时钟。内部时钟的产生方案主要是对一个基础时钟进行倍频、分频和锁相等进行组合来实现多种用途的时钟的发生。

由于以上传统的同步方案和各种内部时钟的产生方案，仅仅是根据当时需要，糅合在一起形成一种临时的解决方法，无法在其他场合复用，而且在实际的应用中存在着占用电路板面积/微波模块体积较大、重量较大、成本较高等特点，因此需要一种能高效地融合时基同步和内部时钟发生的简单、经济、可复用的实现方案。

发明内容

为解决上述技术问题，本发明提供了一种具有同步功能的时钟系统及其同步实现方法，以达到电路设计简单、编程灵活、体积小、重量轻、成本低、功耗低的目的。

为达到上述目的，本发明的技术方案如下：

一种具有同步功能的时钟系统，包括：参考切换模块、第一锁相环电路、第二锁相环电路、分频和延时模块以及控制模块；

所述参考切换模块，用于切换内外参考信号，并且在使用内部参考信号时，输出内部参考信号给外部使用；

所述第一锁相环电路与参考切换模块相连，用于产生更高频率的参考信号；

所述第二锁相环电路与第一锁相环电路相连，用于产生基础时基信号；

所述分频和延时模块与第二锁相环电路相连，用于对基础时基信号进行分频、延时处理后输出各种类型的时钟；

所述控制模块，与参考切换模块、第一锁相环电路、第二锁相环电路及分频和延时模块相连，用于对参考切换模块进行内外切换操作和参数设置，用于对第一锁相环电路、第二锁相环电路进行参数设置，用于对分频和延时模块进行参数设置、清零操作、同步操作和时钟输出的开关控制。

上述方案中，所述参考切换模块包括开关S1、开关S2和晶体振荡器G1，晶体振荡器G1的一端连接控制模块的DAC，另一端分成二路，分别连接开关S1和开关S2；开关S1的一端连接外部，另一端分成二路，分别连接开关S2、晶体振荡器G1；开关S2的一端连接第一锁相环电路的分频器一，另一端分成二路，分别连接开关S1和晶体振荡器G1。

上述方案中，所述第一锁相环电路由分频器一、鉴相器一、环路滤波器一、振荡器G2和分频器二依次连接组成；所述分频器一的一端连接参考切换模块的开关S2，分频器二的一端连接鉴相器一。

上述方案中，所述第二锁相环电路由分频器三、鉴相器二、环路滤波器二、压控振荡器G3和分频器四依次连接组成；所述分频器三的一端连接第一锁相环电路的振荡器G2，分频器四的一端连接鉴相器二。

上述方案中，所述分频和延时模块包括并联的多路电路，每一路电路均由缓冲器、分频器五、数字延时单元、模拟延时单元和差分/单端输出单元依次连接组成。

上述方案中，所述控制模块包括CPU、CPLD和DAC，所述CPU连接CPLD，给CPLD提供各种控制信号和参数，DAC的一端连接CPLD，另一端连接参考切换模块的晶体振荡器G1，用于把CPLD发送过来的数字信号转换为模拟信号以调节晶体振荡器G1；CPLD的一端连接CPU，另一端连接参考切换模块、第一锁相环电路、第二锁相环电路、分频和延时模块及DAC，用于切换参考切换模块的内外参考，用于设置第一锁相环电路、第二锁相环电路、分频和延时模块的参数，用于发出清零命令给分频和延时模块的各个数字延时单元，用于发出同步命令给分频和延时模块的各个分频器，用于提供数字信号给DAC。

上述方案中，所述开关S1和开关S2均为单刀双掷模拟开关，所述晶体振荡器G1为恒温/温补晶体振荡器。

上述方案中，所述振荡器G2为恒温/温补晶体振荡器或者压控振荡器，所述压控振荡器G3为射频/微波压控振荡器。

上述方案中，所述分频器一和分频器三为参考信号分频器，所述分频器二和分频器四为反馈信号分频器。

一种具有同步功能的时钟系统的同步实现方法，采用上述的一种具有同步功能的时钟系统，包括以下步骤：

步骤一、用户设置是否采用外部参考时钟；

步骤二、若采用外部参考时钟，则开关S1和开关S2断开与晶体振荡器G1的连接，外部参考时钟依次经过开关S1、开关S2和分频器一，进入步骤四；

步骤三、若不采用外部参考时钟，则切换到内部参考时钟，开关S1和开关S2之间断开连接，开关S1和开关S2分别与晶体振荡器G1相连，控制模块的CPLD给DAC提供数字信号；DAC进行数字模拟转换来调节晶体振荡器G1；晶体振荡器G1通过开关S2输出一路信号供分频器一使用，另一路通过开关S1提供给外部，进入步骤四；

步骤四、控制模块由CPU通过CPLD对第一锁相环电路、第二锁相环电路进行参数设置，使得第一锁相环电路依据外部或者内部参考时钟，在锁相后，振荡器G2输出一个更高频率的参考信号给第二锁相环电路作为参考使用；第二锁相环电路在锁相后，压控振荡器G3输出一个射频/微波频段的基础时基信号给后续模块使用，进入步骤五；

步骤五、第二锁相环电路的压控振荡器G3输出的时基信号，在分频和延时模块中经缓冲后，各个数字延时电路根据控制模块的CPU经CPLD发出的清零命令，对压控振荡器G3输出的时基信号之前的信号进行清零；清零完成后，各个分频器五依据CPLD发出的同步命令进行同步，进入步骤六；

步骤六、控制模块经CPLD对分频和延时模块的缓冲器、分频器五、数字延时单元、模拟延时单元和差分/单端输出单元进行参数配置，调节和确定各路信号的频率、延时、逻辑电平类型后输出给内部各应用场合使用。

通过上述技术方案，本发明提供的一种具有同步功能的时钟系统及其同步实现方法具有如下有益效果：

本发明在可以实现内外参考时基同步及切换的基础上，采用了“两级锁相环+分频和延时模块”的架构，首先将较低频率的参考时基信号通过频率合成产生更高频率的参考时基信号，再通过第二次频率合成产生射频/微波频段的时基信号，接着在缓冲、清零、同步、分频、延时及配置输出信号的逻辑电平类型和驱动能力大小后，输出时钟给各应用场合使用。

本发明中的锁相环电路具有电路设计简单、编程灵活、可在振荡器的工作范围内设置任意时基频率值、功耗低等优点。

另外，清零、同步、分频值、延时值及输出信号的逻辑电平类型和驱动能力大小都可由CPLD编程灵活配置，可满足各种应用场合(如高速ADC/DAC/FPGA)的时钟发生的要求，值得推广。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。

图1为本发明实施例所公开的一种具有同步功能的时钟系统总体架构示意图；

图2为本发明实施例所公开的具有同步功能的时钟系统内部详细电路图；

图3为参考切换模块示意图；

图4为第一锁相环电路示意图；

图5为第二锁相环电路示意图；

图6为分频和延时模块示意图；

图7为本发明实施例所公开的具有同步功能的时钟系统的同步实现方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

本发明提供了一种具有同步功能的时钟系统，如图1和图2所示，包括：参考切换模块、第一锁相环电路、第二锁相环电路、分频和延时模块以及控制模块。

一、参考切换模块

参考切换模块，用于切换内外参考信号(如内部产生或者外部提供的10MHz参考信号)，并且在使用内部参考信号时，输出内部参考信号给外部使用。

具体地，如图3所示，参考切换模块包括开关S1、开关S2和10MHz的恒温晶体振荡器G1，晶体振荡器G1的一端(电压调谐端)连接控制模块的DAC，另一端(信号输出端)分成二路，分别连接开关S1和开关S2；开关S1的一端连接外部，另一端分成二路，分别连接开关S2、晶体振荡器G1，通过切换开关S1可以实现关断开关S2、连接晶体振荡器G1到外部，或者关断晶体振荡器G1、连接开关S2到外部。开关S2的一端连接第一锁相环电路的分频器一，另一端分成二路，分别连接开关S1和晶体振荡器G1，通过切换开关S2可以实现关断开关S1、连接晶体振荡器G1到分频器一，或者关断晶体振荡器G1、连接开关S1到分频器一。

晶体振荡器G1为受控制模块上的DAC输出电压调节的具有极小频率调谐范围的高频率准确度的频率较低的恒温晶体振荡器或者温补晶体振荡器，其工作频率一般处于几兆赫兹到一百兆赫兹的范围内。开关S1和开关S2为工作频率为DC到一百多兆赫兹的单刀双置模拟低频开关。

当采用内部参考时，开关S1连接晶体振荡器G1并且断开开关S2，开关S2连接晶体振荡器G1并且断开开关S1，晶体振荡器G1产生频率较低的高频率准确度的参考信号，一路通过开关S2提供给分频器一使用，另一路通过开关S1提供给外部；当采用外部参考时，开关S1断开晶体振荡器G1并且连接开关S2，开关S2断开晶体振荡器G1并且连接开关S1，外部参考信号通过开关S1和S2输入到分频器一，同时晶体振荡器G1被关断供电以降低仪器的整体功耗。

二、第一锁相环电路

第一锁相环电路与参考切换模块相连，用于产生更高频率的参考信号(如100MHz参考信号)。

具体地，如图4所示，第一锁相环电路由分频器一、鉴相器一、环路滤波器一、100MHz的温补振荡器G2和分频器二依次连接组成；分频器一的一端连接参考切换模块的开关S2，分频器二的一端连接鉴相器一，从而分频器一、鉴相器一、环路滤波器一、振荡器G2和分频器二构成了第一个锁相环。

分频器一为参考信号分频器，其将开关S2输送过来的频率较低的参考信号进行整数分频后，送到鉴相器一。

鉴相器一为鉴频鉴相器，其对分频器一送过来的参考信号和分频器二送过来的反馈信号进行相位和频率比较后，产生相应的调谐电压经环路滤波器一滤波后输送到振荡器G2，调节振荡器G2的输出频率，使得到达鉴相器一的分频器一送过来的参考信号和分频器二送过来的反馈信号达到同频和维持固定的相位差。

环路滤波器一为有源或者无源低通滤波器，其作用是滤掉鉴相器一送过来的调谐电压上的高频干扰信号，以便使振荡器G2输出的信号具有较好的相位噪声指标和较低的杂散。

振荡器G2为具有较小频率调谐范围和较高频率准确度的晶体振荡器或者压控振荡器，其输出频率一般处于几百兆赫兹到几吉赫兹的范围内。振荡器G2的输出信号分成二路，一路信号返回到分频器二，另一路信号输出到第二锁相环电路的分频器三，以便第二锁相环电路进行锁相后产生更高频率的参考信号。

分频器二为反馈信号分频器，作用是将振荡器G2输送过来的较高频率的信号进行分频后反馈到鉴相器一，由于振荡器G2输出的信号频率较高，所以与分频器一相比，分频器二的值比较大，且分频器二的值的形式可以是整数或者整数加小数。

三、第二锁相环电路

第二锁相环电路与第一锁相环电路相连，用于产生基础时基信号(如1966.08MHz参考信号)。

具体地，如图5所示，第二锁相环电路由分频器三、鉴相器二、环路滤波器二、1.5GHz～3.0GHz频段的压控振荡器G3和分频器四依次连接组成；分频器三的一端连接第一锁相环电路的振荡器G2，分频器四的一端连接鉴相器二，从而分频器三、鉴相器二、环路滤波器二、压控振荡器G3和分频器四构成了第二个锁相环。

分频器三为参考信号分频器，其将第一锁相环电路的振荡器G2输送过来的较高频率的参考信号进行整数分频后，送到鉴相器二。

鉴相器二为鉴频鉴相器，其对分频器三送过来的参考信号和分频器四送过来的反馈信号进行相位和频率比较后，产生相应的调谐电压经环路滤波器二滤波后输送到压控振荡器G3，调节压控振荡器G3的输出频率，使得到达鉴相器二的分频器三送过来的参考信号和分频器四送过来的反馈信号达到同频和维持固定的相位差。

环路滤波器二为有源或者无源低通滤波器，其作用是滤掉鉴相器二送过来的调谐电压上的高频干扰信号，以便使压控振荡器G3输出的信号具有较好的相位噪声指标和较低的杂散。

压控振荡器G3为具有较大频率调谐范围和较高频率准确度的压控振荡器，其输出频率处于几吉赫兹到几十吉赫兹的范围内。压控振荡器G3的输出信号分成二路，一路信号返回到分频器四，另一路信号输出到分频和延时模块的缓冲器，以便于分频和延时模块进行缓冲、分频、数字延时、模拟延时和差分/单端输出后产生多路不同频率和相对相位关系的参考时钟。

分频器四为反馈信号分频器，作用是将压控振荡器G3输送过来的射频/微波信号进行分频后反馈到鉴相器二，由于压控振荡器G3输出的信号频率很高，所以与分频器三相比，分频器四的值比较大，且分频器四的值的形式可以是整数或者整数加小数。

四、分频和延时模块

分频和延时模块与第二锁相环电路相连，用于对基础时基信号进行分频、延时处理后输出各种类型的时钟(如983.04MHz和2.56MHz的同源LVDS时钟)。

具体地，如图6所示，分频和延时模块包括并联的四路电路(第一路和第二路输出给ADC作为时钟，第三路和第四路输出给FPGA作为时钟)，每一路电路均由缓冲器、分频器五、数字延时单元、模拟延时单元和差分/单端输出单元依次连接组成。

每一路的缓冲器的一端连接到第二锁相环电路的压控振荡器G3，用于把压控振荡器G3输出的射频/微波信号进行缓冲调节，以驱动后续的分频器五、数字延时单元、模拟延时单元和差分/单端输出单元等电路单元；分频器用于对输入信号进行同步和分频；数字延时单元用于对输入信号进行清零和延时处理，模拟延时单元用于对输入信号进行延时处理，以满足各种场合的时序要求；差分/单端输出单元连接到内部各种时钟应用场合(如ADC、FPGA等)，差分/单端输出单元可以根据参数设置输出为差分或者单端的各种逻辑电平形式的时钟或者关断输出。

五、控制模块

控制模块，与参考切换模块、第一锁相环电路、第二锁相环电路及分频和延时模块相连，用于对参考切换模块进行内外切换操作和参数设置，用于对第一锁相环电路、第二锁相环电路进行参数设置，用于对分频和延时模块进行参数设置、清零操作、同步操作和时钟输出的开关控制。

具体地，控制模块包括CPU、CPLD和DAC，CPU连接CPLD，给CPLD提供各种控制信号和参数，DAC的一端连接CPLD，另一端连接参考切换模块的晶体振荡器G1，用于把CPLD发送过来的数字信号转换为模拟信号以调节晶体振荡器G1；CPLD的一端连接CPU，另一端连接参考切换模块、第一锁相环电路、第二锁相环电路、分频和延时模块及DAC，用于切换参考切换模块的内外参考，用于设置第一锁相环电路、第二锁相环电路、分频和延时模块的参数，用于发出清零命令给分频和延时模块的各个数字延时单元，用于发出同步命令给分频和延时模块的各个分频器，用于提供数字信号给DAC。

一种具有同步功能的时钟系统的同步实现方法，采用上述的一种具有同步功能的时钟系统，用于根据内部或外部参考信号(如10MHz的参考信号)，采用二级锁相的方式加上多路的清零、同步、分频、延时和端接输出的方式来满足各种应用场合的时钟发生的需求(如ADC和FPGA之间的JESD204B接口的时钟要求)，如图7所示，包括以下步骤：

步骤一、用户设置是否采用外部参考时钟(如外部提供的10MHz参考)；

步骤二、若采用外部参考时钟，则开关S1和开关S2断开与10MHz的恒温晶体振荡器G1的连接，外部参考时钟依次经过开关S1、开关S2和分频器一，进入步骤四；

步骤三、若不采用外部参考时钟，则切换到内部参考时钟，开关S1和开关S2之间断开连接，开关S1和开关S2分别与10MHz的恒温晶体振荡器G1相连，控制模块的CPLD给DAC提供数字信号；DAC进行数字模拟转换来调节晶体振荡器G1；晶体振荡器G1通过开关S2输出一路10MHz的信号供分频器一使用，另一路10MHz的信号通过开关S1提供给外部，进入步骤四；

步骤四、控制模块由CPU通过CPLD对第一锁相环电路、第二锁相环电路进行参数设置，使得第一锁相环电路依据外部或者内部参考时钟，在锁相后，振荡器G2输出一个更高频率的参考信号(如100MHz的参考信号)给第二锁相环电路作为参考使用(如设置分频器一的值R＝10，分频器二的值N＝100，鉴相频率为1MHz)；第二锁相环电路以振荡器G2输出的100MHz的信号作为参考，在锁相后，压控振荡器G3输出一个射频/微波频段的基础时基信号(如1966.08MHz信号)给后续模块使用(如设置分频器三的值A＝625，分频器四的值B＝12288，鉴相频率为0.16MHz)，进入步骤五；

步骤五、第二锁相环电路的压控振荡器G3输出的时基信号(如1966.08MHz信号)，在分频和延时模块中经缓冲后，各个数字延时电路根据控制模块的CPU经CPLD发出的清零命令，对压控振荡器G3输出的时基信号之前的信号进行清零；清零完成后，各个分频器五依据CPLD发出的同步命令进行同步，进入步骤六；

步骤六、控制模块经CPLD对分频和延时模块的缓冲器、分频器五、数字延时单元、模拟延时单元和差分/单端输出单元进行参数配置，调节和确定各路信号的频率、延时、逻辑电平类型后输出给内部各应用场合使用(如分频器五A设置为2分频、分频器五B设置为384分频，分别输出983.04MHz和2.56MHz的LVDS信号给ADC作为采样时钟和SYSREF时钟；分频器五C设置为8分频、分频器五D设置为384分频，分别输出245.76MHz和2.56MHz的LVDS信号给FPGA作为采样时钟和SYSREF时钟)。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种具有同步功能的时钟系统，其特征在于，包括：参考切换模块、第一锁相环电路、第二锁相环电路、分频和延时模块以及控制模块；

所述参考切换模块，用于切换内外参考信号，并且在使用内部参考信号时，输出内部参考信号给外部使用；

所述第一锁相环电路与参考切换模块相连，用于产生更高频率的参考信号；

所述第二锁相环电路与第一锁相环电路相连，用于产生基础时基信号；

所述分频和延时模块与第二锁相环电路相连，用于对基础时基信号进行分频、延时处理后输出各种类型的时钟；

所述控制模块，与参考切换模块、第一锁相环电路、第二锁相环电路及分频和延时模块相连，用于对参考切换模块进行内外切换操作和参数设置，用于对第一锁相环电路、第二锁相环电路进行参数设置，用于对分频和延时模块进行参数设置、清零操作、同步操作和时钟输出的开关控制；

所述参考切换模块包括开关S1、开关S2和晶体振荡器G1，晶体振荡器G1的一端连接控制模块的DAC，另一端分成二路，分别连接开关S1和开关S2；开关S1的一端连接外部，另一端分成二路，分别连接开关S2、晶体振荡器G1；开关S2的一端连接第一锁相环电路的分频器一，另一端分成二路，分别连接开关S1和晶体振荡器G1。

2.根据权利要求1所述的一种具有同步功能的时钟系统，其特征在于，所述第一锁相环电路由分频器一、鉴相器一、环路滤波器一、振荡器G2和分频器二依次连接组成；所述分频器一的一端连接参考切换模块的开关S2，分频器二的一端连接鉴相器一。

3.根据权利要求2所述的一种具有同步功能的时钟系统，其特征在于，所述第二锁相环电路由分频器三、鉴相器二、环路滤波器二、压控振荡器G3和分频器四依次连接组成；所述分频器三的一端连接第一锁相环电路的振荡器G2，分频器四的一端连接鉴相器二。

4.根据权利要求1所述的一种具有同步功能的时钟系统，其特征在于，所述分频和延时模块包括并联的多路电路，每一路电路均由缓冲器、分频器五、数字延时单元、模拟延时单元和差分/单端输出单元依次连接组成。

5.根据权利要求3所述的一种具有同步功能的时钟系统，其特征在于，所述控制模块包括CPU、CPLD和DAC，所述CPU连接CPLD，给CPLD提供各种控制信号和参数，DAC的一端连接CPLD，另一端连接参考切换模块的晶体振荡器G1，用于把CPLD发送过来的数字信号转换为模拟信号以调节晶体振荡器G1；CPLD的一端连接CPU，另一端连接参考切换模块、第一锁相环电路、第二锁相环电路、分频和延时模块及DAC，用于切换参考切换模块的内外参考，用于设置第一锁相环电路、第二锁相环电路、分频和延时模块的参数，用于发出清零命令给分频和延时模块的各个数字延时单元，用于发出同步命令给分频和延时模块的各个分频器，用于提供数字信号给DAC。

6.根据权利要求1所述的一种具有同步功能的时钟系统，其特征在于，所述开关S1和开关S2均为单刀双掷模拟开关，所述晶体振荡器G1为恒温/温补晶体振荡器。

7.根据权利要求3所述的一种具有同步功能的时钟系统，其特征在于，所述振荡器G2为恒温/温补晶体振荡器或者压控振荡器，所述压控振荡器G3为射频/微波压控振荡器。

8.根据权利要求3所述的一种具有同步功能的时钟系统，其特征在于，所述分频器一和分频器三为参考信号分频器，所述分频器二和分频器四为反馈信号分频器。

9.一种具有同步功能的时钟系统的同步实现方法，采用如权利要求5所述的一种具有同步功能的时钟系统，其特征在于，包括以下步骤：

步骤一、用户设置是否采用外部参考时钟；

步骤二、若采用外部参考时钟，则开关S1和开关S2断开与晶体振荡器G1的连接，外部参考时钟依次经过开关S1、开关S2和分频器一，进入步骤四；

步骤三、若不采用外部参考时钟，则切换到内部参考时钟，开关S1和开关S2之间断开连接，开关S1和开关S2分别与晶体振荡器G1相连，控制模块的CPLD给DAC提供数字信号；DAC进行数字模拟转换来调节晶体振荡器G1；晶体振荡器G1通过开关S2输出一路信号供分频器一使用，另一路通过开关S1提供给外部，进入步骤四；

步骤四、控制模块由CPU通过CPLD对第一锁相环电路、第二锁相环电路进行参数设置，使得第一锁相环电路依据外部或者内部参考时钟，在锁相后，振荡器G2输出一个更高频率的参考信号给第二锁相环电路作为参考使用；第二锁相环电路在锁相后，压控振荡器G3输出一个射频/微波频段的基础时基信号给后续模块使用，进入步骤五；

步骤五、第二锁相环电路的压控振荡器G3输出的时基信号，在分频和延时模块中经缓冲后，各个数字延时电路根据控制模块的CPU经CPLD发出的清零命令，对压控振荡器G3输出的时基信号之前的信号进行清零；清零完成后，各个分频器五依据CPLD发出的同步命令进行同步，进入步骤六；

步骤六、控制模块经CPLD对分频和延时模块的缓冲器、分频器五、数字延时单元、模拟延时单元和差分/单端输出单元进行参数配置，调节和确定各路信号的频率、延时、逻辑电平类型后输出给内部各应用场合使用。

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