KR20210042748A - Pll 회로 및 이를 포함하는 클록 발생기 - Google Patents

Pll 회로 및 이를 포함하는 클록 발생기 Download PDF

Info

Publication number
KR20210042748A
KR20210042748A KR1020190125676A KR20190125676A KR20210042748A KR 20210042748 A KR20210042748 A KR 20210042748A KR 1020190125676 A KR1020190125676 A KR 1020190125676A KR 20190125676 A KR20190125676 A KR 20190125676A KR 20210042748 A KR20210042748 A KR 20210042748A
Authority
KR
South Korea
Prior art keywords
delay
voltage
phase
pll circuit
clock
Prior art date
Application number
KR1020190125676A
Other languages
English (en)
Inventor
정재홍
정상돈
이경민
한병기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190125676A priority Critical patent/KR20210042748A/ko
Priority to DE102020121070.1A priority patent/DE102020121070A1/de
Priority to US17/006,152 priority patent/US11057040B2/en
Priority to CN202011054351.2A priority patent/CN112653454A/zh
Priority to TW109134945A priority patent/TW202121847A/zh
Publication of KR20210042748A publication Critical patent/KR20210042748A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 개시의 기술적 사상에 따른 PLL 회로는, 출력 클록을 생성하도록 구성된 전압 제어 오실레이터(voltage controlled oscillator), 상기 출력 클록을 피드백 신호로서 수신하여 분수 분주(fractional frequency division) 기반 위상 고정 동작을 수행하도록 구성된 서브 샘플링 PLL(Phase-Locked Loop) 회로 및 상기 분수 분주 기반 위상 고정 동작을 위한 선택 기준 클록을 상기 서브 샘플링 PLL 회로에 제공하도록 구성된 분수 분주 제어회로를 포함하며, 상기 분수 분주 제어회로는, 지연 정보를 생성하기 위하여 상기 피드백 신호가 통과되도록 구성된 전압제어 지연라인, 상기 지연 정보가 적용되고, 기준 클록이 통과되어 각각 상이한 지연 시간만큼 지연된 복수의 지연 기준 클록들을 생성하도록 구성된 복제 전압제어 지연라인 및 상기 복수의 지연 기준 클록들로부터 상기 선택 기준 클록을 생성하여 상기 서브 샘플링 PLL 회로에 출력하도록 구성된 디지털-시간 변환기(Digital to Time Converter; DTC)를 포함하는 것을 특징으로 한다.

Description

PLL 회로 및 이를 포함하는 클록 발생기{A Phase-locked loop circuit and a clock generator including the same}
본 개시의 기술적 사상은 클록에 대한 분수 분주 기반 위상 고정을 위한 서브 샘플링 PLL 회로를 포함하는 PLL 회로 및 클록 발생기에 관한 발명이다.
PLL 회로 또는 PLL 회로를 구비하는 클록 발생기는 위상 고정된 클록 신호를 생성할 수 있다. 예를 들어, 클록 신호는 송신기에서 데이터를 송신하거나, 수신기에서 데이터를 복원하는데 사용될 수 있다. 이 때, PLL 회로는 링(Ring)-PLL 회로, LC(inductor-capacitor)-PLL 회로 등으로 구분될 수 있다.
최근 PLL 회로는 잡음 특성을 개선하기 위하여 서브 샘플링을 통해 클록의 위상을 고정하는 기술이 적용되었다. 서브 샘플링 동작 시에 주파수 분주기가 클록에 대한 분주를 수행하지 않기 때문에 분수 분주 동작을 수행하는 데에 제약이 있었다. 이러한 제약을 해결하기 위하여 디지털-시간 변환기(Digital to Time Converter)를 이용하여 서브 샘플링 동작시 분수 분주가 가능하게 하는 기술이 도입되었으나, 제한적인 해상도, 양자화 잡음으로 인하여 클록 발생기의 성능이 열화되는 문제가 있었다.
본 개시의 기술적 사상이 해결하려는 과제는 클록에 대한 분수 분주 위상 고정 제어와 관련하여 개선된 해상도를 갖고, 동시에 양자화 잡음을 줄일 수 있는 분수 분주 제어회로를 포함하는 PLL 회로 및 클록 발생기를 제공하는 데에 있다.
상기와 같은 목적을 달성하기 위하여 본 개시의 기술적 사상에 따른 PLL(Phase-Locked Loop) 회로는, 출력 클록을 생성하도록 구성된 전압 제어 오실레이터(voltage controlled oscillator), 상기 출력 클록을 피드백 신호로서 수신하여 분수 분주(fractional frequency division) 기반 위상 고정 동작을 수행하도록 구성된 서브 샘플링 PLL(Phase-Locked Loop) 회로 및 상기 분수 분주 기반 위상 고정 동작을 위한 선택 기준 클록을 상기 서브 샘플링 PLL 회로에 제공하도록 구성된 분수 분주 제어회로를 포함하며, 상기 분수 분주 제어회로는, 지연 정보를 생성하기 위하여 상기 피드백 신호가 통과되도록 구성된 전압제어 지연라인, 상기 지연 정보가 적용되고, 기준 클록이 통과되어 각각 상이한 지연 시간만큼 지연된 복수의 지연 기준 클록들을 생성하도록 구성된 복제 전압제어 지연라인 및 상기 복수의 지연 기준 클록들로부터 상기 선택 기준 클록을 생성하여 상기 서브 샘플링 PLL 회로에 출력하도록 구성된 디지털-시간 변환기(Digital to Time Converter; DTC)를 포함하는 것을 특징으로 한다.
본 개시의 기술적 사상에 따른 PLL 회로는, 출력 클록을 생성하도록 구성된 전압 제어 오실레이터, 상기 출력 클록을 피드백 신호로서 수신하여 분수 분주 기반 위상 고정 동작을 수행하도록 구성된 서브 샘플링 PLL 회로 및 상기 분수 분주 기반 위상 고정 동작을 위한 선택 기준 클록을 상기 서브 샘플링 PLL 회로에 제공하도록 구성된 분수 분주 제어회로를 포함하며, 상기 분수 분주 제어회로는, 제1 주파수를 갖는 상기 피드백 신호를 이용하여 지연 동작을 수행함으로써 상기 피드백 신호의 한 주기 내에 일정한 지연 시간에 관한 지연 정보를 생성하고, 상기 지연 정보를 기반으로 제2 주파수를 갖는 기준 클록을 이용하여 상기 지연 시간만큼 점진적으로 지연된 복수의 지연 기준 클록들을 생성하며, 상기 복수의 지연 기준 클록들을 이용하여 상기 선택 기준 클록을 생성하도록 구성된 것을 특징으로 한다.
본 개시의 기술적 사상에 따른 클록 발생기는, 출력 클록을 생성하도록 구성된 전압 제어 오실레이터, 상기 출력 클록에 대한 정수 분주 기반 위상 고정 동작을 수행하도록 구성된 보조 PLL 회로, 상기 정수 분주 기반 위상 고정 동작 후에 상기 출력 클록에 대한 분수 분주 기반 위상 고정 동작을 수행하도록 구성된 서브 샘플링 PLL 회로 및 상기 분수 분주 기반 위상 고정 동작을 위한 선택 기준 클록을 상기 서브 샘플링 PLL 회로에 제공하도록 구성된 분수 분주 제어회로를 포함하며,상기 분수 분주 제어 회로는, 지연 정보를 생성하기 위하여 상기 피드백 신호가 통과되도록 구성된 전압제어 지연라인, 상기 전압제어 지연라인과 동일한 특성을 갖도록 구성되며, 상기 지연 정보가 적용되고, 기준 클록이 통과되어 각각 상이한 지연 시간만큼 지연된 복수의 지연 기준 클록들을 생성하도록 구성된 복제 전압제어 지연라인 및 상기 복수의 지연 기준 클록들로부터 상기 선택 기준 클록을 생성하여 서브 샘플링 PLL 회로로 출력하도록 구성된 디지털-시간 컨버터(DTC)를 포함하는 것을 특징으로 한다.
본 개시의 예시적 실시 예에 따른 PLL 회로는 전압 제어 오실레이터로부터의 출력 클록을 피드백 신호로서 수신하여 전압제어 지연라인을 통해 지연 정보를 생성하고, 지연 정보를 복제 전압제어 지연라인에 제공하여 생성된 복수의 지연 기준 클록들을 분수 분주 기반 위상 고정 동작에 이용함으로써, 선택 기준 클록의 위상에 대한 해상도를 효율적으로 개선할 수 있다.
또한, 본 개시의 예시적 실시 예에 따른 PLL 회로는 전압 제어 오실레이터로부터의 출력 클록을 이용하여 선택 기준 클록을 생성하기 때문에 선택 기준 클록은 출력 클록의 지터(jitter)가 반영될 수 있는 바, 서브 샘플링 PLL 회로가 수신하는 선택 기준 클록과 전압 제어 오실레이터의 출력 클록 간의 타이밍 스큐(timing skew)를 완화시켜 PLL 회로의 전체적인 지터 성능도 개선할 수 있다.
본 개시의 예시적 실시 예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시 예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시 예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 클록 발생기를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시 예에 따른 PLL 회로의 위상 고정 동작을 설명하기 위한 순서도이다.
도 3a 및 도 3b는 본 개시의 예시적 실시 예에 따른 클록 발생기를 구체적으로 나타내는 블록도이다.
도 4는 본 개시의 예시적 실시 예에 따른 도 3a 또는 도 3b의 트랜스컨덕턴스 회로를 나타내는 회로도이다.
도 5는 본 개시의 예시적 실시 예에 따른 PLL 회로의 분수 분주 기반 서브 샘플링 PLL을 수행하는 방법을 설명하기 위한 순서도이다.
도 6은 본 개시의 예시적 실시 예에 따라 전압제어 지연라인을 통과한 지연출력 클록과 복제 전압제어 지연라인을 통과한 지연 기준 클록을 설명하기 위한 타이밍도이다.
도 7은 본 개시의 예시적 실시 예에 따른 DLL 회로의 동작을 설명하기 위한 블록도이다.
도 8a는 본 개시의 예시적 실시 예에 따른 DLL 회로를 나타내는 블록도이고, 도 8b는 도 8a의 DLL 회로의 동작을 설명하기 위한 그래프이다.
도 9 및 도 10은 본 개시의 예시적 실시 예에 따른 디지털-시간 변환기를 구체적으로 나타내는 블록도이다.
도 11은 본 개시의 예시적 실시 예에 따른 무선 통신 장치를 나타내는 블록도이다.
도 12는 본 개시의 일 실시 예에 따른 클록의 위상 고정 동작을 수행하는 클록 발생기들을 구비하는 통신 기기들을 나타내는 도면이다.
도 13은 본 개시의 예시적 실시 예에 따른 IoT 기기를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 클록 발생기(1)를 나타내는 블록도이다.
도 1을 참조하면, 클록 발생기(1)는 PLL(Phase Locked Loop) 회로(PLL_CKT)를 포함할 수 있으며, PLL 회로(PLL_CKT)는 분수 분주 제어회로(Fractional Frequency Division Control Cicuit, 10), 보조 PLL 회로(20), 서브 샘플링 PLL 회로(30) 및 전압 제어 오실레이터(Voltage Controlled Oscillator; VCO, 40)를 포함할 수 있다. 이하에서, 실시 예들에 따라 전압 제어 오실레이터(40)는 링(ring) 오실레이터 또는 LC(inductor-capacitor) 오실레이터 등의 다양한 구성으로 구현될 수 있다. 이하에서, 서술의 편의를 위하여 위상 지연, 시간 지연은 동일한 의미로 혼용될 수 있다.
보조 PLL 회로(20)는 전압 제어 오실레이터(40)로부터 출력 클록(또는, 발진 신호)을 수신하여 1차 위상 고정 동작을 수행할 수 있다. 이하, 1차 위상 고정 동작은 서브 샘플링 PLL 회로(30)의 출력 클록에 대한 2차 위상 고정 동작을 위해 출력 클록의 위상과 기준 클록의 위상 차를 소정의 고정 범위(locking range) 내에 위치시키기 위한 위상 고정 동작을 의미할 수 있다. 즉, 1차 위상 고정 동작은 서브 샘플링 PLL 회로(30)의 2차 위상 고정 동작을 수행하기 위하여 선행되는 것으로 보조 위상 고정 동작으로도 지칭될 수 있다. 또한, 보조 PLL 회로(20)는 보조 PLL을 수행할 수 있다. 한편, 예시적 실시 예로, 1차 위상 고정 동작은 정수 분주 기반 위상 고정 동작일 수 있으며, 이후 서술될 분수 분주 제어회로(10)에 의해서 1차 위상 고정 동작의 정수 분주비는 타겟 분수 분주비에 근접한 분수 분주비로 조정될 수 있다. 이 때, 보조 PLL 회로(20)는 분수 분주 제어회로(10)에 의해 분주비가 조정되는 구성을 갖는 분주기를 포함할 수 있다. 한편, 도 1에서는 보조 PLL 회로(20)가 전압 제어 오실레이터(40)에 직접 소정의 제어 전압 신호를 인가하는 것으로 도시되어 있으나, 이는 예시적 실시 예로, 이에 국한되지 않고, 이후 서술될 도 3a와 같이 보조 PLL 회로(20)는 서브 샘플링 PLL 회로(30)와 하나의 루프 필터(106)를 공유하여, 루프 필터(106)를 통해 전압 제어 오실레이터(101)로 소정의 제어 전압 신호(Vctrl)를 인가할 수 있다.
서브 샘플링 PLL 회로(30)는 전압 제어 오실레이터(40)로부터 출력 클록(보조 PLL 회로(20)로부터 1차 위상 고정된 출력 클록)을 피드백 신호로서 수신하고, 피드백 신호를 이용한 서브 샘플링을 수행할 수 있다. 서브 샘플링 PLL 회로(30)는 피드백 신호에 대하여 분수 분주 기반 위상 고정 동작(또는, 2차 위상 고정 동작)을 수행할 수 있으며, 서브 샘플링 PLL 회로(30)는 분수 분주 제어회로(10)로부터 분수 분주 기반 위상 고정 동작을 위한 선택 기준 클록을 수신할 수 있다. 이하에서는, 본 개시의 예시적 실시 예에 따른 분수 분주 제어회로(10)에 대하여 서술한다.
분수 분주 제어회로(10)는 디지털-시간 변환기(Digital to Time Converter; DTC)(12), 지연 고정 루프(Delay-Locked Loop; DLL) 회로(14), 전압제어 지연라인(16) 및 복제 전압제어 지연라인(18)을 포함할 수 있다. 전압제어 지연라인(16)은 전압 제어 오실레이터(40)로부터 출력 클록을 피드백 신호로서 수신하고, 피드백 신호를 입력받아 소정의 위상만큼 지연된 피드백 신호를 출력할 수 있다. 소정의 위상은 전압 제어 오실레이터(40)의 입출력 신호의 종류 또는 타겟 분수 분주비에 따라 달라질 수 있다. 일 예로, 전압 제어 오실레이터(40)의 입출력 신호가 싱글 신호인 때에는 소정의 위상은 360도일 수 있으며, 다른 예로, 전압 제어 오실레이터(40)의 입출력 신호가 차동 신호인 때에는 소정의 위상은 180도일 수 있다. 이하에서는, 서술의 편의상 PLL 회로(PLL_CKT)의 내부 신호는 싱글 신호임을 가정하여 서술하나, 이에 국한되지 않고, PLL 회로(PLL_CKT)의 내부 신호는 차동 신호일 수 있으며, 이 때에도, 본 개시의 기술적 사상이 적용될 수 있음은 분명하다. 예시적 실시 예로, 전압제어 지연라인(16)은 직렬로 연결된 복수의 제1 지연 소자들을 포함할 수 있으며, 전압제어 지연라인(16)은 서브 샘플링 PLL 회로(30)에 제공되는 선택 기준 클록이 가질 수 있는 위상의 개수에 따라 다르게 구성될 수 있다. 예를 들어, 선택 기준 클록이 가질 수 있는 위상의 개수가 많을수록 전압제어 지연라인(16)에 포함된 제1 지연 소자의 개수도 많아질 수 있다.
예시적 실시 예로, DLL 회로(14)는 전압제어 지연라인(16)과 연결되고, 전압제어 지연라인(16)을 통과하여 지연된 피드백 신호의 지연을 고정시켜 지연 정보를 생성할 수 있다. 구체적으로, DLL 회로(14)는 전압제어 지연라인(16)을 통과하는 피드백 신호에 대한 지연 고정 동작을 통해 지연 정보를 생성할 수 있다. 지연 정보는 피드백 신호(또는, 전압 제어 오실레이터(40)의 출력 클록)의 제1 주파수(또는, 고주파수)에서의 시간 지연(또는, 위상 지연) 제어를 위한 것일 수 있다. 즉, 지연 정보는 피드백 신호의 한 주기에 대응하는 일정한 지연 시간만큼 피드백 신호가 전압제어 지연라인(16)을 통해 지연될 수 있도록 제어하기 위한 것일 수 있다. 일 예로, 지연 정보는 전압제어 지연라인(16)에 포함된 복수의 제1 지연 소자들에 대한 바이어스 전압을 포함할 수 있다. 바이어스 전압은 지연 소자가 클록 발생기(1) 또는 PLL 회로(PLL_CKT)의 동작 환경 또는 PVT(Process, Voltage, Temperature) 조건의 변화에도 타겟 지연 시간만큼 일정하게 신호를 지연할 수 있도록 지연 소자에 인가되는 것일 수 있다. DLL 회로(14)는 지연 정보를 복제 전압제어 지연라인(18)에 제공할 수 있다. 한편, DLL 회로(14)는 정확한 지연 정보를 생성하기 위해 하모닉 락(harmonic lock)을 방지하는 지연 고정 동작을 수행할 수 있다. 구체적으로, DLL 회로(14)는 전압제어 지연라인(16)에 의한 피드백 신호의 지연 정도를 조절하여 지연된 피드백 신호의 위상이 소정의 락킹 범위 내에 위치할 때에, 피드백 신호의 지연을 고정시키기 위한 동작을 시작할 수 있다.
예시적 실시 예로, 복제 전압제어 지연라인(18)은 전압제어 지연라인(16)이 복제된 것으로서, 전압제어 지연라인(16)에 포함된 복수의 제1 지연 소자들과 동일한 구성 또는 특성을 갖는 복수의 제2 지연 소자들을 포함할 수 있다. 복제 전압제어 지연라인(18)은 DLL 회로(14)로부터 수신된 지연 정보가 적용되고, 기준 클록을 수신하여 각각 상이한 지연 시간만큼 지연된 복수의 지연 기준 클록들을 생성할 수 있다. 한편, 기준 클록은 피드백 신호(또는, 전압 제어 오실레이터(40)의 출력 클록)의 제1 주파수(또는, 고주파수)보다 낮은 제2 주파수를 가질 수 있으며, 서브 샘플링 PLL 회로(30)에 의해 위상 고정된 출력 신호(또는, 피드백 신호)의 제1 주파수와 기준 클록의 제2 주파수의 비는 타겟 분수 분주비를 가질 수 있다. 구체적으로, 복제 전압제어 지연라인(18)은 지연 정보가 적용되어 전압제어 지연라인(16)의 복수의 제1 지연 소자들과 동일한 지연 시간만큼 수신된 신호를 지연하는 직렬로 연결된 복수의 제2 지연 소자들을 포함할 수 있다. 복제 전압제어 지연라인(18)은 수신한 기준 클록으로부터 상기 지연 시간만큼 점진적으로 지연된 복수의 지연 기준 클록들을 디지털-시간 변환기(12)로 출력할 수 있다. 구체적으로, 복제 전압 제어 지연라인(18)의 복수의 제2 지연 소자들 각각의 출력단을 통해 복수의 지연 기준 클록들을 디지털-시간 변환기(12)로 출력할 수 있다.
예시적 실시 예로, 디지털-시간 변환기(12)는 복제 전압제어 지연라인(18)으로부터 복수의 지연 기준 클록들을 수신하고, 복수의 지연 기준 클록들로부터 선택 기준 클록을 생성하여 서브 샘플링 PLL 회로(30)로 출력할 수 있다. 디지털-시간 변환기(12)는 타겟 분수 분주비를 기반으로 위상이 조절된 선택 기준 클록을 생성할 수 있다. 구체적으로, 디지털-시간 변환기(12)는 복수의 지연 기준 클록들로부터 하나의 지연 기준 클록을 선택하고, 선택된 지연 기준 클록에 대한 지연을 미세하게 조정하여 선택 기준 클록을 생성할 수 있다. 디지털-시간 변환기(12)에서의 선택된 지연 기준 클록에 대한 미세 지연 범위는 복수의 지연 기준 클록들 간에 일정한 지연 시간에 대응할 수 있다. 예를 들어, 디지털-시간 변환기(12)에서의 선택된 지연 기준 클록에 대한 미세 지연 범위는 상기 일정한 지연 시간 내로 제한될 수 있다. 디지털-시간 변환기(12)는 내부에서 복수의 지연 기준 클록들 중 하나를 선택하기 위한 A(단, A는 1 이상의 정수)-비트 신호를 생성하고, 선택된 지연 기준 클록에 대한 지연을 조정하기 위한 B(단, B는 1 이상의 정수)-비트 신호를 생성할 수 있다. 일부 실시 예들에 있어서, A-비트는 B-비트보다 비트 수가 많거나 서로 다를 수 있다.
위의 서술된 실시 예들에 따라 서브 샘플링 PLL 회로(30)에 의해 전압 제어 오실레이터(40)의 출력 클록은 위상이 고정될 수 있으며, 출력 클록은 소정의 샘플링 블록(예를 들면, ADC(Analog to Digital Converter) 또는 DAC(Digital to Analog Converter))으로 출력될 수 있다.
다만, 도 1에 도시된 클록 발생기(1)의 구현 예는 예시적 실시 예에 불과한 바, 이에 국한되지 않으며, 본 개시의 사상이 적용될 수 있는 최소한의 구성이 다양한 방식으로 설계될 수 있음은 충분히 이해될 것이다.
본 개시의 예시적 실시 예에 따른 PLL 회로(PLL_CKT)는 전압 제어 오실레이터(40)로부터의 출력 클록을 피드백 신호로서 수신하여 전압제어 지연라인(16)을 통해 지연 정보를 생성하고, 지연 정보를 복제 전압제어 지연라인(18)에 제공하여 생성된 복수의 지연 기준 클록들을 분수 분주 기반 위상 고정 동작에 이용함으로써, 선택 기준 클록의 위상에 대한 해상도를 효율적으로 개선할 수 있다. 또한, 전압 제어 오실레이터(40)로부터의 출력 클록을 이용하여 선택 기준 클록을 생성하기 때문에 선택 기준 클록에는 출력 클록의 지터(jitter)가 반영될 수 있는 바, 서브 샘플링 PLL 회로(30)가 수신하는 선택 기준 클록과 전압 제어 오실레이터(40)의 출력 클록 간의 타이밍 스큐(timing skew)를 완화시켜 PLL 회로(PLL_CKT)의 전체적인 지터 성능도 개선할 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 PLL 회로의 위상 고정 동작을 설명하기 위한 순서도이다. 이하, 도 2의 내용은 도 1을 참조하여 서술된다.
도 2를 참조하면, 단계 S100에서 PLL 회로(PLL_CKT)는 보조 PLL 회로(20)를 이용하여 전압 제어 오실레이터(40)로부터 출력된 출력 클록에 대한 제1 위상 고정 동작을 수행할 수 있다. 예시적 실시 예로, 제1 위상 고정 동작은 정수 분주 기반 위상 고정 동작일 수 있다. 다만, 일부 실시 예에 있어서, 제1 위상 고정 동작은 분수 분주 기반 위상 고정 동작일 수 있으며, 제1 위상 고정 동작의 분수 분주비는 분수 분주 제어회로(10)에 의해 조정될 수 있다. 보조 PLL 회로(20)는 전압 제어 오실레이터(40)의 출력 클록의 위상을 고정시키기 위한 제1 위상 고정 동작을 수행할 수 있으며, 분주된 출력 클록의 위상과 기준 클록의 위상 차가 소정의 범위 내에 위치하도록 1차 위상 고정 동작을 수행할 수 있다. 즉, 보조 PLL 회로(20)는 분주된 출력 클록의 위상과 기준 클록의 위상 차가 데드 존(deadzone) 내에 존재하는 때에 비활성화될 수 있다.
단계 S200에서 PLL 회로(PLL_CKT)는 서브 샘플링 PLL 회로(30)를 이용하여 전압 제어 오실레이터(40)로부터 출력된 출력 클록에 대한 제2 위상 고정 동작을 수행할 수 있다. 예시적 실시 예로, 제2 위상 고정 동작은 분수 분주 기반 위상 고정 동작일 수 있으며, 제2 위상 고정 동작의 분수 분주비는 분수 분주 제어회로(10)에 의해 조정될 수 있다. 구체적으로, 서브 샘플링 PLL 회로(30)는 분수 분주 제어회로(10)로부터 선택 기준 클록을 수신하여 이를 기반으로 제2 위상 고정 동작을 수행할 수 있다.
본 개시의 예시적 실시 예에 따른 분수 분주 제어회로(10)는 전압 제어 오실레이터(40)로부터 출력 클록을 수신하고, DLL 회로(14) 및 전압제어 지연라인(16)을 이용하여 출력 클록의 주파수에서의 지연 정보를 생성할 수 있다. 분수 분주 제어회로(10)는 지연 정보를 복제 전압제어 지연라인(18)에 적용하고, 복제 전압제어 지연라인(18)을 이용하여 기준 클록으로부터 복수의 지연 기준 클록들을 생성할 수 있다. 분수 분주 제어회로(10)는 디지털-시간 변환기(12)를 이용하여 복수의 지연 기준 클록들로부터 선택 기준 클록을 생성할 수 있으며, 선택 기준 클록를 서브 샘플링 PLL 회로(30)로 출력할 수 있다.
도 3a 및 도 3b는 본 개시의 예시적 실시 예에 따른 클록 발생기(100)를 구체적으로 나타내는 블록도이다. 이하, 도 3a 및 도 3b에서는 도해의 편의상 신호들을 간소화하여 나타내었으나, 일부 실시 예들에 있어서 전압 제어 오실레이터(101)는 두 개의 라인들을 통해 위상이 서로 반대인 차동 신호들을 출력할 수 있으며, 클록 발생기(100)는 이러한 차동 신호들을 이용하여 위상 고정 동작을 수행할 수 있도록 구현될 수 있다.
도 3a를 참조하면, 클록 발생기(100)는 전압 제어 오실레이터(101), 분주기(102), 위상 주파수 검출기(Phase-Frequency Detector, 103), 데드존 회로(Dead Zone Circuit)(104), 전하 펌프(Charge Pump)(105), 루프 필터(Loop Filter)(106), 샘플러(108), 트랜스컨덕턴스(transconductance 또는 Gm) 회로(108), 펄스 생성기(109), 전압제어 지연라인(110), DLL 회로(111), 복제 전압제어 지연라인(112) 및 디지털-시간 컨버터(113a)를 포함할 수 있다.
예시적인 실시 예로, 분주기(102), 위상 주파수 검출기(103), 데드존 회로(104) 및 전하 펌프(105)는 도 1의 보조 PLL 회로(20)를 구성할 수 있고, 샘플러(107), 트랜스컨덕턴스 회로(108) 및 펄스 생성기(109)는 도 1의 서브 샘플링 PLL 회로(30)를 구성할 수 있다. 또한, 도 1의 보조 PLL 회로(20)와 서브 샘플링 PLL 회로(30)는 루프 필터(106)를 공유할 수 있다. 전압제어 지연라인(110), DLL 회로(111), 복제 전압제어 지연라인(112) 및 디지털-시간 컨버터(113a)는 도 1의 분수 분주 제어회로(10)를 구성할 수 있다.
먼저, 전압 제어 오실레이터(101)는 출력 클록(VCO_clk)을 분주기(102)에 제공하고, 분주기(102)는 출력 클록(VCO_clk)을 분주하고, 분주된 클록(DIV_clk)을 위상 주파수 검출기(103)에 제공할 수 있다. 일부 실시 예들에서, 분주기(102)는 정수 분주기(integer divider)로 구현될 수 있다. 위상 주파수 검출기(103)는 기준 클록(Ref_clk) 및 분주된 클록(DIV_clk)을 각각 수신하고, 기준 클록(Ref_clk)과 분주된 클록(DIV_clk) 간의 위상 차를 검출하여 검출 결과를 데드존 회로(104)에 제공할 수 있다. 한편, 도 3a에서는 위상 주파수 검출기(103)는 디지털-시간 변환기(113a)로부터 기준 클록(Ref_clk)을 수신하는 것으로 도시되어 있으나, 이에 국한되지 않고, 다양한 경로로 기준 클록(Ref_clk)을 수신할 수 있다. 데드존 회로(104)는 기준 클록(Ref_clk)과 분주된 클록(DIV_clk) 간의 위상 차가 미리 설정된 데드 존(dead zone) 내에 위치하는지 여부를 판별할 수 있다. 데드존 회로(104)는 상기 위상 차가 데드 존 내에 위치하는 때에, 보조 PLL 회로를 이용한 1차 위상 고정 동작을 완료하고, 보조 PLL 회로를 비활성화시킬 수 있다. 데드존 회로(104)는 상기 위상 차가 데드 존 밖에 위치하는 때에, 위상 주파수 검출기(103)로부터 수신한 검출 결과를 전하 펌프(105)에 제공할 수 있다. 전하 펌프(105)는 검출 결과를 기반으로 제어 전압 신호(Vctrl)를 생성하고, 전압 제어 오실레이터(101)에 제공할 수 있다. 이와 같이, 기준 클록(Ref_clk)과 분주된 클록(DIV_clk) 간의 위상 차가 데드 존 내에 위치할 때까지 분주기(102), 위상 주파수 검출기(103), 데드존 회로(104) 및 전하 펌프(105)를 이용하여 1차 위상 고정 동작이 반복 수행될 수 있다. 이후에는, 출력 클록(VCO_clk)의 미세한(fine) 위상 고정을 위하여 클록 발생기(100)는 서브 샘플링 PLL 회로를 이용한 2차 위상 고정 동작을 수행할 수 있다.
구체적으로, 전압 제어 오실레이터(101)는 1차 위상 고정 동작을 통해 위상 고정된 출력 클록(VCO_clk)을 피드백 신호로서 샘플러(107)에 제공할 수 있다. 샘플러(107)는 출력 클록(VCO_clk) 및 기준 클록(Ref_clk)을 각각 수신하고, 기준 클록(Ref_clk)을 기반으로 출력 클록(VCO_clk)을 샘플링하여 샘플링 전압 신호(V_sam)를 생성할 수 있다. 한편, 도 3a에서는 샘플러(107)는 디지털-시간 변환기(113a)로부터 기준 클록(Ref_clk)을 수신하는 것으로 도시되어 있으나, 이에 국한되지 않고, 다른 경로로 기준 클록(Ref_clk)을 수신할 수 있다. 샘플러(107)는 서브 샘플링 위상 검출기(sub-sampling phase detector)로 지칭될 수 있다. 트랜스컨덕턴스 회로(108)는 샘플링 전압 신호(V_sam)를 수신하고, 샘플링 전압 신호(V_sam)를 펄스 생성기(112)로부터 수신한 펄스 신호(Pul)를 기반으로 샘플링 전류 신호(I_sam)로 변환할 수 있으며, 샘플링 전류 신호(I_sam)를 루프 필터(106)로 출력할 수 있다. 루프 필터(106)는 샘플링 전류 신호(I_sam)를 필터링하여 제어 전압 신호(Vctrl)를 생성할 수 있다. 펄스 생성기(109)는 디지털-시간 변환기(113a)로부터 선택 기준 클록(Ref_clk_sel)을 수신하고, 이를 기반으로 펄스 신호(Pul)를 생성할 수 있다. 펄스 생성기(109)에 관한 구체적인 구성은 도 4에서 후술하며, 이하, 선택 기준 클록(Ref_clk_sel)을 생성하는 동작을 서술한다.
전압제어 지연라인(110)은 전압 제어 오실레이터(40)로부터 출력 클록(VCO_clk)를 수신하여 출력 클록(VCO_clk)과 동일한 제1 지연 출력 클록(VCO_clk_Φ1) 및, 제1 지연 출력 클록(VCO_clk_Φ1)과 소정의 위상 차(Φn-Φ1)를 갖는, 제2 지연 출력 클록(VCO_clk_Φn)을 출력할 수 있다. 전압제어 지연라인(110)은 직렬로 연결된 복수의 제1 지연 소자들을 포함할 수 있으며, 제2 지연 출력 클록(VCO_clk_Φn)은 출력 클록(VCO_clk)이 복수의 제1 지연 소자들을 순차적으로 모두 통과함으로써 생성된 신호일 수 있다.
DLL 회로(111)는 전압제어 지연라인(110)으로부터 수신한 제1 지연 출력 클록(VCO_clk_Φ1) 및 제2 지연 출력 클록(VCO_clk_Φn)을 이용하여 지연 고정 동작을 수행함으로써 출력 클록(VCO_clk)에 대한 지연 정보(VDLL)를 생성할 수 있다. 일 예로, 전압제어 지연라인(110)의 제1 지연 소자의 개수가 'K'개일 때에, 지연 정보(VDLL)는 각각의 제1 지연 소자가 (Φn-Φ1)/K 도 만큼 신호를 지연하도록 제어하기 위한 정보를 포함할 수 있다. 지연 정보(VDLL)는 전압제어 지연라인(110)의 복수의 제1 지연 소자들 각각에 인가되는 바이어스 전압일 수 있다. 예를 들어, 제2 지연 출력 클록(VCO_clk_Φn)은 제1 지연 출력 클록(VCO_clk_Φn)과 360도 위상 차를 가지고, 전압제어 지연라인(110)의 제1 지연 소자의 개수가 32개인 때에, 지연 정보는 각각의 제1 지연 소자가 11.25도(또는, 11.25도 위상 차에 상응하는 시간) 만큼 신호를 지연하도록 제어하기 위한 정보를 포함할 수 있다.
DLL 회로(111)는 지연 정보(VDLL)를 복제 전압제어 지연라인(112)에 제공할 수 있다. 복제 전압제어 지연라인(112)은 전압제어 지연라인(110)이 복제된 것으로서, 전압제어 지연라인(110)에 포함된 복수의 제1 지연 소자들과 동일한 구성 또는 특성을 갖는 복수의 제2 지연 소자들을 포함할 수 있다. 복제 전압제어 지연라인(112)은 DLL 회로(111)로부터 수신된 지연 정보(VDLL)가 적용될 수 있다. 복제 전압제어 지연라인(112)은 기준 클록(Ref_clk)을 수신하여 복수의 지연 기준 클록들(Ref_clk_Φ1~Ref_clk_Φn)을 생성하여, 디지털-시간 변환기(113a)로 출력할 수 있다. 지연 정보(VDLL)가 적용된 복제 전압제어 지연라인(112)에서의 지연 시간 단위는 전압제어 지연라인(110)에서의 지연 시간 단위와 동일 또는 유사할 수 있다. 예를 들어, 전압제어 지연라인(110)의 지연 시간 단위가 출력 클록(VCO_clk)을 기준으로 11.25도 위상 차에 상응하는 지연 시간임을 가정하면, 지연 정보(VDLL)가 적용된 복제 전압제어 지연라인(112)의 지연 시간 단위는 출력 클록(VCO_clk)을 기준으로 11.25도 위상 차에 상응하는 지연 시간과 동일 또는 유사할 수 있다. 이 때, 복제 전압제어 지연라인(112)을 통해 기준 클록(Ref_clk)이 가장 많이 지연되어 생성된 제n 지연 기준 클록(Ref_clk_Φn)은 출력 클록(VCO_clk)을 기준으로 360도 위상 차에 상응하는 지연 시간만큼 기준 클록(Ref_clk)으로부터 지연될 수 있다.
디지털-시간 변환기(113a)는 복제 전압제어 지연라인(112)으로부터 복수의 지연 기준 클록들(Ref_clk_Φ1~Ref_clk_Φn)로부터 주파수 코어스 값(Frequency Coarse Value; FCV) 및 주파수 파인 값(Frequency Fine Value; FFV)을 기반으로 선택 기준 클록(Ref_clk_sel)을 생성할 수 있다. 일 예로, 주파수 코어스 값(FCV) 및 주파수 파인 값(FFV)은 비트 데이터일 수 있으며, 각각 A 비트 데이터, B 비트 데이터임을 가정한 때에, 디지털-시간 변환기(113a)는 [수학식 1]과 같은 분수 분주 기반 위상 고정 동작에 필요한 선택 기준 클록(Ref_clk_sel)을 생성할 수 있다.
한편, 주파수 코어스 값(FCV), 주파수 파인 값(FFV) 및 이하 서술될 분주 정보(DIV_N)는 외부에서 PLL 자체의 주파수를 결정할 때 인가되는 외부 입력 신호로서, PLL이 넓은 대역을 커버할 수 있도록 주파수 코어스 값(FCV), 주파수 파인 값(FFV) 및 분주 정보(DIV_N)는 조절될 수 있다.
[수학식 1]
Figure pat00001
[수학식 1]에서
Figure pat00002
는 출력 클록(VCO_clk)의 주파수를 의미하고,
Figure pat00003
는 기준 클록(Ref_clk)의 주파수를 의미하며,
Figure pat00004
은 소정의 정수 분주비를 의미한다. 일 예로,
Figure pat00005
은 분주기(102)의 정수 분주비에 해당될 수 있다. 주파수 코어스 값(FCV) 및 주파수 파인 값(FFV)을 기반으로 생성된 선택 기준 클록(Ref_clk_sel)을 통해
Figure pat00006
와
Figure pat00007
은 타겟 분수 분주비를 가질 수 있다. 구체적으로, 타겟 분수 분주비를 갖는 PLL을 위해
Figure pat00008
을 조정하여 정수 분주비를 결정하고, 주파수 코어스 값(
Figure pat00009
비트 데이터)(FCV) 및 주파수 파인 값(
Figure pat00010
비트 데이터)( (FFV)을 조정하여 소수 분주비를 결정할 수 있다.
도 3b를 더 참조하면, 예시적 실시 예에 따른 디지털-신호 변환기(113b)는 분주기(102)의 정수 분주비(N)을 나타내는 분주 정보(DIV_N)를 더 수신하여, 분주기(102)가 타겟 분수 분주비에 근접한 분수 분주비로 분주 동작을 수행하도록 분주기(102)에 분주비 제어신호(DIV_CS)를 제공할 수 있다. 디지털-신호 변환기(113b)는 보조 PLL 회로(20, 도 1)를 이용한 1차 위상 고정 동작 시에 분주비 제어신호(DIV_CS)를 분주기(102)에 제공할 수 있으며, 분주기(102)는 분주비 제어신호(DIV_CS)를 기반으로 분주비를 변경할 수 있는 구성으로 구현될 수 있다.
도 3a 및 도 3b에서는 전하 펌프(105) 및 트랜스컨덕턴스 회로(109)를 별개의 구성으로 도시하였으나, 이는 예시적 실시 예에 불과한 바, 이에 국한되지 않고, 클록 발생기(100)의 트랜스 컨덕턴스 회로(108)는 전하 펌프(105)를 대체할 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 도 3a 또는 도 3b의 트랜스컨덕턴스 회로(109)를 나타내는 회로도이다.
도 4를 참조하면, 트랜스컨덕턴스 회로(108)는 제1 및 제2 전류원(IS1, IS2), 제1 및 제2 스위치 회로(SW1, SW2)를 포함할 수 있다. 제1 전류원(IS1)은 샘플러(107)로부터 수신한 양의 샘플링 전압 신호(V_samP)를 변환하여 양의 전류 신호를 생성할 수 있다. 제2 전류원(IS2)은 샘플러(107)로부터 수신한 음의 샘플링 전압 신호(V_samN)를 변환하여 음의 전류 신호를 생성할 수 있다. 제1 및 제2 스위치 회로(SW1, SW2)는 펄스 생성기(109)로부터 펄스 신호(pul)를 수신하여, 펄스 신호(pul)에 응답하여 스위칭 동작을 수행할 수 있다. 그 결과, 트랜스컨덕턴스 회로(108)는 샘플링 전류 신호(I_sam)을 생성하여 루프 필터(106)로 출력할 수 있다. 구체적으로, 트랜스컨덕턴스 회로(108)의 샘플링 전류 신호(I_sam)는 제1 전류원(IS1)의 양의 전류 신호 크기와 제2 전류원(IS2)의 음의 전류 신호 크기 및 펄스 신호(pul)의 듀티 비에 의해 결정될 수 있다. 예를 들어, 펄스 신호(pul)의 듀티 비가 20%라고 가정하면, 샘플링 전류 신호(I_sam)는 제1 전류원(IS1)의 양의 전류 신호 크기의 20%의 크기를 가질 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 PLL 회로의 분수 분주 기반 서브 샘플링 PLL을 수행하는 방법을 설명하기 위한 순서도이다.
도 5를 참조하면, 단계 S200에서 PLL 회로는 전압제어 지연라인을 이용하여 전압 제어 오실레이터로부터의 출력 클록에 관한 지연 정보를 획득할 수 있다. 단계 S210에서 PLL 회로는 지연 정보를 복제 전압제어 지연라인에 적용할 수 있다. 단계 S220에서 PLL 회로는 복제 전압제어 지연라인으로부터 생성된 복수의 지연 기준 클록들로부터 선택 기준 클록을 생성할 수 있다. 복수의 지연 기준 클록들은 단계 S230에서 PLL 회로는 선택 기준 클록을 이용하여 서브 샘플링 PLL을 수행함으로써 분수 분주 기반 위상 고정 동작을 수행할 수 있다.
도 6은 본 개시의 예시적 실시 예에 따라 전압제어 지연라인을 통과한 지연출력 클록(VCO_clk_D)과 복제 전압제어 지연라인을 통과한 지연 기준 클록(Ref_clk_D)을 설명하기 위한 타이밍도이다. 이하에서는, 이해의 편의상 도 3a를 참조하여 서술한다.
도 6을 참조하면, 전술한 바와 같이, 전압제어 지연라인(110)은 복수의 제1 지연 소자들을 포함할 수 있으며, 출력 클록(VCO_clk)이 복수의 제1 지연 소자들을 순차적으로 통과함으로써 출력 클록(VCO_clk)의 주파수 기준으로 제1 시간(t1)(또는, 제1 위상(Φ1)), 제2 시간(t2)(또는, 제2 위상(Φ2)), 제3 시간(t3)(또는, 제3 위상(Φ3)),??, 제m-1 시간(t(m-1))(또는, 제m-1 위상(Φ(m-1))), 제m 시간(tm)(또는, 제m 위상(Φm)) 등으로 단계적으로 지연될 수 있다. 전압제어 지연라인(110)은 도 3a와 같이 최종적으로 지연된 제2 지연 출력 클록(VCO_clk_Φn) 및, 출력 클록(VCO_clk)과 위상이 동일한 제1 지연 출력 클록(VCO_clk_Φ1)을 DLL 회로(111)에 출력하도록 구성될 수 있다. DLL 회로(111)로부터 생성된 지연 정보(VDLL)는 기준 클록(Ref_clk)을 전압제어 지연라인(110)과 동일한 지연 시간만큼 단계적으로 지연할 수 있도록 복제 전압제어 지연라인(112)을 제어하기 위한 것일 수 있다.
복제 전압제어 지연라인(112)은 복수의 제2 지연 소자들을 포함할 수 있으며, 복수의 제2 지연 소자들에 지연 정보(VDLL)가 인가되고, 기준 클록(Ref_clk)은 복수의 제2 지연 소자들을 순차적으로 통과함으로써 제1 시간(t1), 제2 시간(t2), 제3 시간(t3),??, 제m-1 시간(t(m-1)) 및 제m 시간(tm) 등으로 단계적으로 지연될 수 있다. 복제 전압제어 지연라인(112)은 복수의 지연 기준 클록들(Ref_clk_Φ1~Ref_clk_Φn)을 출력하도록 구성될 수 있다. 이와 같이, 복제 전압제어 지연라인(112)은 지연 정보(VDLL)가 적용됨에 따라 기준 클록(Ref_clk)을 보다 더 세분화된 지연 시간만큼의 순차적인 지연이 가능할 수 있으며, 이를 통해, 선택 기준 클록의 위상에 대한 해상도를 개선할 수 있는 동시에 회로 복잡도를 높이지 않을 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 DLL 회로(111a)의 동작을 설명하기 위한 블록도이다.
도 7을 참조하면, DLL 회로(111a)는 위상 주파수 검출기(111a_1) 및 전하 펌프(111a_2)를 포함할 수 있다. 전압제어 지연라인(110a)은 복수의 제1 지연 소자들(D11~Dn1)을 포함할 수 있다. 복제 전압제어 지연라인(110b)은 복수의 제2 지연 소자들(D12~Dn2)을 포함할 수 있다. 복제 전압제어 지연라인(112a)은 전압제어 지연라인(110a)이 복제된 것으로서, 전압제어 지연라인(110a)에 포함된 복수의 제1 지연 소자들(D11~Dn1)과 동일한 구성 또는 특성을 갖는 복수의 제2 지연 소자들(D12~Dn2)을 포함할 수 있다. 일 예로, 제2 지연 소자들(D12~Dn2)의 개수는 제1 지연 소자들(D11~Dn1)의 개수와 동일할 수 있다.
전압제어 지연라인(110a)은 제1 지연 출력 클록(VCO_clk_Φ1)을 수신하고, 복수의 제1 지연 소자들(D11~Dn1)을 통해 지연된 제2 지연 출력 클록(VCO_clk_ Φn)을 DLL 회로(111a)로 출력할 수 있다. 일 예로, 제1 지연 출력 클록(VCO_clk_Φ1)은 전압 제어 오실레이터로부터 출력되는 출력 클록과 동일한 신호일 수 있으며, 제2 지연 출력 클록(VCO_clk_Φn)은 제1 지연 출력 클록(VCO_clk_Φ1)과 소정의 위상 차(예를 들면, 360도)를 가질 수 있다. 위상 주파수 검출기(111a_1)는 제1 지연 출력 클록(VCO_clk_Φ1) 및 제2 지연 출력 클록(VCO_clk_Φn)을 수신하고, 상호 간의 위상 차를 검출하여 검출 결과(DR)를 전하 펌프(CP)에 제공할 수 있다. 전하 펌프(CP)는 검출 결과(DR)를 기반으로 지연 정보(또는, 바이어스 전압)(VDLL)를 조정하여 복수의 제1 지연 소자들(D11~Dn1)에 제공할 수 있다. DLL 회로(111a)는 제1 지연 출력 클록(VCO_clk_Φ1) 및 제2 지연 출력 클록(VCO_clk_Φn)의 위상이 동일해질 때까지, 위의 지연 고정 동작을 반복할 수 있다.
DLL 회로(111a)는 반복적인 지연 고정 동작 결과 생성된 지연 정보(VDLL)를 복제 전압제어 지연라인(112a)의 복수의 제2 지연 소자들(D12~Dn2)에 제공할 수 있다. 복제 전압제어 지연라인(112a)은 수신한 기준 클록(Ref_clk)을 단계적으로 지연하고, 복수의 지연 기준 클록들(Ref_clk_Φ1~Ref_clk_Φn)을 각각 출력할 수 있다. 복수의 지연 기준 클록들(Ref_clk_Φ1~Ref_clk_Φn)은 서브 샘플링 PLL을 이용한 분수 분주 기반 위상 고정 동작에 필요한 선택 기준 클록을 생성하는 데에 이용될 수 있다.
도 8a는 본 개시의 예시적 실시 예에 따른 DLL 회로(111b)를 나타내는 블록도이고, 도 8b는 도 8a의 DLL 회로(111b)의 동작을 설명하기 위한 그래프이다.
도 8a를 참조하면, DLL 회로(111b)는 제1 스위치(SW1), 제2 스위치(SW2), 위상 주파수 검출기(111b_1), 전하 펌프(111b_2), 락 검출기(Lock Detector)(111b_3) 및 상태 머신(State Machine)(111b_4)을 포함할 수 있다. DLL 회로(111b)는 전하 펌프(111b_2)를 이용한 지연 고정 동작을 수행하기 전에 제2 지연 출력 클록(VCO_clk_Φn)의 지연을 조정하여 소정의 락킹 범위 내에 위치하도록 함으로써 하모닉 락(harmonic lock)을 방지할 수 있다. 구체적으로, 위상 주파수 검출기(111b_1)는 전압제어 지연라인(110)으로부터 제1 지연 출력 클록(VCO_clk_Φ1) 및 제2 지연 출력 클록(VCO_clk_Φn)을 수신하고, 상호 간의 위상 차를 검출하여 제1 검출 결과(DR1)를 락 검출기(111b_3)에 제공할 수 있다. 락 검출기(111b_3)는 제1 활성화 신호(EN1)에 응답하여 활성화되고, 제1 검출 결과(DR1)를 기반으로 제2 지연 출력 클록(VCO_clk_Φn)의 위상이 소정의 락킹 범위 내에 위치하는지 여부를 검출하고, 락 검출 결과(LDR)를 상태 머신(111b_4)에 제공할 수 있다. 상태 머신(111b_4)은 락 검출 결과(LDR)를 기반으로 지연 제어신호(DL)를 전압제어 지연라인(110)에 제공할 수 있다. 또한, 상태 머신(111b_4)은 락 검출 결과(LDR)를 기반으로 제2 활성화 신호(EN2)를 생성하여 제1 스위치(SW1) 및 제2 스위치(SW2)에 제공할 수 있다.
일 예로, 제2 지연 출력 클록(VCO_clk_Φn)의 위상이 소정의 락킹 범위 내에 위치하지 않는 때에, 상태 머신(111b_4)은 하이 레벨의 제2 활성화 신호(EN2)를 생성하고, 제2 지연 출력 클록(VCO_clk_Φn)의 지연을 이전과 다르게 조정하기 위한 새로운 지연 제어신호(DL)를 생성할 수 있다. 한편, 위상 주파수 검출기(111b_1), 락 검출기(111b_3) 및 상태 머신(111b_4)은 제2 지연 출력 클록(VCO_clk_Φn)의 위상이 소정의 락킹 범위 내에 위치할 때까지 위의 동작을 반복할 수 있다.
다른 예로, 제2 지연 출력 클록(VCO_clk_Φn)의 위상이 소정의 락킹 범위 내에 위치하는 때에, 상태 머신(111b_4)은 로우 레벨의 제2 활성화 신호(EN2)를 생성하고, 제2 지연 출력 클록(VCO_clk_Φn)의 지연을 조정하는 동작을 중단할 수 있다. 이후, 위상 주파수 검출기(111b_1)는 제1 지연 출력 클록(VCO_clk_Φ1) 및 제2 지연 출력 클록(VCO_clk_Φn) 간의 위상 차를 검출하여 제2 검출 결과(DR2)를 전하 펌프(111b_2)에 제공할 수 있다. 전하 펌프(111b_2)는 제2 검출 결과(DR2)를 기반으로 지연 정보(VDLL)를 생성할 수 있다.
도 8b를 더 참조하면, 't0' 내지 't1' 에서 상태 머신(111b_4)은 하이 레벨의 제2 활성화 신호(EN2)와 'D1' 값을 갖는 지연 제어신호(DL)를 생성할 수 있다. 이 때, 위상 주파수 검출기(111b_1)는 제1 지연 출력 클록(VCO_clk_Φ1) 및 제2 지연 출력 클록(VCO_clk_Φn) 간의 위상 차를 검출하여 제1 검출 결과(DR1)를 락 검출기(111b_3)에 제공할 수 있다. 락 검출기(111b_3)는 제1 검출 결과(DR1)를 기반으로 제2 지연 출력 클록(VCO_clk_Φn)의 위상이 락킹 범위 내에 위치하지 않음을 검출하고, 락 검출 결과(LDR)를 상태 머신(111b_4)에 제공할 수 있다. 't1' 내지 't2' 에서 상태 머신(111b_4)은 하이 레벨의 제2 활성화 신호(EN2)와 'D2' 값을 갖는 지연 제어신호(DL)를 생성할 수 있다. 이 때, 위상 주파수 검출기(111b_1)는 제1 지연 출력 클록(VCO_clk_Φ1) 및, 지연이 조정된,제2 지연 출력 클록(VCO_clk_Φn) 간의 위상 차를 검출하여 제1 검출 결과(DR1)를 락 검출기(111b_3)에 제공할 수 있다. 락 검출기(111b_3)는 제1 검출 결과(DR1)를 기반으로 제2 지연 출력 클록(VCO_clk_Φn)의 위상이 락킹 범위 내에 위치하지 않음을 검출하고, 락 검출 결과(LDR)를 상태 머신(111b_4)에 제공할 수 있다. 't2' 내지 't3' 에서 상태 머신(111b_4)은 하이 레벨의 제2 활성화 신호(EN2)와 'D3' 값을 갖는 지연 제어신호(DL)를 생성할 수 있다. 위상 주파수 검출기(111b_1)는 제1 지연 출력 클록(VCO_clk_Φ1) 및, 지연이 재조정된, 제2 지연 출력 클록(VCO_clk_Φn) 간의 위상 차를 검출하여 제1 검출 결과(DR1)를 락 검출기(111b_3)에 제공할 수 있다. 락 검출기(111b_3)는 제1 검출 결과(DR1)를 기반으로 제2 지연 출력 클록(VCO_clk_Φn)의 위상이 락킹 범위 내에 위치하지 않음을 검출하고, 락 검출 결과(LDR)를 상태 머신(111b_4)에 제공할 수 있다.'t3' 내지 't4' 에서 상태 머신(111b_4)은 초반에 하이 레벨의 제2 활성화 신호(EN2)와 'D3' 값을 갖는 지연 제어신호(DL)를 생성할 수 있다. 위상 주파수 검출기(111b_1)는 제1 지연 출력 클록(VCO_clk_Φ1) 및, 지연이 재조정된, 제2 지연 출력 클록(VCO_clk_Φn) 간의 위상 차를 검출하여 제1 검출 결과(DR1)를 락 검출기(111b_3)에 제공할 수 있다. 락 검출기(111b_3)는 제1 검출 결과(DR1)를 기반으로 제2 지연 출력 클록(VCO_clk_Φn)의 위상이 락킹 범위 내에 위치하는 것을 검출하고, 락 검출 결과(LDR)를 상태 머신(111b_4)에 제공할 수 있다. 상태 머신(111b_4)은 't3'로부터 소정의 시간 후에 로우 레벨로 천이된 제2 활성화 신호(EN2)를 생성할 수 있으며, 로우 레벨의 제2 활성화 신호(EN2)에 응답하여 DLL 회로(111b)는 지연 정보(VDLL)를 생성하기 위한 지연 고정 동작을 수행할 수 있다.
도 9 및 도 10은 본 개시의 예시적 실시 예에 따른 디지털-시간 변환기(113a)를 구체적으로 나타내는 블록도이다.
도 9를 참조하면, 디지털-시간 변환기(113a)는 델타 시그마 변조기(Delta Sigma Modulator, 113a_1), 주파수 상태 머신(Frequency State Machine, 113a_2), 멀티플렉서(113a_3) 및 미세 시간 제어회로(Fine Time Control circuit, 113a_4)를 포함할 수 있다.
델타 시그마 변조기(113a_1)는 주파수 파인 값(FFV)을 수신하고, 이를 기반으로 디지털 시퀀스(Digital Sequence; DS)를 생성하여 주파수 상태 머신(113a_2)에 제공할 수 있다. 주파수 파인 값(FFV)은 타겟 분수 분주비에 따른 위상 고정 동작을 수행할 수 있도록 원하는 주파수 합성 비율(desired frequency synthesis ratio)을 특정하기 위한 것일 수 있다. 델타 시그마 변조기(113a_1)는 주파수 파인 값(FFV)에 대응하는 동일한 평균 시간 비율(time-averaged ratio)로 디지털 시퀀스(DS)를 생성할 수 있다.
주파수 상태 머신(113a_2)은 디지털 시퀀스(DS) 및 주파수 코어스 값(FCV)을 수신하고, 이를 기반으로 선택 기준 클록(Ref_clk_sel)의 위상을 제어하기 위한 위상 제어신호(Phase Control Sequence; PCS)를 생성할 수 있다. 주파수 상태 머신(113a_2)은 위상 제어신호(PCS) 중 MSB 부분(PCSMSB)(이하, 제1 위상 제어신호로 지칭)을 멀티플렉서(113a_3)에 제공하고, LSB 부분(PCSLSB)(이하, 제2 위상 제어신호로 지칭)을 미세 시간 제어회로(113a_4)에 제공할 수 있다.
멀티플렉서(113a_3)는 복수의 지연 기준 클록들(Ref_clk_Φ1~Ref_clk_Φn)을 수신하고, 제1 위상 제어신호(PCSMSB)를 기반으로 복수의 지연 기준 클록들(Ref_clk_Φ1~Ref_clk_Φn) 중 어느 하나를 선택하여 선택된 지연 기준 클록(Ref_clk_Φm)을 미세 시간 제어회로(113a_4)에 제공할 수 있다. 이 때, 제1 위상 제어신호(PCSMSB)는 복수의 지연 기준 클록들(Ref_clk_Φ1~Ref_clk_Φn)의 개수에 부합하는 비트 데이터로 구현될 수 있다. 예를 들어, 복수의 지연 기준 클록들(Ref_clk_Φ1~Ref_clk_Φn)의 개수가 32개인 때에, 제1 위상 제어신호(PCSMSB)는 5비트 데이터로 구현될 수 있다.
미세 시간 제어회로(113a_4)는 선택된 지연 기준 클록(Ref_clk_Φm) 및 제2 위상 제어신호(PCSLSB)를 수신하고, 제2 위상 제어신호(PCSLSB)를 기반으로 선택된 지연 기준 클록(Ref_clk_Φm)의 지연 시간(또는, 위상)을 미세하게 조정하여 선택 기준 클록(Ref_clk_sel)을 생성할 수 있다. 미세 시간 제어회로(113a_4)에 의해 조정되는 선택된 지연 기준 클록(Ref_clk_Φm)의 지연 조정 범위는 복수의 지연 기준 클록들(Ref_clk_Φ1~Ref_clk_Φn) 간에 일정한 지연 시간 내로 한정될 수 있다. 예를 들어, 제1 지연 기준 클록(Ref_clk_Φ1)과 제2 지연 기준 클록(Ref_clk_Φ2) 간 지연 시간이 '5'인 때에, 상기 지연 조정 범위는 '5'이내로 한정될 수 있다.
한편, 위상 제어신호(PCS)의 지속적인 갱신으로 인하여 주파수 상태 머신(113a_2)에서는 타이밍 이슈가 발생할 수 있는 바, 이를 해결하기 위하여, 델타 시그마 변조기(113a_1)는 미세 시간 제어회로(113a_4)로부터 출력된 선택 기준 클록(Ref_clk_sel)와 동기하여 디지털 시퀀스(DS)를 생성하고, 주파수 상태 머신(113a_2)는 제n 지연 기준 클록(Ref_clk_Φn)과 동기하여 위상 제어신호(PCS)를 생성할 수 있다.
도 10을 더 참조하면, 디지털-시간 변환기(113b)는 델타 시그마 변조기(113b_1), 주파수 상태 머신(113b_2), 멀티플렉서(113b_3) 및 미세 시간 제어회로(113b_4)를 포함할 수 있다. 이하에서는, 도 9의 주파수 상태 머신(113a_2)와 비교하여 추가적인 동작을 더 수행하는 주파수 상태 머신(113b_2)을 중심으로 서술한다.
주파수 상태 머신(113b_2)은 보조 PLL 회로 내의 분주기(102, 도 3a)의 정수 분주비를 나타내는 분주 정보(DIV_N)를 더 수신하여, 분주기(102, 도 3a)가 타겟 분수 분주비에 근접한 분수 분주비로 분주 동작을 수행하도록 제어하기 위한 분주비 제어신호(DIV_CS)를 생성할 수 있다. 일 예로, 주파수 상태 머신(113b_2)은 보조 PLL 회로를 이용한 1차 위상 고정 동작 시에 분주비 제어신호(DIV_CS)를 생성하여 분주기(102, 도 3a)에 제공할 수 있다. 이 때, 분주기(102, 도 3a)는 분주비 제어신호(DIV_CS)를 기반으로 분주비를 변경할 수 있는 구성을 포함할 수 있다.
도 11은 본 개시의 예시적 실시 예에 따른 무선 통신 장치(1000)를 나타내는 블록도이다.
무선 통신 장치(1000)는 디지털 신호 프로세서(1100), DAC(Digital to Analog Converter)(1200), ADC(Analog to Digital Converter)(1300), RFIC(Radio Frequency Integrated Circuit)(1400) 및 프론트 엔드 모듈(Front End Module)(1500) 및 안테나(1600)를 포함할 수 있다. 디지털 신호 프로세서(1100)는 송신하고자 하는 정보 또는 수신 정보를 포함하는 신호를 설정된 통신 방식에 따라 처리할 수 있다. 일 예로, 디지털 신호 프로세서(1100)는 OFDM(Orthogonal Frequency Division Multiplexing), OFDMA(Orthogonal Frequency Division Multiple access), WCDMA(Wideband Code Multiple Access), HSPA+(High Speed Packet Access+) 등의 통신 방식에 따라 신호를 처리할 수 있다.
DAC(1200)는 송신하고자 하는 정보를 포함하는 디지털 신호를 아날로그 신호로 변환할 수 있으며, 변환된 송신 신호를 RFIC(1400)에 제공할 수 있다. ADC(1300)는 RFIC(1400)로부터 수신되는 아날로그 신호를 디지털 신호로 변환하고, 변환된 디지털 신호를 디지털 신호 프로세서(1100)에 제공할 수 있다.
RFIC(1400)는 제1 믹서(mixer)(1410), 제2 믹서(1420) 및 PLL 회로(1430)를 포함할 수 있다. RFIC(1400)는 제1 믹서(1410) 및 PLL 회로(1430)를 이용하여 DAC(1200)로부터 수신된 기저대역의 송신 신호의 주파수를 상향 변환하여 RF(Radio Frequency) 신호를 생성할 수 있다. RFIC(1400)는 제2 믹서(1420) 및 PLL 회로(1430)를 이용하여 프론트 엔드 모듈(1500)로부터 수신된 RF 대역의 수신 신호의 주파수를 하향 변환하여 기저대역 신호를 생성할 수 있다. 한편, PLL 회로(1430)는 도 1 내지 도 10에서 서술된 실시 예들이 모두 적용될 수 있다.
프런트 엔드 모듈(1500)은 증폭기, 듀플렉서 등을 포함할 수 있다. 프런트 엔드 모듈(1500)은 RFIC(1400)로부터 제공되는 RF 송신 신호를 증폭하고, 증폭된 신호를 안테나(1600)를 통해 송신할 수 있다. 일부 실시 예들에 있어서, 무선 통신 장치(1000)는 복수의 안테나(1600)를 포함할 수 있으며, 프런트 엔드 모듈(1500)은 RF 송신 신호를 주파수 대역별로 분리하여 대응하는 안테나(1600)로 제공할 수 있다.
도 12는 본 개시의 일 실시 예에 따른 클록의 위상 고정 동작을 수행하는 클록 발생기들을 구비하는 통신 기기들을 나타내는 도면이다.
도 12를 참조하면, 가정용 기기(2100), 가전(2120), 엔터테인먼트 기기(2140) 및 AP(Access Point)(2200)는 본 개시의 실시 예들에 따른 클록의 위상 고정 동작을 수행하는 클록 발생기를 각각 포함할 수 있다. 일부 실시예들에서, 가정용 기기(2100), 가전(2120), 엔터테인먼트 기기(2140) 및 AP(2200)는 IoT(Internet of Things) 네트워크 시스템을 구성할 수 있다. 도 12에 도시된 통신 기기들은 예시일 뿐이며, 도 12에 도시되지 아니한 다른 통신 기기들에도 본 개시의 예시적 실시예에 따른 무선 통신 장치가 포함될 수 있는 점은 이해될 것이다.
도 13은 본 개시의 예시적 실시 예에 따른 IoT 기기(3000)를 나타내는 블록도이다.
도 13을 참조하면, IoT 기기(3000)는 애플리케이션 프로세서(3100), 송수신기(3200), 메모리(3300), 디스플레이(3400), 센서(3500) 및 입출력 장치(3600)를 포함할 수 있다.
IoT 기기(3000)는 송수신기(3200)를 통해 외부와 통신할 수 있다. 송수신기(3200)는 예를 들어, 유선 근거리 통신망(Local Area Network; LAN), 블루투스(Bluetooth), Wi-fi(Wireless Fidelity), Zigbee와 같은 무선근거리 통신 인터페이스, PLC(Power Line Communication) 또는 3G (3rd Generation), LTE (Long Term Evolution) 등 이동 통신망(Mobile cellular network)에 접속 가능한 모뎀 통신 인터페이스일 수 있다. 송수신기(3200)는 전술한 본 개시의 실시예들에 따른 클록 발생기를 구비할 수 있다.
애플리케이션 프로세서(3100)는 IoT 기기(3000)의 전반적인 동작 및 IoT 기기(3000)의 구성들의 동작을 제어할 수 있다. 애플리케이션 프로세서(3100)는 다양한 연산을 수행할 수 있다. 실시 예에 따라, 애플리케이션 프로세서(3100)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다.
센서(3500)는 예를 들어, 이미지를 센싱하는 이미지 센서일 수 있다. 센서(3500) 애플리케이션 프로세서(3100)에 연결되어, 생성된 이미지 정보를 애플리케이션 프로세서(3100)로 전송할 수 있다. 센서(3500)는 신체 정보(biometric information)를 감지하는 바이오 센서일 수 있다. 센서(3500)는 조도(illuminance) 센서, 음향 센서, 가속도 센서 등과 같은 임의의 센서일 수 있다.
디스플레이(3400)는 IoT 기기(3000)의 내부 상태정보를 표시할 수 있다. 디스플레이(3400)는 터치센서(미도시)를포함할 수 있다. 또한, 디스플레이(3400)는 사용자 인터페이스(user interface)를 위한 입력 또는 출력기능 및 외관을 포함할 수 있다. 사용자는 터치센서 및 사용자 인터페이스를 통하여 IoT 기기(3000)를 제어할 수 있다.
입출력 장치(3600)는 터치패드, 키패드, 입력 버튼 등과 같은 입력 수단 및 디스플레이, 스피커 등과 같은 출력 수단을 포함할 수 있다. 메모리(3300)는 IoT 기기(3000)를 제어하는 제어 명령어코드, 제어 데이터 또는 사용자 데이터를 저장할 수 있다. 메모리(3300)는 휘발성 메모리(volatile memory) 또는 불휘발성 메모리(nonvolatile memory) 중 적어도 하나를 포함할 수 있다.
IoT 기기(3000)는 내부 전력 공급을 위하여 배터리를 내장하거나 외부에서 전력을 공급받는 전원 공급부를 더 포함할 수 있다. 또한 IoT 기기(3000)는 저장 장치를 더 포함할 수 있다. 저장 장치는 하드디스크(HDD), 솔리드 스테이트 디스크(SSD, Solid State Disk), eMMC(embedded Multi Media Card), UFS(Universal Flash Storage)와 같은 불휘발성 매체일 수 있다. 저장 장치는 입출력 장치(3600)를 통해 제공된 사용자의 정보 및 센서(3500)를 통해 수집된 센싱 정보들을 저장할 수 있다.
전술한 IoT 기기(3000)의 상기 구성 요소들, 예컨대 애플리케이션 프로세서(3100), 송수신기(3200), 메모리(3300), 디스플레이(3400), 센서(3500) 및 입출력 장치(3600) 중 적어도 일부에서 소정의 출력 클록이 이용될 수 있으며, 상기 출력 클록은 본 개시의 실시예들에 따른 클록 발생기에 의해 생성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 출력 클록을 생성하도록 구성된 전압 제어 오실레이터(voltage controlled oscillator);
    상기 출력 클록을 피드백 신호로서 수신하여 분수 분주(fractional frequency division) 기반 위상 고정 동작을 수행하도록 구성된 서브 샘플링 PLL(Phase-Locked Loop) 회로; 및
    상기 분수 분주 기반 위상 고정 동작을 위한 선택 기준 클록을 상기 서브 샘플링 PLL 회로에 제공하도록 구성된 분수 분주 제어회로를 포함하며,
    상기 분수 분주 제어회로는,
    지연 정보를 생성하기 위하여 상기 피드백 신호가 통과되도록 구성된 전압제어 지연라인;
    상기 지연 정보가 적용되고, 기준 클록이 통과되어 각각 상이한 지연 시간만큼 지연된 복수의 지연 기준 클록들을 생성하도록 구성된 복제 전압제어 지연라인; 및
    상기 복수의 지연 기준 클록들로부터 상기 선택 기준 클록을 생성하여 상기 서브 샘플링 PLL 회로에 출력하도록 구성된 디지털-시간 변환기(Digital to Time Converter; DTC)를 포함하는 것을 특징으로 하는 PLL 회로.
  2. 제1항에 있어서,
    상기 복제 전압제어 지연라인은,
    상기 전압제어 지연라인에 포함된 복수의 지연 소자들과 동일한 특성을 갖는 복수의 지연 소자들을 포함하도록 구성된 것을 특징으로 하는 PLL 회로.
  3. 제1항에 있어서,
    상기 기준 클록의 주파수는,
    상기 서브 샘플링 PLL 회로에 의해 위상 고정된 상기 출력 클록의 주파수에 타겟 분수 분주비를 적용한 값을 갖는 것을 특징으로 하는 PLL 회로.
  4. 제1항에 있어서,
    상기 분수 분주 제어회로는,
    상기 전압제어 지연라인과 연결되고, 상기 전압제어 지연라인을 통과한 상기 피드백 신호의 지연을 고정시켜 상기 지연 정보를 생성하도록 구성된 지연 고정 루프(Delay-Locked Loop; DLL) 회로를 더 포함하는 것을 특징으로 하는 PLL 회로.
  5. 제4항에 있어서,
    상기 지연 정보는,
    상기 전압제어 지연라인에 포함된 복수의 지연 소자들에 대한 바이어스 전압을 포함하는 것을 특징으로 하는 PLL 회로.
  6. 제4항에 있어서,
    상기 DLL 회로는,
    상기 복제 전압제어 지연라인과 연결되고, 상기 지연 정보를 상기 복제 전압제어 지연라인에 제공하도록 구성된 것을 특징으로 하는 PLL 회로.
  7. 제4항에 있어서,
    상기 전압제어 지연라인은,
    상기 피드백 신호로부터 소정의 위상 차를 갖는 지연된 피드백 신호를 출력하기 위하여 각각 동일한 지연 시간만큼 수신된 신호를 지연하는 직렬로 연결된 복수의 제1 지연 소자들을 포함하도록 구성된 것을 특징으로 하는 PLL 회로.
  8. 제7항에 있어서,
    상기 복제 전압제어 지연라인은,
    상기 전압제어 지연라인의 상기 복수의 지연 소자들과 동일한 지연 시간만큼 수신된 신호를 지연하는 직렬로 연결된 복수의 제2 지연 소자들을 포함하고, 상기 기준 클록으로부터 점진적으로 지연된 상기 복수의 지연 기준 클록들을 상기 복수의 제2 지연 소자들 각각의 출력단을 통해 상기 DTC에 출력하도록 구성된 것을 특징으로 하는 PLL 회로.
  9. 제4항에 있어서,
    상기 DLL 회로는,
    하모닉 락(harmonic lock)을 방지하기 위해 상기 전압제어 지연라인에 의한 상기 피드백 신호의 지연 정도를 조절하여 지연된 상기 피드백 신호의 위상이 소정의 락킹 범위(locking range) 내에 위치할 때에, 상기 피드백 신호의 지연을 고정시키기 위한 동작을 시작하도록 구성된 것을 특징으로 하는 PLL 회로.
  10. 제1항에 있어서,
    상기 DTC는,
    상기 복수의 지연 기준 클록들로부터 하나의 지연 기준 클록을 출력하도록 구성된 멀티플렉서; 및
    상기 멀티플렉서로부터 출력된 지연 기준 클록에 대한 지연을 조정하여 상기 선택 기준 클록을 생성하도록 구성된 미세 시간 제어(Fine-Time Control; FTC) 회로를 포함하는 것을 특징으로 하는 PLL 회로.
  11. 제10항에 있어서,
    상기 멀티플렉서의 선택 동작을 위해 수신하는 제1 비트 신호의 비트 수는,
    상기 미세 시간 제어의 조정 동작을 위해 수신하는 제2 비트 신호의 비트 수보다 큰 것을 특징으로 하는 PLL 회로.
  12. 제10항에 있어서,
    상기 미세시간 제어회로의 지연 조정 범위는,
    상기 복수의 지연 기준 클록들 간에 일정한 지연 시간에 대응하는 것을 특징으로 하는 PLL 회로.
  13. 제10항에 있어서,
    상기 PLL 회로는,
    상기 서브 샘플링 PLL 회로의 상기 분수 분주 기반 위상 고정 동작 이전에 상기 출력 클록에 대하여 정수 분주 기반 위상 고정 동작을 수행하도록 구성된 보조 PLL 회로를 더 포함하고,
    상기 DTC는,
    상기 분수 분주 기반 위상 고정 동작의 타겟 분주비에 소정의 범위 내에 근접한 주파수를 갖는 상기 출력 클록을 생성하기 위하여 상기 정수 분주 기반 위상 고정 동작에서의 분주비를 조정하도록 구성된 것을 특징으로 하는 PLL 회로.
  14. 출력 클록을 생성하도록 구성된 전압 제어 오실레이터;
    상기 출력 클록을 피드백 신호로서 수신하여 분수 분주 기반 위상 고정 동작을 수행하도록 구성된 서브 샘플링 PLL 회로; 및
    상기 분수 분주 기반 위상 고정 동작을 위한 선택 기준 클록을 상기 서브 샘플링 PLL 회로에 제공하도록 구성된 분수 분주 제어회로를 포함하며,
    상기 분수 분주 제어회로는,
    제1 주파수를 갖는 상기 피드백 신호를 이용하여 지연 동작을 수행함으로써 상기 피드백 신호의 한 주기 내에 일정한 지연 시간에 관한 지연 정보를 생성하고, 상기 지연 정보를 기반으로 제2 주파수를 갖는 기준 클록을 이용하여 상기 지연 시간만큼 점진적으로 지연된 복수의 지연 기준 클록들을 생성하며, 상기 복수의 지연 기준 클록들을 이용하여 상기 선택 기준 클록을 생성하도록 구성된 것을 특징으로 하는 PLL 회로.
  15. 제14항에 있어서,
    상기 분수 분주 기반 위상 고정 동작에 의해 상기 출력 신호의 위상이 고정된 때에, 상기 제1 주파수와 상기 제2 주파수는 타겟 분수 분주비를 갖는 것을 특징으로 하는 PLL 회로.
  16. 제14항에 있어서,
    상기 분수 분주 제어회로는,
    상기 복수의 지연 기준 클록들로부터 하나의 지연 기준 클록을 출력하도록 구성된 멀티플렉서; 및
    상기 멀티플렉서로부터 출력된 지연 기준 클록에 대한 지연을 조정하여 상기 선택 기준 클록을 생성하도록 구성된 미세 시간 제어 회로를 구비하는 디지털-시간 변조기(DTC)를 더 포함하는 것을 특징으로 하는 PLL 회로.
  17. 제16항에 있어서,
    상기 DTC는,
    상기 멀티플렉서의 선택 동작을 위한 제1 비트 신호 및 상기 미세 시간 제어를 위한 제2 비트 신호를 생성하도록 구성된 델타-시그마(delta-sigma) 변조기 및 주파수 상태 머신(frequnecy state machine)을 더 포함하는 것을 특징으로 하는 PLL 회로.
  18. 제14항에 있어서,
    상기 분수 분주 제어회로는,
    상기 지연 정보를 생성하기 위해 상기 피드백 신호를 수신하는 전압제어 지연라인 및 상기 복수의 지연 기준 클록들을 생성하기 위해 상기 기준 클록을 수신하는 복제 전압제어 지연라인을 포함하며,
    상지 복제 전압제어 지연라인은,
    상기 지연 정보가 적용된 때에, 상기 전압제어 지연라인과 동일한 상기 지연 시간만큼 점진적인 지연 동작을 수행하도록 상기 전압제어 지연라인의 구성과 동일하게 구성된 것을 특징으로 하는 PLL 회로.
  19. 제18항에 있어서,
    상기 지연 정보는,
    상기 전압제어 지연라인에 포함된 복수의 지연 소자들에 대한 바이어스 전압을 포함하는 것을 특징으로 하는 PLL 회로.
  20. 출력 클록을 생성하도록 구성된 전압 제어 오실레이터;
    상기 출력 클록에 대한 정수 분주 기반 위상 고정 동작을 수행하도록 구성된 보조 PLL 회로;
    상기 정수 분주 기반 위상 고정 동작 후에 상기 출력 클록에 대한 분수 분주 기반 위상 고정 동작을 수행하도록 구성된 서브 샘플링 PLL 회로; 및
    상기 분수 분주 기반 위상 고정 동작을 위한 선택 기준 클록을 상기 서브 샘플링 PLL 회로에 제공하도록 구성된 분수 분주 제어회로를 포함하며,
    상기 분수 분주 제어 회로는,
    지연 정보를 생성하기 위하여 상기 피드백 신호가 통과되도록 구성된 전압제어 지연라인;
    상기 전압제어 지연라인과 동일한 특성을 갖도록 구성되며, 상기 지연 정보가 적용되고, 기준 클록이 통과되어 각각 상이한 지연 시간만큼 지연된 복수의 지연 기준 클록들을 생성하도록 구성된 복제 전압제어 지연라인; 및
    상기 복수의 지연 기준 클록들로부터 상기 선택 기준 클록을 생성하여 서브 샘플링 PLL 회로로 출력하도록 구성된 디지털-시간 컨버터(DTC)를 포함하는 것을 특징으로 하는 클록 발생기.
KR1020190125676A 2019-10-10 2019-10-10 Pll 회로 및 이를 포함하는 클록 발생기 KR20210042748A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020190125676A KR20210042748A (ko) 2019-10-10 2019-10-10 Pll 회로 및 이를 포함하는 클록 발생기
DE102020121070.1A DE102020121070A1 (de) 2019-10-10 2020-08-11 Phasenregelkreisschaltung und taktgenerator mit einer solchen schaltung
US17/006,152 US11057040B2 (en) 2019-10-10 2020-08-28 Phase-locked loop circuit and clock generator including the same
CN202011054351.2A CN112653454A (zh) 2019-10-10 2020-09-29 锁相环电路和包括锁相环电路的时钟发生器
TW109134945A TW202121847A (zh) 2019-10-10 2020-10-08 鎖相迴路電路以及包括其的時脈產生器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190125676A KR20210042748A (ko) 2019-10-10 2019-10-10 Pll 회로 및 이를 포함하는 클록 발생기

Publications (1)

Publication Number Publication Date
KR20210042748A true KR20210042748A (ko) 2021-04-20

Family

ID=75155659

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190125676A KR20210042748A (ko) 2019-10-10 2019-10-10 Pll 회로 및 이를 포함하는 클록 발생기

Country Status (5)

Country Link
US (1) US11057040B2 (ko)
KR (1) KR20210042748A (ko)
CN (1) CN112653454A (ko)
DE (1) DE102020121070A1 (ko)
TW (1) TW202121847A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230075327A (ko) * 2021-11-22 2023-05-31 한국과학기술원 초 저 잡음 분수형 서브-샘플링 위상 고정 루프를 위한 전압 영역 양자화 오류 제거기술

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102430227B1 (ko) * 2020-07-17 2022-08-08 고려대학교 산학협력단 듀얼-도메인 서브 샘플링 위상 고정 루프
KR20220106819A (ko) * 2020-08-20 2022-07-29 창신 메모리 테크놀로지즈 아이엔씨 검출 회로 및 검출 방법
KR20220087752A (ko) * 2020-12-18 2022-06-27 주식회사 엘엑스세미콘 데이터 구동 회로 및 그의 클럭 복원 방법과 디스플레이 장치
CN113381755B (zh) * 2021-05-13 2022-11-01 中电科思仪科技股份有限公司 一种具有同步功能的时钟系统及其同步实现方法
US11962311B2 (en) 2021-10-20 2024-04-16 Samsung Electronics Co., Ltd. Sub-sampling phase locked loop with compensated loop bandwidth and integrated circuit including the same
US11967965B2 (en) 2021-11-03 2024-04-23 Shaoxing Yuanfang Semiconductor Co., Ltd. Generating divided signals from phase-locked loop (PLL) output when reference clock is unavailable
US11757458B1 (en) * 2022-03-11 2023-09-12 Cadence Design Systems, Inc. Digital phase-locked loop circuit
CN115858446B (zh) * 2023-02-02 2023-07-04 北京紫光芯能科技有限公司 用于串行外围接口总线数据传输的方法、装置及系统
CN116170012B (zh) * 2023-04-26 2023-07-25 南京美辰微电子有限公司 一种具有频率保持和参考频率平滑切换的锁相环电路

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6937685B2 (en) * 2000-11-13 2005-08-30 Primarion, Inc. Apparatus and method for counting high-speed early/late pulses from a high speed phase detector using a pulse accumulator
KR100725935B1 (ko) 2001-03-23 2007-06-11 삼성전자주식회사 프랙셔널-앤 주파수 합성기용 위상 고정 루프 회로
US20040210790A1 (en) * 2001-11-26 2004-10-21 Yongsam Moon 0.6-2.5 GBaud CMOS tracked 3X oversampling transceiver with dead zone phase detection for robust clock/data recovery
KR100423012B1 (ko) * 2001-09-28 2004-03-16 주식회사 버카나와이어리스코리아 오(誤)동기 방지 기능을 가진 지연 동기 루프 회로
US7028206B2 (en) * 2002-12-16 2006-04-11 William Kenneth Waller Circuit and method for generating a local clock signal synchronized to an externally generated reference clock signal
US7336752B2 (en) * 2002-12-31 2008-02-26 Mosaid Technologies Inc. Wide frequency range delay locked loop
US20040222832A1 (en) * 2003-05-09 2004-11-11 Chaiyuth Chansungsan Interpolator circuit
US6867627B1 (en) * 2003-09-16 2005-03-15 Integrated Device Technology, Inc. Delay-locked loop (DLL) integrated circuits having high bandwidth and reliable locking characteristics
KR100537196B1 (ko) * 2004-03-05 2005-12-16 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법
US7135905B2 (en) * 2004-10-12 2006-11-14 Broadcom Corporation High speed clock and data recovery system
US7190201B2 (en) * 2005-02-03 2007-03-13 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
US7425858B1 (en) * 2005-09-16 2008-09-16 Advanced Micro Devices, Inc. Delay line periodically operable in a closed loop
US7368961B2 (en) * 2005-12-22 2008-05-06 Rambus Inc. Clock distribution network supporting low-power mode
US7564280B2 (en) * 2006-11-30 2009-07-21 Broadcom Corporation Phase locked loop with small size and improved performance
US7876137B2 (en) * 2008-11-20 2011-01-25 Promos Technologies Pte.Ltd. Configurable architecture hybrid analog/digital delay locked loop (DLL) and technique with fast open loop digital locking for integrated circuit devices
CN102859879B (zh) * 2010-05-13 2015-03-11 华为技术有限公司 用于校验锁相环中的输出频率的系统和方法
KR20120088441A (ko) * 2011-01-31 2012-08-08 에스케이하이닉스 주식회사 소자 특성 보상회로 및 이를 이용하는 반도체 장치
US9287853B2 (en) * 2011-05-27 2016-03-15 Aika Design Inc. Signal conversion circuit, PLL circuit, delay adjustment circuit, and phase control circuit
EP2602936B1 (en) * 2011-12-07 2014-02-12 Telefonaktiebolaget L M Ericsson (Publ) Analog phase-locked loop with enhanced acquisition
SG11201509796WA (en) * 2013-05-31 2015-12-30 Univ Michigan Automatically placed-and-routed adpll with pwm-based dco resolution ehhancement
US9331722B2 (en) 2013-12-26 2016-05-03 Intel IP Corporation Feedback calibration of digital to time converter
KR102193681B1 (ko) * 2014-01-28 2020-12-21 삼성전자주식회사 Ｄｌｌ을 이용한 ｉｌｐｌｌ 회로
US9509323B2 (en) 2014-05-12 2016-11-29 Texas Instruments Incorporated Fractional-N synthesizer with pre-multiplication
KR101663546B1 (ko) 2014-11-28 2016-10-17 고려대학교 산학협력단 서브 샘플링 위상 고정 루프 회로 기반의 분수배 주파수 합성기 및 그 방법
EP3158645B1 (en) * 2015-01-28 2018-05-23 Huawei Technologies Co. Ltd. Sub-sampling phase-locked loop
US9906227B2 (en) * 2015-08-13 2018-02-27 Maxlinear, Inc. Method and system for a sampled loop filter in a phase locked loop (PLL)
US9740175B2 (en) 2016-01-18 2017-08-22 Marvell World Trade Ltd. All-digital phase locked loop (ADPLL) including a digital-to-time converter (DTC) and a sampling time-to-digital converter (TDC)
US9614537B1 (en) * 2016-04-07 2017-04-04 Xilinx, Inc. Digital fractional-N multiplying injection locked oscillator
US9678481B1 (en) 2016-06-17 2017-06-13 Integrated Device Technologies, Inc. Fractional divider using a calibrated digital-to-time converter
EP3291447B1 (en) * 2016-08-30 2018-12-05 Stichting IMEC Nederland Digital phase locked loop and method for operating the same
US10050634B1 (en) 2017-02-10 2018-08-14 Apple Inc. Quantization noise cancellation for fractional-N phased-locked loop
US10291214B2 (en) * 2017-03-01 2019-05-14 Analog Devices Global Unlimited Company Feedforward phase noise compensation
US10425092B2 (en) * 2017-07-12 2019-09-24 Oracle International Corporation Subsampling phase frequency detector for a divider-less phase-locked loop
US10651858B2 (en) * 2017-11-30 2020-05-12 Sony Corporation Synthesizer and phase frequency detector
US10996634B2 (en) * 2018-01-05 2021-05-04 Samsung Electronics Co., Ltd. System and method for fast-converging digital-to-time converter (DTC) gain calibration for DTC-based analog fractional-N phase lock loop (PLL)
EP3618281B1 (en) * 2018-09-03 2023-05-10 IHP GmbH - Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik Parallel fractional-n phase locked loop circuit
US10637637B2 (en) * 2018-09-24 2020-04-28 Qualcomm Incorporated Fixing dead-zone in clock data recovery circuits
TWI692206B (zh) * 2019-02-01 2020-04-21 群聯電子股份有限公司 時脈資料回復電路、記憶體儲存裝置及快閃記憶體控制器
US20200373927A1 (en) * 2019-05-26 2020-11-26 Jinghang Liang Differential Alias-Locked Loop
TWI694679B (zh) * 2019-06-13 2020-05-21 瑞昱半導體股份有限公司 鎖相迴路電路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230075327A (ko) * 2021-11-22 2023-05-31 한국과학기술원 초 저 잡음 분수형 서브-샘플링 위상 고정 루프를 위한 전압 영역 양자화 오류 제거기술

Also Published As

Publication number Publication date
US20210111724A1 (en) 2021-04-15
DE102020121070A1 (de) 2021-04-15
TW202121847A (zh) 2021-06-01
CN112653454A (zh) 2021-04-13
US11057040B2 (en) 2021-07-06

Similar Documents

Publication Publication Date Title
KR20210042748A (ko) Pll 회로 및 이를 포함하는 클록 발생기
KR102527388B1 (ko) 디지털-타임 컨버터 회로를 포함하는 위상 고정 루프 회로, 클럭 신호 생성기 및 이의 동작 방법
KR20190083958A (ko) 위상 동기 루프에 대한 고속 컨버징 이득 교정을 수행하는 전자 회로 및 동작 방법
US11012081B2 (en) Apparatus and methods for digital phase locked loop with analog proportional control function
JP5347534B2 (ja) 位相比較器、ｐｌｌ回路、及び位相比較器の制御方法
JP4648380B2 (ja) 分数周波数シンセサイザ
KR102123901B1 (ko) 완전 디지털 위상 고정 루프 회로, 반도체 장치 및 휴대 정보 기기
US11327523B2 (en) Method and apparatus to utilize a digital-time-conversion (DTC) based clocking in computing systems
KR20100072093A (ko) 재구성 가능한 주파수 생성을 위한 방법 및 장치
KR20210009924A (ko) 서브 샘플링 pll 회로를 포함하는 pll 회로 및 클록 발생기
EP1371167B1 (en) Fractional-n frequency synthesizer with fractional compensation method
WO2005086759A2 (en) Method and apparatus for crystal drift compensation
US8666012B2 (en) Operating a frequency synthesizer
US7129789B2 (en) Fast locking method and apparatus for frequency synthesis
JP2004530334A5 (ko)
EP4352877A1 (en) Sampling phase-locked loop
KR102419641B1 (ko) 디지털-타임 컨버터 및 디지털-타임 컨버터의 동작 방법
EP3035535A1 (en) ADPLL with a TDC having a reduced DTC range
JP2012075000A (ja) 位相同期回路及び無線機
KR20120071786A (ko) Ｓａｒ 기법을 이용한 타임-투-디지털 컨버터 및 그 방법
EP3624344B1 (en) Pll circuit
US8674741B2 (en) Delay chain circuit
Zanuso et al. A glitch-corrector circuit for low-spur ADPLLs
US20050266816A1 (en) PLL synthesizer
CN117811574A (zh) 相位差控制电路

Legal Events

Date Code Title Description
A201 Request for examination