CN102859879B - 用于校验锁相环中的输出频率的系统和方法 - Google Patents

Abstract

一种用于锁相环PLL的数字校验系统DCS，其中，PLL包括：用于响应参考信号和反馈信号并发送调节电压的PLL控制器、和用于响应调节电压并将反馈信号作为输出信号发送的压控振荡器VCO；所述调节电压用于确定是否需要增加或降低输出信号的频率，DCS包括：调压控制器TVC，用于设置调节电压；相位差计量器PDQ，用于在将参考信号的相位与反馈信号的相位进行比较后，输出相位差；以及数字控制器DC，用于接收PDQ输出的相位差，并输出粗调信号以调节反馈信号，使得PDQ的平均相位差为0。本发明实施例提供的校验方法、系统，在使用中具有较高的精度并能够快速校验。

Description

用于校验锁相环中的输出频率的系统和方法

技术领域

本发明涉及频率生成领域，特别涉及用于测量和校验锁相环(PLL)的方法和设备。

背景技术

许多电子设备使用锁相环(PLL)来生成或恢复时钟信号，生成用于无线传输的载波信号等。如图1所示，本发明背景技术提供一种PLL 10，该传统的PLL块结构。VCO(电压控制的振荡器)103生成了频率f₀的输出信号。根据公式1，频率f₀取决于调节电压V_T、数字粗调值CT(粗调)和VCO 103的固有频率，其中，f_N为固有频率，K_CT为粗调增益，K_V为调压增益。

f₀＝f_N+K_CT·CT+K_V·V_T  ....公式1

频率f₀使用分频器101按分频比例N进行分频。分频器输出的频率可以表示为f_div。分频器101输出信号为方波信号，由PLL控制器102将其与参考时钟进行比较。参考时钟频率可以表示为f_ref。PLL控制器102确定f₀是否需要增加或减少，并相应地调节V_T。在稳定状态中，输出频率f₀由公式2给出。

f₀＝N·f_ref(steady state)       ...公式2

V_T具有有限的范围，因此仅可用于根据某个范围调节输出频率。如果f_N、K_CT或K_V为未知或会有变化，调节电压可能会超出其范围。如果需要较大范围的输出频率(较大范围N)，调节电压可能还会超过其范围。

粗调信号CT首先用于粗略地校验输出频率。这通常应需要通过既准确又快速的自动校验系统来完成。

发明内容

本发明实施例提供一种用于校验PLL的方法和系统，以提高校验系统的速度。

本发明实施例提供的一种用于锁相环(PLL)的数字校验系统(DCS)，其中，PLL包括：用于响应参考信号和反馈信号并发送调节电压的PLL控制器、和用于响应调节电压并将反馈信号作为输出信号发送的压控振荡器VCO；所述调节电压用于确定是否需要增加或降低输出信号的频率，其特征在于：DCS包括：

调压控制器TVC，用于设置调节电压；

相位差计量器PDQ，用于在将参考信号的相位与反馈信号的相位进行比较后，输出相位差；以及

数字控制器DC，用于接收PDQ输出的相位差，并输出粗调信号以调节反馈信号，使得PDQ的平均相位差为0。

本发明实施例还提供一种确定锁相环PLL带宽特性的系统，其特征在于，包括锁相环PLL和用于确定锁相环PLL带宽特性的装置；

所述锁相环PLL包括通过调谐电压控制的压控振荡器(VCO)和分频器，

所述确定锁相环PLL带宽特性的装置包括：

比较单元，用于将调谐电压分别与低阈值电压和高阈值电压比较；

发生单元，用于生成常量，当调谐电压达到低阈值电压时，将生成的常量与PLL的分频器命令字相加；当达到高阈值电压时，在PLL的分频器命令字中减去所生成的常量；

测量单元，用于计算参考时钟信号的周期数，以测量VCO调谐电压在高阈值电压与低阈值电压之间的振荡周期；以及

确定单元，用于比较参考时钟周期数和预设的基准时钟周期数。

本发明实施例还提供一种用于PLL中校验输出频率的方法，其中，PLL包括：用于响应参考信号和反馈信号并发送调节电压的PLL控制器、和用于响应调节电压并将反馈信号作为输出信号发送的压控振荡器VCO，其特征在于，包括一下步骤：

设置VCO调节电压；

量化参考信号和反馈信号之间的相位差；

根据所述相位差，设置粗调信号以调节反馈信号，使得平均相位差为0。

本发明实施例提供的校验方法、系统，在使用中具有较高的精度并能够快速校验。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中的PLL模块结构示意图；

图2为本发明实施例提供的一种PLL模块结构示意图；

图3为本发明实施例提供的一种进行频率校验的方法流程图；

图4为本发明另一实施例提供的一种PLL模块结构示意图；

图5为本发明另一实施例由于变频器反馈而产生调节电压振荡的原理图；

图6为根据本发明一实施例进行粗调节设置的仿真效果图；

图7为本发明另一实施例提供的一种PLL模块的结构示意图；

图8为本发明另一实施例提供的进行频率校验的方法流程图；和

图9为本发明另一个实施例的PLL模块的结构示意图。

具体实施方式

以下将参考附图清楚和完整地描述本发明的技术解决方案。一个明显的事实是，将要描述的实施例为本发明的一部分，并不是本发明的所有实施例。由本领域的技术人员在没有创造性工作的情况下，根据本发明的实施例设计的所有其他实施例都涵盖在本发明的权利要求范围内。

在本发明的实施例中(如图2所示)，显示了用于测量和校验锁相环(PLL)频率的数字校验系统(DCS)304。PLL 10包括：PLL控制器102(用于输出调节电压以响应参考信号，例如参考时钟)和反馈信号(例如输出信号或由因子N分频的输出信号)、压控振荡器(VCO)103(用于响应调节电压，并将反馈信号作为输出信号，调节电压用于确定是否需要提高或降低输出信号的频率)；DCS 304包括：

调压控制器(TVC)3041，用于将调节电压设置为一个确定值；TVC可以使用参考电压源或控制电荷泵的反馈系统来实施。

相位差计量器(PDQ)3042，用于在将参考信号的相位与反馈信号的相位进行比较，并输出相位差；以及

数字控制器(DC)3043，用于接收PDQ 3042的相位差并输出粗调信号以调节反馈信号，以便PDQ 3042的输出的平均相位差为0。

根据本发明的实施例可以得出，由于通过DCS 304进行了校验，所以可以明显加快校验系统的速度。

此外，PLL 10还进一步包括分频器101。反馈信号由分频器101发送。分频器101已经过配置，可以由分频比例因子(自然数N)对VCO输出进行分频，及反馈信号在发送至PLL控制器102之前，由分频因子N分频。

此外，DC为比例积分微分(PID)控制器。

此外，当参考信号的相位实质等于反馈信号的相位时，PDQ输出0；当反馈信号的相位大于参考信号的相位时，PDQ输出负1；当反馈信号的相位小于参考信号的相位时，PDQ输出正1。PDQ 3042的平均相位差为0、负1和正1的和(在确定时间内)。

在图2的详细说明中，PLL控制器102可以与完全数字校验系统(DCS)304并行使用。TVC 3041将调节电压VT设置为优选值。TVC 3041可以为参考电压源或控制电荷泵的反馈系统。PDQ 3042使用以下三种级别计量相位差：正(+1)、负(-1)或0。PDQ 3042可以为D-latch(D锁存器)。DC 3043配置为控制VCO 103的粗调信号(CT)输出以便PDQ3042的平均输出为零。由于已量化的输入，DC输出将不会集中在特定值，而是集中在有限区域内。DC 3043使用PDQ输出来控制粗调信号CT，同时调节电压保持在优选的额定级别。DC 3043可以为数字比例/积分/微分(PID)控制器。当使用量化程度如此高的信号来控制CT时，产生的错误将不会接近于零，但是接近于极限环。LPF 3044将过滤DC输出以便找到极限环的中点。在本应用中，中点即为正确的CT值。LPF 3044配置为低通过滤DC输出以便获取DC输出极限环的中点。滤波器3044使用标准数字滤波器设计技术来实施。FCL 3045控制DCS的不同的块。它可以作为数字状态机来实施，也可以通过CPU在软件中实施。FCL 3045配置为校验反馈信号以响应DC的输出、控制其他块并充当CT信号的数据切换。在校验过程中，FCL 3045将DC输出传递到VCO 103的CT输出。校验完成后，FCL3045将LPF 3044值锁定至VCO 103CT输出。此CT值将一直使用直至再次校验PLL 10。图形中没有显示从FCL 3045接收和发送的控制信号。VCO 103的粗调输入充当数字模拟转换器。它将数字输入代码转换为频率的更改。此数字模拟转换中的不理想部分(Non-idealities)包括在回路中，因此只要在校验执行之后non-idealities不改变，将不会影响校验的精确性。本发明的此实施例的优势在于可以明显加快校验系统的速度。进一步的优势是，校验系统是数字化的，因此可以正确定义。进一步的优势是，校验系统可以容易地进行编程。

DCS 304还包括数字低通滤波器(LPF)3044。LPF 3044配置为低通过滤DC输出，FCL进一步配置为将DC输出或LPF输出传递至VCO 103作为粗调信号以校验反馈信号。DC 3043配置为将分频比例值N按值dN偏移，以便平均PDQ输出为0。DCS 304进一步包括数字低通滤波器(LPF)，其中，LPF进一步配置为低通滤波器DC输出，FCL进一步配置为将低通过滤的DC输出作为dN进行存储并向分频器输出粗调信号。

此外，DCS 304进一步包括了数字低通滤波器(LPF)。LPF还进一步长行配置，以便低通过滤DC输出，FCL进一步配置为将低通过滤的DC输出d_N1和d_N2(在不同的固定时间中)存储，在此期间，PLL基本稳定，分频器将进一步配置为按照d_N1和d_N2之间的差值对VCO输出相位进行分频。

此外，PLL控制器还包括鉴相器(PFD)、电荷泵(CP)和环路滤波器；PFD配置为根据参考信号和反馈信号之间的相位差或频率差输出向上脉冲或向下脉冲，其中，当差值为正时，PFD输出向上脉冲，当差值为负时，PFD输出向下脉冲。

在图3中，本发明的实施例说明了参考图2的频率校验的一般方法。

块201：以合适的方式将VCO的调节电压VT设置为优选值。这通常为接地电压和电源电压的中点。这可以通过切换参考电压(包括控制回路中的调解电压)或通过其他方法来实现。

块202：确定分频器101输出相位大于还是小于参考相位。变量x为已分配的值-1(如果分频器输出相位大于参考相位)，或+1(如果分频器输出相位小于参考相位)。如果相位差为零，x将分配值-1、0或+1。

块203：信号x用于数字控制器(DC)。控制器可以为任何合适的类型，例如比例/积分/微分(PID)控制器。

块204：控制装置的输出用于控制VCO 103的粗调CT。

块205：因为相位差信号x是高度量化的，所以校验错误将始终不会接近于零，而是在正确的最终值附近震荡。因此，控制器的输出或任何合适的内部信号都是低通过滤的。

块206：经过一段时间Tc之后，校验系统将粗调信号设置为来自块205的低通过滤值。Tc可以为固定时间(假定在此期间校验系统是稳定的)或者通过监测数字控制器输出(为了获取长期稳定性)来动态确定。

图4中显示了本发明的另一个实施例。PLL控制器402包括鉴相器(PFD)4021、电荷泵(CP)4022和环路滤波器4023。PFD 4021输出长度与相位差成正比的向上或向下脉冲。如果相位差为正，则PFD 4021输出向上脉冲。如果相位差为负，则其输出向下脉冲。PFD 4021具有一个强制向上/向下输入，可以在另一个为低时，分别在向上/向下输出中强制使用高级。CP 4022使电流泵入或泵出环路滤波器4023。电流的绝对值可以表示为ICP。CP 4022输出可以配置为高欧姆数，以便没有电流泵入或泵出。环路滤波器4023集成并过滤CP 4022输出电流，并将调节电压VT输出至VCO103。数字校验系统(DCS)404包括了变频器4041、锁存器4042、比例/积分/微分(PID)控制器4043、数字低通滤波器(LPF)4045和频率校验逻辑(FCL)4045。

CMP 4041阈值电压假定为优选调节电压。当VT低于阈值电压时，CMP4041将强制PFD 4021输出向上脉冲。当VT高于阈值电压时，CMP 4041将强制PFD4021输出向下脉冲。经过一段时间以后，即会导致在阈值电压附近产生VT震荡(如图5中所示)。此时，将CP 4022输出已变为高欧姆数，以便VT仍约等于阈值电压。锁存器4042使用分频器输出以锁定参考块并输出1位已标记数字。如果大于，则锁存器4042将输出-1。如果小于，则锁存器4042将输出+1。PID 4043将会放大输入，输入的集成和输入的微分分别使用比例、集成和微分增益。输出信号为这三种的集合。集成部分与频率错误相对应，比例部分与相位错误相对应。微分部分可以用于加快控制系统的速度。仅将集成部分输出至LPF 4044已足够，因为它是我们希望补偿的频率错误(此配置已在图形中显示)。由于已量化的输入，PID 4043输出将不会集中在特定值，而是集中在有极限环内。LPF 4044配置为以低通方式过滤DC输出以获取DC输出极限循环的中点。滤波器可以作为简单的正在移动的平均滤波器来实施。

FCL 4045配置为控制其他块并充当CT信号的数据切换。在校验过程中，它将DC输入传递至VCO 103的CT输入。当校验完成时，它将LPF 4044值锁定至VCO 103CT输入。此CT值将一直使用直至再次校验PLL 10。图形中没有显示从FCL 3045中输入和输出的信号。VCO 103的粗调输入充当数字模拟转换器。它将数字输入代码转换为频率的更改。此数字模拟转换中的Non-idealities包括在环路中，因此只要在校验执行之后non-idealities不改变，将不会影响校验的精确性。

为了测试本发明已经执行了多个模拟试验，并且此思想已用于产品测试芯片中。图5显示了调节电压由于变频器反馈而发生震荡的原理图。图6显示了在具有7位粗调的VCO的模拟中的粗调设置。该模拟系统的架构如图中所示。在第一个12μs中，VCO调节电压已设置为其额定值。因此PI已包括在内。没有显示在用于粗调设置的最终平均值的模拟中。已显示已模拟的系统以便具有精确性(该精确性通常受到VCO粗调设置的限制，换句换说，该精确性已经足够)。

本发明可用于需要校验VCO输出频率的任何情况。与对数字控制器输出进行低通过滤相反，或者与其结合使用时，相位差计量器(PDQ)可能会具有一个盲区。该盲区可以使相位中的微小差异生成输出0。由于累积的相位差最终将会引起PDQ上的非零输出，所以如果时间跨度足够大，则错误可确定为足够小并完成校验。

在本发明的另一个实施例中(如图7中所示)，PLL控制器702可以与完全数字校验系统(DCS)704并行使用。图2中的频率校验逻辑(FCL)3045可以更换为增益校验逻辑(GCL)7045。因此，DCS 704包括了调压控制器(TVC)7041、相位差计量器(PDQ)7042，数字控制器(DC)7043、数字低通滤波器(LPF)7044和增益校验逻辑(GCL)7045。

TVC 3041可以使用控制电荷泵的参考电压源或反馈系统来实施。在PLL正常操作期间，TVC 7041将调节电压VT传递到VCO 703。在校验期间，7041将VT设置为优选额定值。

PDQ 7042仅使用三个级别的计量相位差：+1、0和-1。PDQ7042可使用D-latch来实施。

DC 7043使用PDQ输出来偏移分频值N，同时将调解电压保持在优选额定级别。分频值偏移可以表示为dN以便平均PDQ 7042输出为零。DC3043可以作为数字比例/积分/微分(PID)控制器来实施。当使用如此高度量化的信号时，d_N将集中至固定值而不是极限回路。

LPF 7044配置为以低通方式过滤DC输出以便查找极限回路的中点。滤波器7044使用标准数字滤波设计技术来实施。

此中点由GCL 7045存储，PLL 700被强制按步长增加其输出频率f₀，以便步长的大小由增益G确定。该步骤可以通过使电荷泵在几个参考块循环中泵入电流来引入。引入步长之后，DC 7044将决定进行新的极限环路，此极限环的中点存储在GCL 7045中。

GCL 7045控制DCS 704的不同块。它可以作为数字状态机或通过CPU在软件中实施。GCL 7045计算应如何通过将极限环中点的差与参考值进行比较来校验增益。例如，GCL 7045配置为根据一般方法存储低通过滤的DC输出作为d_N1和d_N2，并计算增益校验值。PLL控制器702必须实施变更增益的方法。本发明的该实施例的优势在于，校验系统可以明显加快检验系统的速度。校验系统是数字化的，因此可以正确定义。校验系统可以容易地进行编程。

本部分描述了增益校验的一般方法(参考图8)。

块801：以合适的方式，将VCO的调节电压VT设置为优选值。这通常为接地电压和电源电压的中点。这可以通过切换参考电压(包括控制回路中的调解电压)或通过其他方法来实现。

块802：确定分频器101输出相位大于还是小于参考相位。变量x为已分配的值-1(如果分频器输出相位大于参考相位)，或+1(如果分频器输出相位小于参考相位)。如果相位差为零，x将指定值-1、0或+1。

块803：信号x输入至数字控制器(DC)。控制器可以为任何合适的类型，例如比例/积分/微分(PID)控制器。

块804：DC输出用于按值dN来偏移分频器值N。

块805：因为相位差信号x是高度量化的，所以校验错误将始终不会接近于零，而是在正确的最终值附近震荡。因此输出或控制器的合适的内部信号是采用低通过滤的。

块806：经过时间Tc1之后，低通滤波值将作为d_N1存储。Tc1可以为固定时间，在该时间中，系统假定为稳定或为了获取长期稳定性通过检测控制器输出来动态确定。

块807：强制PLL按步长增加其输出频率，以便步长的大小由增益G确定。

块808：数字控制器再次用于偏移分频器值N。

块809：输出或控制器的任何合适的内部信号都为低通过滤的。

块810：经过时间Tc2后，低通滤波信号将作为d_N2存储。Tc2的值按照与Tc1相似的方式确定。

块811：PLL的增益通过d_N1-d_N2的差值来计算。理想的相位差可以通过设计来计算。理想相位差和测量相位差之间的差值用于校验增益。校验增益的正确方法取决于实施。本文提供了一个特定实施的示例。

图9描述了用于校验PLL增益的设备的一个特定实施例。分频器901包括Sigma-Delta Modulator(SDM)9011和多模分频器(MMD)9012。PLL控制器902包括鉴相器(PFD)9021、电荷泵(CP)9022和环路滤波器9023。

PFD 9021输出向上和向下脉冲，其长度与相位差成正比。如果相位差为正，则PFD 9021输出向上脉冲。如果相位差为负，其会输出向下脉冲。PFD 4021具有一个强制向上/向下输入，可以在另一个为低时，分别在向上/向下输出中强制使用高级。

CP 9022将电流泵入环路滤波器9023。电流可以为负(电流从滤波器中泵出)并且其绝对值可以由控制信号D进行设置。电流的绝对值可以表示为ICP并按照公式3进行描述，其中，D为二进制字d₀、d₁、d₂...、d_N-1的小数值，I_LSB为LSB当前步长。CP 9022输出可以配置为使用高欧姆数，以便当前电流泵入和泵出。

I_CP＝D·I_LSB＝(d₀+d₁·2¹+d₂·2²+...+d_N-1·2^N-1)·I_LSB ...公式3

环路滤波器9023集成并过滤CP 9022输出电流，并将调节电压VT输出至VCO 903。

PLL 10增加了一个数字校验系统(DCS)404，它包括比较仪(CMP)9041、D-latch 9042、比例/积分/微分(PID)控制器9043、数字低通滤波器(LPF)9044以及增益校验逻辑(GCL)9045。CMP 9041阈值电压假定为优选的调节电压。当VT低于阈值电压时，CMP 9041将强制PFD 9021输出向上脉冲。当VT高于阈值电压时，CMP 9041将强制PFD 9021输出向下脉冲。经过一段时间后，将会导致在阈值电压附近产生VT振荡(如图5中所示)。此时，CP 4022输出已变为高欧姆数，以便VT仍约等于阈值电压。CMP 9041仅在校验过程中启用。锁存器9042使用分频器输出以锁定参考块并输出1位已标记数字。如果φ_div大于φ_ref，则锁存器9042将输出-1。如果φ_div小于φ_ref，则锁存器9042将输出+1。PID 9043将会放大输入，输入的集成和输入的微分分别使用按比例的、集成和微分增益。输出信号为这三种的集合。集成部分与频率错误相对应，比例部分与相位错误相对应。微分部分可用于加快控制系统的速度。能够仅将集成部分输出至LPF9044，因为我们希望在此应用中补偿频率错误(此配置未显示在图形中)。由于已量化的输入，PID输出将不会集中在特定值，而是集中在有极限环内。LPF 9044配置为以低通方式过滤DC输出以获取DC输出极限循环的中点。滤波器可以作为简单的正在移动的平均滤波器来实施。

GCL 9045配置为可以控制DCS 904中的其他块。这些控制信号没有在图形中显示。现在详细描述校验增益的过程。

将启用CMP 9041。这将导致调节电压像上述那样在CMP 4041阈值电压附近振荡。

CP 9022输出已变为使用高欧姆数以便在CMP阈值电压附近观察调节电压。

PID 9043将启用，其输出将偏移分频值。PID 9043输出将很快在极限环中融合，其中点与分频值偏移dN对应(按照公式4)。

LPF 9044低通将过滤PID 4043输出，同时获取极限环的中点。

GCL 9045会将极限环中点存储为d_N1。GCL 9045使用PFD 9021强制输入向上脉冲以便在NP参考时钟周期中泵入环路滤波器9023的电流。CP9022输出电压范围通常是有限的，并且为了避免饱和，过滤可以在整个N_R×N_P参考周期内以“1-on-NR-off”形式泵入。这会使环路滤波器的不同分支处的潜在电压保持稳定。

由于泵出滤波器会导致增加输出频率，所以分频值的平均值偏移将会改变。新的极限环中点将由GCL 9045作为d_N2存储。

分频器偏移的理想相位差ψ_I由公式5给定，其中，K_Z为滤波器增益[V/C]，K_V为VCO增益[Hz/V]，而I_CP为校验过程中使用的电荷泵电流。

分频器偏移ψ_R中的真实差值可能会与理想相位差不同，因为K_Z、K_V和I_CP可能会变化。通过使用脚标R表示理想值，ψ_R由公式6给出，它也是要测量的值。

ψ_R和ψ_I之间的差异可能会由变更控制CP 9022输出电流的D信号给出。通过将电流泵入滤波器时所用的D的值表示为DC，并引入更正系数α，正确的分频偏移相位差ψ_C由公式7表示。通过将公式7设置为等于公式5，更正系数可以按照公式8来计算。

$\mathrm{dN}=\frac{f_0}{f_{\mathrm{ref}}}-N$ 。。。公式4

${\mathrm{\ψ}}_I=\frac{K_Z\·K_V\·N_P}{f_{\mathrm{ref}}^2}\·I_{\mathrm{CP}}$ 。。。公式5

${\mathrm{\ψ}}_R=\frac{K_{Z,R}\·K_{V,R}\·N_P}{f_{\mathrm{ref}}^2}\·I_{\mathrm{CP},R}={\mathrm{dN}}_2-{\mathrm{dN}}_1$ 。。。公式6

${\mathrm{\ψ}}_C=\frac{K_{Z,R}\·K_{V,R}{N}_P}{f_{\mathrm{ref}}^2}\·(\mathrm{\α}\·D_C\·I_{\mathrm{LSB},R})=\mathrm{\α}\·({\mathrm{dN}}_2-{\mathrm{dN}}_1)$ 。。。公式7

$\mathrm{\α}=\frac{{\mathrm{\ψ}}_I}{{\mathrm{\ψ}}_R}$ 。。。公式8

为了测试本发明已经执行了多个模拟试验，并且此思想已用于产品测试芯片中。已模拟的系统的结构如图9中所示。顶部图形显示了LPF 9023输出电压(红色)和内部滤波器节点(蓝色)。底部图形显示了PID 9043输出。在第一个12μs期间，VCO调节电压设置为约1.4V。因此PID 9043也包括在内。在50μs之后，调节电压以1-on-7-off模式泵入168个参考周期。因此，PID 9043将再一次设置分频比例偏移。

已显示的模拟系统具有的精度约为2-3％，并且速度走够快以便用于GSM的信道选择之间。这很有用，因为VCO增益按所选信道而变化。本发明可用于需要校验PLL增益的所有情况。与对数字控制器输出进行低通过滤相反，或者与其结合使用时，相位差计量器(PDQ)可能会具有一个盲区。该盲区可以使相位中的微小差异生成输出0。由于累积的相位差最终将会引起PDQ上的非零输出，所以如果时间跨度足够大，则错误可确定为足够小并完成校验。

应当理解，本发明并不限于上述用作例证的实施例，且可以在本发明权利要求说明的创新概念范围内进行修改。

Claims (12)

1.一种用于锁相环PLL的数字校验系统DCS，其中，PLL包括：用于响应参考信号和反馈信号并发送调节电压的PLL控制器、和用于响应调节电压并将反馈信号作为输出信号发送的压控振荡器VCO；所述调节电压用于确定是否需要增加或降低输出信号的频率，其特征在于：DCS包括：

调压控制器TVC，用于设置调节电压；

相位差计量器PDQ，用于在将参考信号的相位与反馈信号的相位进行比较后，输出相位差；以及

数字控制器DC，用于接收PDQ输出的相位差，并输出粗调信号以调节反馈信号，使得PDQ的平均相位差为0。

2.如权利要求1所述的DCS，其特征在于，还包括：

分频器，所述分频器用于将VCO输出信号按分频值N分频，N为自然数，将N分频后的反馈信号发送给PLL控制器。

3.如权利要求1所述的DCS，其特征在于，DC为比例积分微分控制器PID。

4.如权利要求3所述的DCS，其特征在于，当参考信号的相位实质等于反馈信号的相位时，PDQ输出0；当参考信号的相位实质大于反馈信号的相位时，PDQ输出+1；当参考信号的相位实质小于反馈信号的相位时，PDQ输出-1。

5.如权利要求1所述的DCS，其特征在于，进一步包括：

数字低通滤波器LPF，用于将DC输出信号低通滤波；

频率校验逻辑FCL，用于响应低通滤波后的DC输出信号以校验反馈信号，其中，FCL将DC输出信号或将低通滤波后的输出信号传递到VCO中，并作为粗调信号以校验反馈信号，FCL在校验过程中将DC输出信号传递到VCO中并在校验完成时将LPF输出锁定至VCO。

6.如权利要求5所述的DCS，其特征在于，PDQ的平均相位差为在一定时间内PDQ输出值0、-1和+1的和。

7.如权利要求2所述的DCS，其特征在于，DC用于设置分频值N的偏移值dN以使得平均PDQ输出为0。

8.如权利要求7所述的DCS，其特征在于，进一步包括：数字低通滤波器LPF，LPF用于对DC输出进行低通滤波，FCL用于将低通滤波后的DC输出作为dN锁存，并将粗调信号输出至分频器。

9.如权利要求1所述的DCS，其特征在于，PLL控制器进一步包括鉴相器PFD、电荷泵CP和环路滤波器；

PFD用于根据参考信号或反馈信号之间的相位差或频率差输出向上或向下脉冲；其中，当相位差为正时，PFD输出向上脉冲；当相位差为负时，PFD输出向下脉冲。

10.一种用于PLL中校验输出频率的方法，其中，PLL包括：用于响应参考信号和反馈信号并发送调节电压的PLL控制器、和用于响应调节电压并将反馈信号作为输出信号发送的压控振荡器VCO，其特征在于，包括一下步骤：

设置VCO调节电压；

量化参考信号和反馈信号之间的相位差；

根据所述相位差，设置粗调信号以调节反馈信号，使得平均相位差为0。

11.如权利要求10所述的方法，其特征在于，本发明还进一步包括：

将相位差量化，其中为参考信号的相位，为反馈信号的相位，得到量化值为+1、0或-1，其中，反馈信号的相位是VCO输出的相位，或者反馈信号的相位是根据N分频后的VCO输出的相位，N为自然数；

如果参考信号的相位实质上等于反馈信号的相位，设置VCO的粗调信号使得参考信号和反馈信号的平均相位差为0。

12.如权利要求10的方法，本发明还进一步包括：

将相位差量化，其中为参考信号的相位，为反馈信号的相位，反馈信号的相位为VCO输出的相位被N值分频，N为自然数，使得参考信号和反馈信号的相位差量化值为+1、0或-1；将偏移值dN加入N值中以便使得PDQ输出为0。