JP2020191486A - 発振回路、半導体装置、オシレータｉｃ、発振回路の校正方法 - Google Patents

Abstract

【課題】温度依存性を低減した発振回路を提供する。【解決手段】周波数可変発振器１０２は、制御信号ＳＣＴＲＬに応じた周波数ｆＯＳＣを有するオシレータクロックＣＬＫＯＳＣを生成する。プログラマブル分周器１４０は、オシレータクロックＣＬＫＯＳＣを分周し、分周クロックＣＬＫＤＩＶを生成する。Ｆ／Ｖ変換回路１２０は、キャパシタＣおよび分周クロックＣＬＫＤＩＶに応じた周波数ｆＳＷでスイッチングするスイッチＳＷを含み、基準電流ＩＲＥＦ１に応じた検出電圧ＶＣを生成する。基準電圧源１３０は、基準電流ＩＲＥＦ２が抵抗Ｒに発生させる電位に応じた基準電圧ＶＲを出力する。フィードバック回路１１０は、検出電圧ＶＣが基準電圧ＶＲに近づくように制御信号ＳＣＴＲＬを調節する。補正回路１５０は、温度Ｔに応じた補正係数Ｋに応じて変調された変調信号ＭＯＤにもとづいて、プログラマブル分周器１４０の分周比Ｎを変化させる。【選択図】図２

Description

本発明は、半導体チップに集積可能な発振回路に関する。

デジタル回路や周波数シンセサイザは、その動作に基準クロックを必要とする。基準クロックの発生には、発振器が用いられる。発振器には、水晶やセラミック、ＭＥＭＳ（Micro Electro Mechanical Systems）を用いた振動子、ＬＣ発振器、ＣＲ発振器、リングオシレータ、マルチバイブレータ、弛張型発振器などがある。

水晶、セラミック、ＭＥＭＳなどを用いる発振器は、高精度なクロックが得られるが、標準的な半導体プロセスで製造できないため、外付けの発振器を追加する必要があり、コストアップの要因となる。

発振器を半導体チップに集積化したい場合、ＣＲ発振器、リングオシレータ、マルチバイブレータや弛張型発振器が用いられるが、発振周波数が、製造ばらつき、温度変動、電圧変動に依存するため、高い周波数安定精度を得ることが難しい。

半導体チップに集積化可能な発振器として比較的高精度なものとして、フィードバックループ型の発振器が提案されている。図１は、フィードバックループ型発振器のブロック図である。フィードバックループ型発振器１は、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）２、分周器４、Ｆ／Ｖ（周波数−電圧）変換回路６、基準電圧源８、エラーアンプ１０、フィルタ１２を備える。

電圧制御発振器２は、制御電圧Ｖ_ＣＴＲＬに応じた周波数で発振する。分周器４は、電圧制御発振器２の出力クロックＣＬＫＯＳＣを１／Ｎ分周する。Ｆ／Ｖ変換回路６は、キャパシタＣおよびスイッチＳＷを含むスイッチドキャパシタ回路と把握できる。スイッチドキャパシタ回路は、１／（Ｃ×ｆ_ＳＷ）の等価抵抗を有するから、この等価抵抗に基準電流Ｉ_ＲＥＦ１が流れることにより、式（１）の検出電圧Ｖ_Ｃが生成される。
Ｖ_Ｃ∝Ｉ_ＲＥＦ１／（Ｃ×ｆ_ＳＷ） …（１）
この検出電圧Ｖ_Ｃは、キャパシタＣならびにスイッチング周波数ｆ_ＳＷ（すなわち分周クロックの周波数ｆ_ＤＩＶ）に反比例し、基準電流Ｉ_ＲＥＦ１に比例する。

基準電圧源８は、抵抗Ｒを含み、抵抗Ｒおよび基準電流Ｉ_ＲＥＦ２に比例する基準電圧Ｖ_Ｒを生成する。
Ｖ_Ｒ∝Ｉ_ＲＥＦ２×Ｒ …（２）

エラーアンプ（コンパレータ）１０は、基準電圧Ｖ_Ｒと検出電圧Ｖ_Ｃの誤差を増幅する。フィルタ１２は、エラーアンプ１０の出力を平滑化し、制御電圧Ｖ_ＣＴＲＬを生成する。

このフィードバックループ型発振器１によれば、Ｖ_Ｃ＝Ｖ_Ｒが成り立つように、言い換えれば式（３）が成り立つようにフィードバックがかかる。
Ｉ_ＲＥＦ１／（Ｃ×ｆ_ＤＩＶ）＝Ｉ_ＲＥＦ２×Ｒ …（３）
したがってＩ_ＲＥＦ１＝Ｉ_ＲＥＦ２が成り立つとき、フィードバックループの安定化後において、分周クロックＣＬＫＤＩＶの周波数ｆ_ＤＩＶおよびオシレータクロックＣＬＫＯＳＣの周波数ｆ_ＯＳＣは、それぞれ式（４）、（５）で与えられる。
ｆ_ＤＩＶ＝１／ＣＲ …（４）
ｆ_ＯＳＣ＝Ｎ×ｆ_ＤＩＶ＝Ｎ／ＣＲ …（５）

本発明者は、図１のフィードバックループ型発振器１について検討した結果、以下の課題を認識するに至った。

周波数の基準となるキャパシタＣの容量ならびに抵抗Ｒの抵抗値は、温度依存性を有する。したがって、式（４）の周波数ｆ_ＤＩＶは、温度依存性を有することとなる。また、これらの発振器で動作中に任意の周波数を高精度に制御するには、基準となる容量Ｃ、もしくは抵抗Ｒを高精度に制御する必要があり、意図的な周波数のシフトや変調制御を行うことは困難である。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、温度依存性を低減し、および／または、動作中の任意周波数を高精度に生成、制御可能な発振回路の提供にある。

本発明のある態様は、発振回路に関する。発振回路は、制御信号に応じた周波数を有するオシレータクロックを生成する周波数可変発振器と、オシレータクロックを分周し、分周クロックを生成するプログラマブル分周器と、キャパシタおよび分周クロックに応じた周波数でスイッチングするスイッチを含み、基準電流に応じた検出電圧を生成するＦ／Ｖ（周波数−電圧）変換回路と、抵抗を含み、基準電流が抵抗に発生させる電位に応じた基準電圧を出力する基準電圧源と、検出電圧が基準電圧に近づくように制御信号を調節するローパスフィルタ特性を有するフィードバック回路と、温度を検出する温度センサと、温度に応じた補正係数に応じて変調された変調信号にもとづいて、プログラマブル分周器の分周比を変化させる補正回路と、を備える。

本発明のある態様によれば、発振回路の温度依存性を低減でき、および／または任意周波数を高度に生成、制御できる。

フィードバックループ型発振器のブロック図である。 実施の形態に係る発振回路の回路図である。 第１実施例に係る発振回路の回路図である。 図３の発振回路の動作波形図である。 ΔΣ変調器の構成例を示す回路図である。 図３の発振回路の補正前の発振周波数の温度特性を示す図である。 第２実施例に係る発振回路のブロック図である。 図８（ａ）、（ｂ）は、補正前の周波数と、補正後の周波数の関係を示す図（シミュレーション結果）である。 第３実施例に係る発振回路の回路図である。 変形例１に係る発振回路の回路図である。 図１０の発振回路の動作波形図である。 図１２（ａ）、（ｂ）は、発振回路を備える半導体装置を示す図である。

（実施の形態の概要）
本明細書に開示される一実施の形態は、発振回路に関する。発振回路は、制御信号に応じた周波数を有するオシレータクロックを生成する周波数可変発振器と、オシレータクロックを分周し、分周クロックを生成するプログラマブル分周器と、キャパシタおよび分周クロックに応じた周波数でスイッチングするスイッチを含み、基準電流に応じた検出電圧を生成するＦ／Ｖ（周波数−電圧）変換回路と、抵抗を含み、基準電流が抵抗に発生させる電位に応じた基準電圧を出力する基準電圧源と、検出電圧が基準電圧に近づくように制御信号を調節するローパスフィルタ特性を有するフィードバック回路と、を備える。発振回路はさらに、温度を検出する温度センサと、温度に応じた補正係数に応じて変調された変調信号にもとづいて、プログラマブル分周器の分周比を変化させる補正回路と、を備える。

この実施の形態によれば、温度に応じた補正係数にしたがって分周器の分周比を変調し、フラクショナル動作させることにより、周波数の温度特性を平坦化できる。また、任意周波数を高精度に生成、制御することが可能となる。

補正回路は、温度に応じた補正係数に応じて生成された制御値と、任意の周波数に応じて生成される制御値を加減算した値にもとづいて変調信号を生成してもよい。

補正回路は、温度に応じた補正係数を出力する演算部と、補正係数を変調するΔΣ変調器と、を含んでもよい。

フィードバック回路のローパスフィルタの次数は、ΔΣ変調器の次数と同じか大きくてもよい。これによりΔΣ変調器により導入される量子化ノイズを好適に除去できる。

フィードバック回路は、基準電圧と検出電圧を比較するクロックドコンパレータとフィルタ回路を含んでもよい。Ｆ／Ｖ変換回路は、キャパシタと並列に接続される初期化スイッチを含み、基準電流によりキャパシタを充電または放電し、検出電圧を生成可能に構成されてもよい。発振回路は、分周クロックを分周する固定分周器を有し、初期化スイッチおよびクロックドコンパレータを制御するタイミング信号を生成するタイミング発生器をさらに備えてもよい。プログラマブル分周器とタイミング発生器の固定分周器およびΔΣ変調器は、パルススワローカウンタとして動作してもよい。
Ｆ／Ｖ変換回路においては、分周クロックの周期に比例する時間Ｔ_ＣＨＧ、基準電流Ｉ_ＲＥＦ１によりキャパシタＣを充電または放電される。その結果、充電時間（放電時間）Ｔ_ＣＨＧの間、検出電圧Ｖ_Ｃには、Ｉ_ＲＥＦ１×Ｔ_ＣＨＧ／Ｃの電圧変化が発生する。この電圧変化が基準電圧Ｖ_Ｒ＝Ｉ_ＲＥＦ２×Ｒと一致するようにフィードバックがかかることにより、充電時間Ｔ_ＣＨＧはＣＲに安定化される。充電時間は、分周クロック、ひいてはオシレータクロックの周期に比例するから、Ｎ／ＣＲに比例した周波数のオシレータクロックを得ることができる。

演算部は、補正係数を温度を変数とする多項式として計算してもよい。これにより十分な補正精度を実現しつつ、ハードウェア資源の肥大化を抑制できる。多項式の次数は２次であってもよい。

演算部は、温度と補正係数の関係を保持するＬＵＴ（Lookup Table）を含んでもよい。

発振回路は、キャリブレーションモードにおいてアクティブとされ、オシレータクロックの周波数が、外部から入力される基準クロックの周波数に近づくように、補正係数を変化させるＦＬＬ（Frequency Locked Loop）回路をさらに備えてもよい。

キャリブレーションモードにおいて、複数の温度において、ＦＬＬ回路を動作させ、複数の温度それぞれにおいて得られる複数の温度係数にもとづいて補正回路のパラメータが取得されてもよい。

キャパシタは、制御コードに応じて制御可能な可変容量を含んでもよい。ＦＬＬ回路の出力は、制御コードとして使用可能であってもよい。

発振回路は、基準電流を第１経路と第２経路に時分割で振り分ける経路セレクタをさらに備えてもよい。Ｆ／Ｖ変換回路のキャパシタは第１経路に接続され、基準電圧源の抵抗は第２経路に接続されてもよい。基準電圧と検出電圧の生成に使用する基準電流を共通化することで、基準電流のばらつきの影響を低減でき、周波数精度の高いオシレータクロックを生成できる。

（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る発振回路１００の回路図である。発振回路１００は、抵抗Ｒ，キャパシタＣに応じて定まる周波数ｆ_ＯＵＴを有するオシレータクロックＣＬＫＯＳＣを生成する。発振回路１００は、周波数可変発振器１０２、温度センサ１５６、Ａ／Ｄコンバータ１５８、Ｆ／Ｖ変換回路１２０、基準電圧源１３０、フィードバック回路１１０、プログラマブル分周器１４０、補正回路１５０を備え、ひとつの半導体基板に集積化される。

周波数可変発振器１０２は、制御信号Ｓ_ＣＴＲＬに応じた周波数ｆ_ＯＳＣを有するオシレータクロックＣＬＫＯＳＣを生成する。

プログラマブル分周器１４０はオシレータクロックＣＬＫＯＳＣを分周し、分周クロックＣＬＫＤＩＶを生成する。プログラマブル分周器１４０の基本となる分周比（基本分周比）Ｎは、周波数設定データＦＳＥＴにもとづいて設定可能である。

基準電流源ＣＳ１により生成される電流Ｉ_ＲＥＦ０は、カレントミラー回路ＣＭ１によってコピーされ、同じ量の基準電流Ｉ_ＲＥＦ１，Ｉ_ＲＥＦ２がＦ／Ｖ変換回路１２０、基準電圧源１３０に供給される。

Ｆ／Ｖ（周波数−電圧）変換回路１２０は、キャパシタＣおよび分周クロックＣＬＫＤＩＶに応じた周波数ｆ_ＳＷでスイッチングするスイッチＳＷを含み、基準電流Ｉ_ＲＥＦ１に応じた検出電圧Ｖ_Ｃを生成する。

基準電圧源１３０は、抵抗Ｒを含み、基準電流Ｉ_ＲＥＦ２が抵抗Ｒに発生させる電位Ｒ×Ｉ_ＲＥＦ２に応じた基準電圧Ｖ_Ｒを出力する。

フィードバック回路１１０は、検出電圧Ｖ_Ｃが基準電圧Ｖ_Ｒに近づくように制御信号Ｓ_ＣＴＲＬを調節する。

温度センサ１５６は、発振回路１００の温度Ｔを検出する。温度センサ１５６の出力はＡ／Ｄコンバータ１５８によりデジタル値に変換される。

補正回路１５０は、温度Ｔに応じた補正係数Ｋに応じて変調された変調信号ＭＯＤにもとづいて、プログラマブル分周器１４０の分周比Ｎ’を、基本分周比Ｎから増減させる。たとえば変調信号ＭＯＤの瞬時値は、０，−１，＋１の３値とりうるものとする。基本分周比をＮ＝１６とした場合、プログラマブル分周器１４０の分周比Ｎ’は、１５，１６，１７の３値で変化する。

補正回路１５０は、演算部１５２、ΔΣ変調器１５４を含む。演算部１５２は、温度Ｔに応じた補正係数Ｋ（−１〜＋１）を出力する。演算部１５２は、所定の演算式にもとづいて係数Ｋを計算してもよいし、温度Ｔと係数Ｋの関係を保持するＬＵＴ（Lookup Table）を含み、テーブル参照により係数Ｋを出力してもよい。ΔΣ変調器１５４は、補正係数ＫをΔΣ変調し、変調信号ＭＯＤを出力する。変調信号ＭＯＤの平均値は補正係数Ｋとなる。温度Ｔと補正係数Ｋの関係は、温度変動にかかわらずオシレータクロックＣＬＫＯＳＣの周波数が一定となるように定められる。この関係は、後述するキャリブレーションによって、あるいはシミュレーションによって取得することができる。

以上が発振回路１００の構成である。続いてその動作を説明する。

変調信号ＭＯＤの時間平均値はＫであるから、プログラマブル分周器１４０の分周比Ｎ’の時間平均値は、Ｎ_ＡＶＥ＝Ｎ＋Ｋとなる。Ｋは非整数を取り得るから、プログラマブル分周器１４０はフラクショナル分周器として動作する。

周波数可変発振器１０２の発振周波数ｆ_ＯＳＣは、式（６）で表される。
ｆ_ＯＳＣ＝Ｎ／ＣＲ …（６）

温度が変化すると、ＣやＲが変化する。図２の発振回路１００では、ＣやＲの変化を相殺するように、分周比Ｎ’を調節することにより、温度に依存しない一定の発振周波数ｆ_ＯＳＣを実現できる。

本発明は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

＜第１実施例＞
図３は、第１実施例に係る発振回路１００Ｉの回路図である。フィードバック回路１１０は、クロックドコンパレータ１１２、チャージポンプ１１４、ループフィルタ１１６を含む。クロックドコンパレータ１１２は、タイミング発生器１７０が生成するタイミング信号のひとつである比較（ＣＯＭＰ）信号と同期して、基準電圧Ｖ_Ｒと検出電圧Ｖ_Ｃを比較する。チャージポンプ１１４は、クロックドコンパレータ１１２の出力に応じたアップ信号ＵＰ，ダウン信号ＤＮに応じて、キャパシタＣ_ＣＰを充放電する。キャパシタＣ_ＣＰの電圧Ｖ_ＣＰは、ループフィルタ１１６を経て周波数可変発振器１０２に入力される。周波数可変発振器１０２はＶＣＯ（Voltage Controlled Oscillator）であり、制御電圧Ｖ_ＣＴＲＬに応じた周波数で発振する。

Ｆ／Ｖ変換回路１２０は、キャパシタＣおよび初期化スイッチＳＷ１１を含む。初期化スイッチＳＷ１１は、キャパシタＣと並列に接続される。初期化スイッチＳＷ１１は、タイミング発生器１７０が生成するタイミング信号のひとつである初期化（ＲＳＴ）信号に応じてオン、オフが制御される。初期化スイッチＳＷ１１がオフである充電期間Ｔ_ＣＨＧの間、基準電流Ｉ_ＲＥＦ１によりキャパシタＣが充電され、検出電圧Ｖ_Ｃが生成される。充電期間Ｔ_ＣＨＧの経過後、検出電圧Ｖ_Ｃは、式（７）で表される。
Ｖ_Ｃ＝Ｉ_ＲＥＦ１×Ｔ_ＣＨＧ／Ｃ …（７）
となる。

基準電圧源１３０が生成する基準電圧Ｖ_Ｒは、式（８）で表される。
Ｖ_Ｒ＝Ｉ_ＲＥＦ２×Ｒ …（８）

タイミング発生器１７０は、固定分周器１７２およびロジック回路１７４を含む。固定分周器１７２は、分周クロックＣＬＫＤＩＶを所定の分周比（たとえば１／４）でさらに分周する。

タイミング発生器１７０は、固定分周器１７２の出力ＣＬＫＤＩＶ’および元の分周クロックＣＬＫＤＩＶを論理合成することにより、タイミング信号（ＲＳＴ，ＣＯＭＰ）を生成する。

ここまでは、発振器としての基本構成である。続いてその例示的な動作を説明する。図４は、図３の発振回路１００Ｉの動作波形図である。ここでは温度の変動を無視し、プログラマブル分周器１４０の分周比が固定されている場合を説明する。図４には、連続する３動作サイクルの波形が示されており、ｆ_１，ｆ_２，ｆ_３は、１，２，３番目の動作サイクルの発振周波数ｆ_ＯＳＣを表す。

この例では、発振回路１００Ｉは、分周クロックＣＬＫＤＩＶの４周期を１動作サイクルとして動作する。

分周クロックＣＬＫＤＩＶの４周期のうち、最初の２周期においてキャパシタＣが基準電流Ｉ_ＲＥＦ１により充電される。３周期目にＣＯＭＰ信号がアサートされ、検出電圧Ｖ_Ｃと基準電圧Ｖ_Ｒが比較され、比較結果に応じてＵＰ信号あるいはＤＮ信号がアサートされる。ＣＯＭＰ信号がアサートされ、比較が完了した後にＲＳＴ信号がハイとなり、検出電圧Ｖ_Ｃがリセットされる。

１番目の動作サイクルに着目する。分周クロックＣＬＫＤＩＶの２周期に相当する充電時間Ｔ_ＣＨＧ１の間、基準電流Ｉ_ＲＥＦ１がキャパシタＣに供給され、検出電圧Ｖ_Ｃが上昇する。ＣＯＭＰ信号のアサートに応答して、クロックドコンパレータ１１２は、検出電圧Ｖ_Ｃと基準電圧Ｖ_Ｒを比較する。１番目の動作サイクルでは、Ｖ_Ｃ＜Ｖ_Ｒであり、ＤＮ信号がアサートされる。ＤＮ信号のアサートに応答して、チャージポンプ電圧Ｖ_ＣＰは低下し、制御電圧Ｖ_ＣＴＲＬは上昇し、次の動作サイクルの発振周波数ｆ_２が低下する（ｆ_１＞ｆ_２）。周波数可変発振器１０２の周波数ｆ_ＯＳＣは、制御電圧Ｖ_ＣＴＲＬに対し負の相関を有するものとする。

２番目の動作サイクルも同様に動作する。分周クロックＣＬＫＤＩＶの周波数ｆ_ＤＩＶが低下しているため、充電時間Ｔ_ＣＨＧ２は長くなる。したがって、検出電圧Ｖ_Ｃのピークは、前の動作サイクルより高くなる。そしてＣＯＭＰ信号に応じて電圧比較が行われる。この動作サイクルにおいてもＶ_Ｃ＜Ｖ_Ｒであり、ＤＮ信号がアサートされる。ＤＮ信号のアサートに応答して、チャージポンプ電圧Ｖ_ＣＰは低下し、制御電圧Ｖ_ＣＴＲＬは上昇し、次の動作サイクルの発振周波数ｆ_３がさらに低下する（ｆ_２＞ｆ_３）

３番目では、充電時間Ｔ_ＣＨＧ３はさらに長くなる。したがって、検出電圧Ｖ_Ｃのピークは、前の動作サイクルより高くなる。この動作サイクルにおいてはＶ_Ｒ＜Ｖ_Ｃとなり、ＵＰ信号がアサートされる。ＵＰ信号のアサートに応答して、チャージポンプ電圧Ｖ_ＣＰは増加し、制御電圧Ｖ_ＣＴＲＬは低下し、次の動作サイクルの発振周波数ｆ_４は上昇する。（ｆ_３＜ｆ_４）。

この動作を繰り返すことにより、Ｖ_Ｒ＝Ｖ_Ｃが成り立つようにフィードバックがかかる。Ｖ_ＣがＶ_Ｒに安定化された状態（周波数ロック状態）では、式（９）が成り立つ。
Ｔ_ＣＨＧ＝ＣＲ×Ｉ_ＲＥＦ２／Ｉ_ＲＥＦ１ …（９）
Ｉ_ＲＥＦ１＝Ｉ_ＲＥＦ２が成り立つとき、式（１０）を得る。
Ｔ_ＣＨＧ＝ＣＲ …（１０）
つまり充電時間Ｔ_ＣＨＧは時定数ＣＲに安定化される。充電時間Ｔ_ＣＨＧは、分周クロックＣＬＫＤＩＶの周期に比例するから、比例定数をＡとするとき、分周クロックの周期は、Ａ・ＣＲとなり、その周波数ｆ_ＤＩＶは式（１１）で表される。
ｆ_ＤＩＶ＝１／Ａ・ＣＲ …（１１）
図４の例では、充電時間Ｔ_ＣＨＧは分周クロックの２周期に相当するから、Ａ＝２となる。

式（１１）が成り立つとき、周波数可変発振器１０２の周波数ｆ_ＯＳＣは式（１２）で表される。
ｆ_ＯＳＣ＝Ｎ・ｆ_ＤＩＶ＝Ｎ／Ａ・ＣＲ …（１２）

以上が発振器としての基本動作である。図３に戻り、温度補正に関する構成を説明する。

ΔΣ変調器１５４には、固定分周器１７２の出力ＣＬＫＤＩＶ’が入力される。ΔΣ変調器１５４の出力は、ＣＬＫＤＩＶ’信号と同期して変化する。すなわち固定分周器１７２、プログラマブル分周器１４０およびΔΣ変調器１５４により、パルススワローカウンタの機能が提供される。なお固定分周器１７２の分周比Ｍは、クロックドコンパレータ１１２およびＦ／Ｖ変換回路１２０を適切なタイミングで制御するタイミング信号を生成できるように決めればよい。

ΔΣ変調器１５４はたとえば２次で構成することができる。この場合において、フィードバック回路１１０は２次のローパスフィルタの特性を備えることが好ましい。これにより、ΔΣ変調器１５４により導入されるノイズを好適に除去できる。

温度変動にともないＣおよびＲが変動すると、その変動を相殺するように、式（１２）の分周比Ｎが非整数となるように微調整され、発振周波数ｆ_ＯＳＣが安定化される。

図５は、ΔΣ変調器１５４の構成例を示す回路図である。このΔΣ変調器１５４は、２次のエラーフィードバック型である。ΔΣ変調器１５４の入力信号ＤＩＮ［１５：０］は、ＭＳＢ（ＤＩＮ［１５］）の符号ビットと、固定小数点であるＤＩＮ［１４：０］の１５ビットの合計１６ビットであり、上述の補正係数Ｋを表す。またΔΣ変調器１５４の出力ＯＵＴ［１：０］は上述の変調信号ＭＯＤに相当し、ＭＳＢ（ＤＯＵＴ［１］）は符号を、ＬＳＢ（ＤＯＵＴ［０］）は値を表し、−１，０，１の３値をとる。

ΔΣ変調器１５４は、いくつかの加減算器Ａ１，Ａ２，Ａ３、係数回路Ｂ１、量子化器１５５、遅延要素Ｄ１，Ｄ２，Ｄ３で構成される。

加減算器Ａ３には、ディザを与えてもよい。ディザは、入力信号ＤＩＮの最下位ビットＤＩＮ［０］を用いてもよいし（セルフディザ）、図示しない擬似ランダム信号ＰＲＢＳ発生器により生成してもよい。このΔΣ変調器１５４はノイズに対して２次のハイパスフィルタの特性を示す。

＜キャリブレーションについて＞
図６は、図３の発振回路１００の補正前の発振周波数の温度特性を示す図である。プロットは、プログラマブル分周器１４０の分周比を固定し（すなわち温度補正を無効化し）、目標周波数ｆ_ＴＧＴを６ＭＨｚとして設計した３個のサンプルについて測定した実測値である。実線は２次近似曲線（回帰曲線）を示す。相関係数Ｒ^２は、０．９７９，０．９９８５、０．９８９７であり、温度特性は、２次の多項式で十分に近似できることがわかる。

プログラマブル分周器１４０の分周比を基本分周比で固定したときの発振周波数ｆ_ＯＳＣが温度Ｔの関数として、ｆ_ＯＳＣ＝ｆ（Ｔ）で与えられるとする。この場合、プログラマブル分周器１４０の分周比Ｎ’を、Ｎ×ｆ_ＴＧＴ／ｆ（Ｔ）に補正すれば、温度変動の影響の影響を打ち消すことができる。補正係数Ｋは、（Ｎ−Ｎ×ｆ_ＴＧＴ／ｆ（Ｔ））＝Ｎ（１−ｆ_ＴＧＴ／ｆ（Ｔ））に相当する。

つまり、補正係数Ｋは、温度Ｔを変数とする２次の多項式として計算することで、十分な補正精度が得られることがわかる。

＜第２実施例＞
図７は、第２実施例に係る発振回路１００Ｊのブロック図である。発振回路１００Ｊは、図２の発振回路１００に加えて、ＦＬＬ回路１９０を備える。ＦＬＬ回路１９０は、キャリブレーションモードにおいてアクティブとされる。補正回路１５０にはセレクタ１５３が設けられる。セレクタ１５３は、キャリブレーションモードにおいてＦＬＬ回路１９０の出力（第２補正係数Ｋ’という）を選択し、通常の動作モードにおいて演算部１５２の出力（第１補正係数Ｋという）を選択し、ΔΣ変調器１５４に供給する。

キャリブレーションモードにおいて、発振回路１００Ｊには正確な基準周波数ｆ_ＲＥＦを有する基準クロックＣＬＫＲＥＦが与えられる。ＦＬＬ回路１９０は、オシレータクロックＣＬＫＯＳＣ（出力クロックＣＬＫＯＵＴ）の周波数ｆ_ＯＳＣが、外部から入力される基準クロックＣＬＫＲＥＦの周波数ｆ_ＲＥＦに近づくように、その出力（補正係数）Ｋ’を変化させる。ある温度Ｔにおいて、周波数ロックがかかったときの補正係数Ｋ’は、実動作において演算部１５２が生成すべき補正係数Ｋに他ならない。

補正係数Ｋは、温度Ｔの多項式関数（好ましくは２次、あるいは１次、あるはより高次でもよい）で近似できる。したがって、一実施例において、複数の温度Ｔ_１，Ｔ_２，…において、ＦＬＬ回路１９０を動作させ、複数の温度Ｔ_１，Ｔ_２，…それぞれにおいて得られる複数の補正係数Ｋ１’，Ｋ_２’，…を取得し、回帰曲線Ｋ＝ｆ（Ｔ）を求めてもよい。

２次関数で近似する場合、演算部１５２が保持する演算式は、式（１３）で表される。
Ｋ＝ｆ（Ｔ）＝ａＴ^２＋ｂＴ＋ｃ …（１３）
常温（標準温度、たとえば３０℃）Ｔ_１、高温Ｔ_２、低温Ｔ_３の３点で補正係数Ｋ_１’，Ｋ_２’，Ｋ_３’を取得することにより、回帰係数ａ，ｂ，ｃが計算でき、演算部１５２のパラメータとして保持される。

図８（ａ）、（ｂ）はそれぞれ、補正前の周波数の温度依存性と補正後の周波数の温度依存性を示す図（シミュレーション結果）である。図８（ａ）は、補正前の周波数について８個の温度のプロットから回帰曲線を求めて補正した場合を示す。図８（ｂ）は、補正前の周波数について３個の温度のプロットから回帰曲線を求めて補正した場合を示す。この結果から、２次補正を行う場合は、温度としては３点を測定すれば十分であることがわかる。

第２実施例によれば、キャパシタＣや抵抗Ｒの温度変動のみでなく、プロセスばらつきも、補正回路１５０によって補正することができる。

＜第３実施例＞
図９は、第３実施例に係る発振回路１００Ｋの回路図である。Ｆ／Ｖ変換回路１２０のキャパシタＣは、固定容量Ｃと、制御コードＤ_ＣＮＴに応じて制御可能な可変容量Ｃｖを含む。ＦＬＬ回路１９０の出力は、デマルチプレクサ１９８と接続され、ＦＬＬ回路１９０の出力は、制御コードＤ_ＣＮＴとして可変容量Ｃｖに供給可能となっている。

図９の発振回路１００Ｋにおけるキャリブレーション動作を説明する。

キャリブレーションモードにおいて、外部から基準クロックＣＬＫＲＥＦが供給される。はじめに、発振回路１００の温度が、標準温度Ｔ_０（たとえば常温の３０℃）に安定化される。このとき補正回路１５０は無効化され、デマルチプレクサ１９８は、ＦＬＬ回路１９０の出力を可変容量Ｃｖと接続する。

この状態で発振回路１００Ｋを動作させると、周波数ｆ_ＯＳＣが基準周波数ｆ_ＲＥＦと一致するように、可変容量Ｃｖの容量値が制御される。周波数ロックがかかった状態でのＦＬＬ回路１９０の出力は、ＯＴＰ（One Time Programmable）メモリ１９９に不揮発的に保持され、それ以降、可変容量Ｃｖの容量は固定される。また、このときのＡ／Ｄコンバータ１５８の出力（温度Ｔ_０）が保持される。

この動作により、容量Ｃや抵抗Ｒのプロセスばらつきは、容量Ｃのトリミングによってキャンセルされる。温度Ｔ_０では補正係数Ｋはゼロとなる。つまり第３実施例において、演算部１５２に保持される演算式は、式（１４）で表される。
Ｋ＝ｆ（Ｔ）＝ａ（Ｔ−Ｔ_０）^２＋ｂ（Ｔ−Ｔ_０） …（１４）

続いて、デマルチプレクサ１９８を切りかえて、ＦＬＬ回路１９０の出力を補正回路１５０に供給し、補正回路１５０をアクティブとする。この状態は、第２実施例と同様である。

そして温度Ｔを低温のある温度Ｔ_１に安定化し、ＦＬＬ回路１９０を動作させて、補正係数Ｋ_１’を取得する。また温度Ｔを高温のある温度Ｔ_２に安定化し、ＦＬＬ回路１９０を動作させて、補正係数Ｋ_２’を取得する。そして、２点（Ｔ_１，Ｋ_１’）および（Ｔ_２，Ｋ_２’）を式（１４）に代入し、連立方程式を解くことにより、係数ａ，ｂを得ることができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（変形例１）
図１０は、変形例１に係る発振回路１００Ｌの回路図である。この発振回路１００Ｌは、図９の発振回路１００Ｋに加えて、経路セレクタ１０６を備える。経路セレクタ１０６は、経路セレクタ１０６は、タイミング発生器１７０が生成するタイミング信号のひとつである選択信号ＳＥＬ（および反転信号ＳＥＬｘ）に応じて、基準電流Ｉ_ＲＥＦ０を第１経路１０８と第２経路１０９に時分割で振り分ける。第１経路１０８に流れる基準電流Ｉ_ＲＥＦ１と、第２経路１０９に流れる基準電流Ｉ_ＲＥＦ２は、いずれも基準電流Ｉ_ＲＥＦ０と等しくなる。
Ｉ_ＲＥＦ１＝Ｉ_ＲＥＦ２＝Ｉ_ＲＥＦ０

経路セレクタ１０６は、第１スイッチＳＷ２１、第２スイッチＳＷ２２を含む。第１スイッチＳＷ２１、第２スイッチＳＷ２２はＳＥＬ信号およびその反転信号ＳＥＬｘに応じて相補的に制御される。

以上が発振回路１００Ｌの構成である。続いてその例示的な動作を説明する。図１１は、図１０の発振回路１００Ｌの動作波形図である。基本動作は図４と同様であるが、図１０の発振回路１００Ｌでは、基準電圧Ｖ_Ｒと検出電圧Ｖ_Ｃが時分割で交互に生成される点が異なっている。２つの電圧Ｖ_Ｒ，Ｖ_Ｃを適切なタイミングでサンプルホールドし、比較することで、上述の実施例と同じ動作を実現できる。この変形例では、Ｆ／Ｖ変換回路１２０のキャパシタＣ自体が、検出電圧Ｖ_Ｃをホールドする機能を備えることに留意されたい。

この変形例によれば、上述のいくつかの実施例の効果に加えて、以下の効果が得られる。
第１実施例（図３）では、カレントミラー回路ＣＭ１を構成するトランジスタの製造ばらつきなどの影響によって、基準電流Ｉ_ＲＥＦ１とＩ_ＲＥＦ２に誤差が生ずる可能性がある。Ｉ_ＲＥＦ１≠Ｉ_ＲＥＦ２であるとき、発振回路１００の周波数は、
ｆ_ＤＩＶ＝１／ＣＲ×Ｉ_ＲＥＦ１／Ｉ_ＲＥＦ２
となり、基準電流のばらつきの影響を受けることとなる。

変形例１に係る発振回路１００Ｌによれば、Ｉ_ＲＥＦ１＝Ｉ_ＲＥＦ２となることが保証されるため、基準電流Ｉ_ＲＥＦ１、Ｉ_ＲＥＦ２のばらつきの問題を解消でき、周波数精度の高いクロックを生成できる。

（変形例２）
周波数可変発振器１０２をＤＣＯ（Digital Controlled Oscillator）で構成してもよい。この場合、チャージポンプ１１４をアップダウンカウンタに置換し、ループフィルタ１１６をデジタルフィルタで構成すればよい。

（変形例３）
実施の形態では、Ｆ／Ｖ変換回路１２０は、基準電流Ｉ_ＲＥＦ１によってキャパシタＣを充電し、充電後の電圧を検出電圧としたがその限りでない。それとは反対に、キャパシタＣを基準電流Ｉ_ＲＥＦによって放電し、放電後の電圧を検出電圧Ｖ_Ｃとしてもよい。

（変形例４）
タイミング信号ＳＥＬ，ＲＳＴ，ＣＯＭＰの波形、シーケンスは例示に過ぎず、同じ動作が可能であれば、各信号の波形は適宜変更することができる。図４や図１１において、充電時間Ｔ_ＣＨＧを、分周クロックＣＬＫＤＩＶの２周期としたがその限りでなく１周期としてもよい。この場合、式（１１）、（１２）の係数Ａは１となる。

固定分周器１７２の分周比は、適切なＲＳＴ信号、ＣＯＭＰ信号、ＳＥＬ信号等を適切に生成できるように決めればよい。

（変形例６）
実施の形態では、プログラマブル分周器１４０の分周比を、２ビットの変調信号ＭＯＤに応じて０，−１，＋１の３値で変化させたがその限りでない。周波数ｆ_ＯＳＣを増加（減少）させる方向にのみ補正が必要な場合、変調信号を０，＋１（０，−１）の２値で変化させてもよい。つまり変調信号ＭＯＤのビット数は、要求される周波数の補正範囲に応じて決めればよい。

＜用途＞
図１２（ａ）、（ｂ）は、発振回路１００を備える半導体装置を示す図である。図１２（ａ）の半導体装置２００Ａは、オシレータ２０２と、回路ブロック２０４を備える。オシレータ２０２は上述の発振回路１００であり、キャパシタＣ、抵抗Ｒに応じて定まる周波数の基準クロックＣＬＫＲＥＦを発生する。回路ブロック２０４は、（i）基準クロックＣＬＫＲＥＦと同期して演算処理を行うロジック回路を含んでもよい。あるいは回路ブロック２０４は、（ii）基準クロックＣＬＫＲＥＦをＮ逓倍し、高周波（ＲＦ）信号を生成するＰＬＬ周波数シンセサイザを含んでもよい。ＲＦ信号は、Ａ／ＤコンバータやＤ／Ａコンバータのクロックとして利用してもよい。あるいは回路ブロック２０４は、ＲＦ信号を利用する無線通信の変調器や復調器を含んでもよい。

図１２（ｂ）の半導体装置２００Ｂは、発振回路１００を備えるシリコンオシレータＩＣである。シリコンオシレータＩＣは、従来の水晶発振器（ＣＸＯ）の代替として回路システム２１０に組み込まれ、基準クロックＣＬＫＲＥＦは、マイコン２１２やＡＳＩＣ（Application Specific Integrated Circuit）２１４などに供給される。

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００ 発振回路
１０２ 周波数可変発振器
１０４ 基準電流源
１０５ ダミー電流源
１０６ 経路セレクタ
１０８ 第１経路
１０９ 第２経路
ＳＷ２１ 第１スイッチ
ＳＷ２２ 第２スイッチ
１２０ Ｆ／Ｖ変換回路
Ｃ キャパシタ
ＳＷ１１ 初期化スイッチ
１３０ 基準電圧源
Ｒ 基準抵抗
Ｖ_Ｒ 基準電圧
Ｖ_Ｃ 検出電圧
１４０ プログラマブル分周器
１５０ 補正回路
１５２ 演算部
１５３ セレクタ
１５４ ΔΣ変調器
１５６ 温度センサ
１５８ Ａ／Ｄコンバータ
１１０ フィードバック回路
１１２ クロックドコンパレータ
１１４ チャージポンプ
１１６ ループフィルタ
１７０ タイミング発生器
１７２ 固定分周器
１７４ ロジック回路
１９０ ＦＬＬ回路
１９８ デマルチプレクサ

Claims (14)

1. 制御信号に応じた周波数を有するオシレータクロックを生成する周波数可変発振器と、
   前記オシレータクロックを分周し、分周クロックを生成するプログラマブル分周器と、
   キャパシタおよび前記分周クロックに応じた周波数でスイッチングするスイッチを含み、基準電流に応じた検出電圧を生成するＦ／Ｖ（周波数−電圧）変換回路と、
   抵抗を含み、前記基準電流が前記抵抗に発生させる電位に応じた基準電圧を出力する基準電圧源と、
   前記検出電圧が前記基準電圧に近づくように前記制御信号を調節するローパスフィルタ特性を有するフィードバック回路と、
   温度を検出する温度センサと、
   前記温度に応じた補正係数に応じて変調された変調信号にもとづいて、前記プログラマブル分周器の分周比を変化させる補正回路と、
   を備えることを特徴とする発振回路。
2. 前記補正回路は、
   温度に応じた前記補正係数を出力する演算部と、
   前記補正係数を変調するΔΣ変調器と、
   を含むことを特徴とする請求項１に記載の発振回路。
3. 前記フィードバック回路は、前記基準電圧と前記検出電圧を比較するクロックドコンパレータとフィルタ回路を含み、
   前記Ｆ／Ｖ変換回路は、前記キャパシタと並列に接続される初期化スイッチを含み、前記基準電流により前記キャパシタを充電または放電し、前記検出電圧を生成可能に構成され、
   前記発振回路は、
   前記分周クロックを分周する固定分周器を有し、前記初期化スイッチおよび前記クロックドコンパレータを制御するタイミング信号を生成するタイミング発生器をさらに備え、
   前記プログラマブル分周器と前記タイミング発生器の固定分周器および前記ΔΣ変調器は、パルススワローカウンタとして動作することを特徴とする請求項２に記載の発振回路。
4. 前記演算部は、前記補正係数を温度を変数とする多項式として計算することを特徴とする請求項２または３に記載の発振回路。
5. 前記多項式の次数は２次であることを特徴とする請求項４に記載の発振回路。
6. 前記フィードバック回路の前記ローパスフィルタの次数は、前記ΔΣ変調器の次数と同じか大きいことを特徴とする請求項２から５のいずれかに記載の発振回路。
7. キャリブレーションモードにおいてアクティブとされ、前記オシレータクロックの周波数が、外部から入力される基準クロックの周波数に近づくように、前記補正係数を変化させるＦＬＬ（Frequency Locked Loop）回路をさらに備えることを特徴とする請求項１から６のいずれかに記載の発振回路。
8. 前記キャリブレーションモードにおいて、複数の温度において、前記ＦＬＬ回路を動作させ、前記複数の温度それぞれにおいて得られる複数の温度係数にもとづいて前記補正回路のパラメータが取得されることを特徴とする請求項７に記載の発振回路。
9. 前記キャパシタは、制御コードに応じて制御可能な可変容量を含み、
   前記ＦＬＬ回路の出力は、前記制御コードとして使用可能であることを特徴とする請求項７または８に記載の発振回路。
10. 前記タイミング信号と同期して、前記基準電流を第１経路と第２経路に時分割で振り分ける経路セレクタをさらに備え、
    前記Ｆ／Ｖ変換回路の前記キャパシタは前記第１経路に接続され、
    前記基準電圧源の前記抵抗は前記第２経路に接続されることを特徴とする請求項３に記載の発振回路。
11. 請求項１から１０のいずれかに記載の発振回路と、
    前記発振回路が生成するクロックを受ける回路ブロックと、
    を備えることを特徴とする半導体装置。
12. 請求項１から１０のいずれかに記載の発振回路を備えることを特徴とするオシレータＩＣ（Integrated Circuit）。
13. 発振回路の校正方法であって、
    前記発振回路は、
    制御信号に応じた周波数を有するオシレータクロックを生成する周波数可変発振器と、
    前記オシレータクロックを分周し、分周クロックを生成するプログラマブル分周器と、
    キャパシタおよび前記分周クロックに応じた周波数でスイッチングするスイッチを含み、基準電流に応じた検出電圧を生成するＦ／Ｖ（周波数−電圧）変換回路と、
    抵抗を含み、前記基準電流が前記抵抗に発生させる電位に応じた基準電圧を出力する基準電圧源と、
    前記検出電圧が前記基準電圧に近づくように前記制御信号を調節するフィードバック回路と、
    前記オシレータクロックの周波数が、外部から入力される基準クロックの周波数に近づくように、その出力値を変化させるＦＬＬ（Frequency Locked Loop）回路と、
    温度を検出する温度センサと、
    温度に応じた補正係数を出力する演算部と、
    入力信号に応じて変調された変調信号を生成し、前記プログラマブル分周器の分周比を変化させるΔΣ変調器と、
    前記補正係数および前記ＦＬＬ回路の出力の一方を選択し、前記ΔΣ変調器に入力するセレクタと、
    を備え、
    前記校正方法は、
    前記セレクタが前記ＦＬＬ回路の出力を選択するステップと、
    前記発振回路を、複数の温度で動作させるステップと、
    前記複数の温度それぞれにおいて前記ＦＬＬ回路をアクティブとし、周波数ロックがかかった状態における前記ＦＬＬ回路の出力値を取得するステップと、
    前記複数の温度それぞれにおいて取得された前記ＦＬＬ回路の出力値にもとづいて、前記演算部のパラメータを取得するステップと、
    を備えることを特徴とする校正方法。
14. 前記キャパシタは、制御コードに応じて制御可能な可変容量を含み、
    前記発振回路は、前記ＦＬＬ回路の出力を前記制御コードとして使用可能に構成され、
    前記校正方法は、
    標準温度において、前記ＦＬＬ回路の出力を前記可変容量と接続し、前記プログラマブル分周器の分周比をその基準値に固定し、周波数ロックがかかった状態の前記ＦＬＬ回路の出力値を取得するステップと、
    当該出力値を、前記可変容量に与える前記制御コードとして不揮発的に記憶するステップと、
    をさらに備えることを特徴とする請求項１３に記載の校正方法。

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