JP4381975B2 - 位相同期ループ - Google Patents

位相同期ループ Download PDF

Info

Publication number
JP4381975B2
JP4381975B2 JP2004507140A JP2004507140A JP4381975B2 JP 4381975 B2 JP4381975 B2 JP 4381975B2 JP 2004507140 A JP2004507140 A JP 2004507140A JP 2004507140 A JP2004507140 A JP 2004507140A JP 4381975 B2 JP4381975 B2 JP 4381975B2
Authority
JP
Japan
Prior art keywords
frequency
wave signal
charge pump
phase
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004507140A
Other languages
English (en)
Other versions
JP2005528033A (ja
Inventor
パトリック、モーネ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
NXP BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP BV filed Critical NXP BV
Publication of JP2005528033A publication Critical patent/JP2005528033A/ja
Application granted granted Critical
Publication of JP4381975B2 publication Critical patent/JP4381975B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895Details of the current generators
    • H03L7/0898Details of the current generators the source or sink current values being variable

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

本発明は、位相同期ループ、電荷ポンプおよび校正手段を備える集積回路に関する。本発明はまた、このようなループを校正する方法に関する。
本発明は、特に携帯電話においてそれらの受信部に関して特定の用途が見出されるものである。
携帯電話の受信機は、内部クロックを用いて動作する集積回路を備える。このクロックは現在PLLと呼ばれている位相同期ループによって発生し、このループは集積回路内に配置されている。位相同期ループは通常、大きさ、速度およびエネルギー消費の制約のために、アナログ回路によって製造されている。位相同期ループは、このようなループを製造するために使用されるアナログ構成要素の特性に依存する伝達関数を有している。このような構成要素は、例えば、電圧制御発振器、コンデンサ、電流ポンプ、位相比較器等である。従って、伝達関数はこれらの様々な構成要素に特有のパラメータの変動によって変化する場合があり、前記ループの性能にとっては面倒なことである。実際に、安定性、整定時間、およびノイズの伝達関数の帯域幅等のループに属するパラメータはPLLの伝達関数に直接依存する。
「PLLゲイン特性および中心周波数を安定させる校正システムおよび方法」という題名でIBMによって1993年12月23日に提出された米国特許第5,382,922号には、電圧制御発振器、特にその中心周波数およびそのゲインを同一の回路を用いて校正することを可能にするアナログ校正システムが記載されている。
この最新技術はPLLの性能を僅かに向上させることを可能にするが、最適な伝達関数を得ることを可能にするものではない。実際に、この最新技術では、他の多くの構成要素の中からPLL、電圧制御発振器の1つの構成要素のみを校正することが可能とされ、その結果として、多くの他のパラメータの中からPLLの伝達関数の1つのパラメータのみを校正することが可能とされる。伝達関数は、他のパラメータのために制御されずに常に変化する場合がある。
このため、本発明の目的によって解決すべき技術的問題は、位相同期ループ、電荷ポンプおよび校正手段を備える集積回路、および前記ループの校正方法を提案することであり、それにより、過度に複雑なシステムを使用せずに前記ループに対応する伝達関数にとって最適な性能を得ることが可能となる。
上記目的を達成するため、本発明に係る集積回路は、所望のゲインを有する電圧制御発振器であって所望の周波数に対応する出力周波数を出力する前記電圧制御発振器と、該電圧制御発振器の前記出力周波数を帰還させて分周された周波数と基準周波数との位相差に基づく電圧パルスを電流パルスに変換するための電荷ポンプと、前記電荷ポンプより出力された電流パルスの低域周波数成分を通過させて前記電荷ポンプの高周波成分を抑制すると共に前記電圧制御発振器を制御する低域通過フィルタを有する校正手段と、を少なくとも有する位相同期ループを備える集積回路であって、前記電圧制御発振器の出力周波数は前記位相同期ループを構成する構成要素の公称値の関数として選択される前記所望の周波数に対応すると共に、前記校正手段が、前記低域通過フィルタに含まれて前記位相同期ループを安定化する安定化手段を短絡させることにより前記位相同期ループを不安定状態にして前記電荷ポンプから前記電圧制御発振器に正弦波信号を供給させるループ不安定手段と、前記電荷ポンプから前記電圧制御発振器へと供給される前記正弦波信号の信号供給路に並列に接続されて前記正弦波信号から方形波信号を生成する比較器と、前記比較器から供給された前記方形波信号の周波数を決定し、前記方形波信号の前記周波数を前記所望の周波数と比較し、前記方形波信号の前記周波数を前記所望の周波数の前記公称値の関数として用いて訂正するために前記電荷ポンプを制御する論理回路と、を含むことを特徴とする。
本発明の第2の構成によれば、前記ループの校正方法が、所望のゲインを有する電圧制御発振器であって所望の周波数に対応する出力周波数を出力する前記電圧制御発振器と、該電圧制御発振器の前記出力周波数を帰還させて分周された周波数と基準周波数との位相差に基づく電圧パルスを電流パルスに変換するための電荷ポンプと、前記電荷ポンプより出力された電流パルスの低域周波数成分を通過させて前記電荷ポンプの高周波成分を抑制すると共に前記電圧制御発振器を制御する低域通過フィルタを有する校正手段と、を少なくとも有する位相同期ループであって、前記電圧制御発振器の出力周波数は、前記位相同期ループを構成する構成要素の公称値の関数として選択される前記所望の周波数に対応する、前記位相同期ループを校正する方法であって、前記低域通過フィルタに含まれて前記位相同期ループを安定化させる安定化手段を、ループ不安定手段により短絡させることにより前記位相同期ループを不安定状態にして前記電荷ポンプから前記電圧制御発振器に正弦波信号を発生させる段階と、前記正弦波信号から方形波信号を生成する段階と、前記方形波信号の周波数を決定する段階と、前記方形波信号の周波数を、固有振動周波数を補正した後の所定の一定振動周波数である所望の周波数と比較する段階と、前記比較器から供給された前記方形波信号の周波数を決定し、前記方形波信号の前記周波数を前記所望の周波数と比較し、前記方形波信号の前記周波数を前記所望の周波数の前記公称値の関数として用いて訂正するために前記電荷ポンプを制御する段階と、を備えることを特徴とする。
また、本発明の第3の構成に係る、回路によれば、所望のゲインを有する電圧制御発振器であって所望の周波数に対応する出力周波数を出力する前記電圧制御発振器と、該電圧制御発振器の前記出力周波数を帰還させて分周された周波数と基準周波数との位相差に基づく電圧パルスを電流パルスに変換するための電荷ポンプと、前記電荷ポンプより出力された電流パルスの低域周波数成分を通過させて前記電荷ポンプの高周波成分を抑制すると共に前記電圧制御発振器を制御する低域通過フィルタを有する校正手段と、を少なくとも備える回路であって、前記電圧制御発振器の出力周波数は、前記位相同期ループを構成する構成要素の公称値の関数として選択される前記所望の周波数に対応すると共に、前記校正手段は、前記低域通過フィルタに含まれて前記位相同期ループを安定化する安定化手段を短絡させることにより前記位相同期ループを不安定状態にして前記電荷ポンプから前記電圧制御発振器に正弦波信号を供給させるループ不安定手段と、前記電荷ポンプから前記電圧制御発振器へと供給される前記正弦波信号の信号供給路に並列に接続されて前記正弦波信号から方形波信号を生成する比較器と、前記比較器から供給された前記方形波信号の周波数を決定し、前記方形波信号の前記周波数を前記所望の周波数と比較し、前記方形波信号の前記周波数を前記所望の周波数の前記公称値の関数として用いて訂正するために前記電荷ポンプを制御する論理回路と、を含むことを特徴とする。
このようにして、以下により詳細に見られるように、校正手段は、所望の周波数に基づいて位相同期ループの振動の周波数を変更して、このループがほぼ一定した伝達関数を有することを可能にする。これは、位相同期ループの一連の構成要素に直接介入しない簡単なシステムによって達成される。
限定されない実施の形態によれば、前記校正手段は、前記正弦波信号が通常動作点と比較して大きな振幅を有し且つ急速に安定するように、位相同期ループを前記通常動作点から大きく振動させる第3の手段をさらに含むことが有利である。この利点は、校正段階を非常に速く開始させることができる点である。
本発明のこれらおよび他の態様は、限定されない一例として以下に説明される実施の形態を参照することによって明らかとなるであろう。
以下の説明において、専門家によく知られている構造の機能については、説明過剰となるので詳細な説明は省略する。
本発明のこの説明は、携帯電話技術の分野に用いられ、特に移動電話とも呼ばれる携帯電話の受信機に組み入れられる集積回路の一例に関するものである。受信機およびそれを形成する構成要素は多少異なる周波数で動作する。
集積回路と一体化された位相同期ループPLLによって様々な周波数が発生する。
このようなループの第1の実施の形態が図1に示されている。ループPLLは、
ゲインKwを有する電圧制御発振器であって、フィルタ電圧Vfiltに比例し、かつ、所定のアプリケーションのために獲得することが望まれる周波数に対応する出力周波数Fvcoを供給することを目的とする電圧制御発振器VCOと、
分周係数と現在呼ばれている係数Nで電圧制御発振器VCOの出力周波数Fvcoを割り、それによって第1の入力周波数Fdivを発生させる分周器DIVと、前記係数Nは、
ゲインKdを有する位相検出器であって、所定のアプリケーションの基準周波数Frefと分周器DIVの第1の周波数Fdivとの位相差を測定することを目的とし、測定された前記位相差に比例する2つの出力電圧UPおよびDNを供給する位相検出器PFDと、
電圧パルスを電流パルスIpに変換することを目的とする電荷ポンプCPと、
レジスタR1並びに2つのコンデンサC1およびC2によって形成された二次低域通過フィルタ(以下FILTとも呼ばれる)と、を具備してなり、前記二次低域通過フィルタは、位相検出器PFDおよび電荷ポンプCPからの高周波信号を抑制し、且つ電圧制御発振器VCOを制御するために用いられるフィルタ電圧Vfiltを発生させ、それにより電圧制御発振器VCOが所望の出力周波数Fvcoを発生させることができる。
基準周波数Frefは固定され、集積回路内の外部クロックCLK(図示せず)を示すQuartzから得られる点に留意されたい。
PLLが安定している動作モードにおいては、基準周波数Frefおよび入力周波数Fdivは対応する信号の位相と同様に等しく、即ちFvco=N*Frefとなる。係数Nは一定であり、出力電圧パルスUPおよびDNは同一で且つ最小限の大きさである。その結果、電荷ポンプCPの出力ではゼロ電流となり、さらなる電荷がフィルタFILTに加えられることもフィルタFILTから除去されることもない。その結果として、このフィルタ電圧Vfiltは一定であり、安定している。
この場合、位相同期ループPLLは以下に定義される伝達関数を有しており、この伝達関数は、専門家によく知られている小信号の分析によって算出される。
Figure 0004381975
θvcoは周波数領域における出力電圧Fvcoの位相を示し、θrefは周波数領域における第1の入力信号Frefの位相を示し、sは複素角周波数である。
尚、この伝達関数の左側の部分はPLLのゲインGを示し、右側の部分はPLLに含まれるフィルタFILTを示している。
R1、C1およびC2が一定の場合、伝達関数の右側の部分は複素角周波数に近い定数である。逆の場合には、適切な方法によってR1、C1およびC2に対して校正も行われる。このように定義された伝達関数は、それを形成する構成要素VCO、CP、DIV、C1、C2...に依存し、これらの構成要素は、伝達関数の全体を不安定にさせる場合がある内部パラメータ変動Kw、Ip、N...の影響を受けることは明らかである。これらのパラメータの変動は、例えば、大気温度、使用される製造方法、構成要素間の相互作用、開発されたアプリケーション等によるものである。尚、位相比較器PFDのみが一定のパラメータKdを有する。
適切に動作するためには、安定性、整定時間、およびノイズ伝達関数の帯域幅(ノイズ帯域幅)等のパラメータはPLLの前記伝達関数に直接依存するので、位相同期ループは安定した伝達関数、即ちほぼ一定した伝達関数を有していなければならない。尚、ループPLLの整定時間は、その分周器DIVの分周係数Nが変化する際にループが周波数Fvcoを変化させるのに必要とする時間である。さらに詳しくは、ループPLLのノイズ伝達関数はループPLLのノイズ周波数応答である。
従って、様々な構成要素の変動からの影響を抑制して一定した係数を得る必要がある。
Figure 0004381975
この時、CはPLLのフィルタFILTのすべてのコンデンサ、ここではコンデンサC1およびC2を示している。
位相同期ループPLLを安定させるためには、校正手段CALを用いて一定した所望の周波数にループを校正して、ゲインGを一定にする。これは、式(2)に見られるように、抵抗R1が0に等しい時、PLLのゲインGは前記PLLの振動周波数Fnと直結していることに基づいている。実際に、抵抗R1の値が0に等しい場合、PLLは、固有振動周波数とも呼ばれる振動周波数Fnで振動を開始する。
Figure 0004381975
従って、抵抗R1はPLLの安定性には不可欠である。
校正段階において、PLLは不安定にされ、振動させられ、固有振動周波数Fnを補正することによって所定の一定振動周波数Fnoとされる。一定所定振動周波数Fnoは開発されたアプリケーションの関数として獲得することが望まれる周波数であり、それによりPLLの性能は最適となる。
この目的のため、位相同期ループPLLは前記校正手段CALを備え、この手段は図1に示されるように、
位相同期ループPLLを不安定にさせて正弦波信号Vfiltを発生させる第1の手段であって、フィルタFILTの抵抗器R1を短絡させることを可能にする第1の手段S1、SHORTと、
正弦波信号から方形波信号を生成する第2の手段COMPと、
方形波信号Vsの周波数Fsを決定し、前記周波数を所望の周波数Fnoと比較し、前記方形波信号の周波数を所望の周波数Fnoの関数として補正するために電荷ポンプCPを制御する論理回路LOGICとを具備してなる。
校正手段CALは、ループPLLによって生成された前記正弦波信号Vfiltが前記通常動作点に対して大きな振幅を有し且つ急速に安定するように、位相同期ループPLLを通常動作点を越えるように不均衡にさせる第3の手段S2、DISCHをさらに備えることが好ましい。
好ましくは、第2の手段COMPは比較器であり、第1の手段S1、SHORTは第1の割込み信号SHORTに関連した抵抗R1に対して低い抵抗を有する第1のアナログスイッチS1を備え、第3の手段S2、DISCHは第2の割込み信号DISCHに関連した第2のアナログスイッチS2を備える。
校正手段CALの第1の限定されない構成によれば、第1のスイッチS1はフィルタFILTの抵抗器R1に並列に接続され、第2のスイッチS2はフィルタFILTの第2のコンデンサC2に並列に接続されている。
このようにして、PLLを校正するために以下の段階が実行される。
第1のステージ1)において、校正を初期化する。
第1のサブステージ1a)において、回路ICの制御システム(図示せず)はスタート信号STARTCALによって校正を開始する。この信号はハイ状態にされ、ループPLLの論理回路LOGICに送られる。校正段階が開始する。
前記信号STARTCALがロウ状態にある限り、校正は開始されない点に留意されたい。また、集積回路ICは、基準周波数Frefを有するクロックCLKの立ち上がりまたは立ち下がりに動作する点にも留意されたい。その結果として、スタート信号STARTCALが前記外部クロックCLKによって考慮に入れられることを確実とするためには、前記信号STARTCALは外部クロック周期CLKに少なくとも等しくなければならない。
第2のステージ2)において、校正が以下のように行われる。
第2のサブステージ2a)において、ループPLLは不安定にされる。論理回路LOGICは第1のスイッチS1へ第1の割込み信号SHORTを送る。このスイッチS1は閉じてPLLを不安定にさせるが、これは前記スイッチS1が抵抗R1を短絡させる(第1のコンデンサC1が内部スイッチ抵抗器S1内で放電し、この内部スイッチ抵抗器S1はフィルタの抵抗R1よりも小さい)ためであり、これにより前記抵抗R1の安定器の効果が解消される。前記スイッチS1は、信号SHORTが送信される限り閉じられたままとなる。
第2のサブステージ2b)において、論理回路LOGICは第2のスイッチS2へ第2の割込み信号DISCHを送る。第2のスイッチS2は対応する割込み信号DISCHの送信の間は閉じられ、前記信号は、校正段階によって取られたすべての時間と比較すれば無視し得る持続時間で校正の開始時に送信される。この第2のスイッチS2が閉じることにより、フィルタ電圧Vfiltが放電される、即ち地されるかまたは電圧Vddに接続されるという効果がある。
前記第2のスイッチS2が再び開く間に、位相同期ループPLLの均衡点とも呼ばれるその通常動作点から大きく振動が始まり、この均衡点は、動作モードにおいてフィルタ電圧Vfiltによって所望のアプリケーションの関数としてまたは同等に予め定められた集積回路の周波数によって決定される。その結果として、信号Vfiltの前記振動は均衡点に対して大きな振幅を急速に有する。
第2のスイッチS2はあまり長い時間閉じられてはいない。実際に、それ以上長く閉じた状態にする必要はなく、さもなければ校正段階が不必要に長くなってしまう点に留意されたい。
フィルタFILTのコンデンサは非常に速く放電する。従って、第2のスイッチS2が再び開く間に、ループPLLは図2に示されているようにかなり大きな振幅を有する正弦波信号Vfiltを生成する。この振幅は非常に速く一定となり、その後振動が安定する。
2つのサブステージ2a)および2b)は同時にまたは逐次行われてもよい点に留意されたい。これら2つのサブステージが順次行われる場合、第2のサブステージ2b)は第1のサブステージ2a)の前に行われることが好ましい。当然、第1のスイッチS1が閉じている時、ループPLLは不安定になり振動するが、その動作点Vfiltに近接して動作モードを取る。従って振動は遅く、長時間待たなければならない大きな振幅を得る。一方、第2のスイッチS2を事前に開閉する場合は、PLLはその通常動作点から大きく均衡を失うため、通常動作点に対しておよそ100mVの大きな振幅で急速に振動する。その場合、校正を開始するのにほとんど待つことがない。尚、通常動作点に対して小さな振幅はおよそ10mVである。
さらに、第1のサブステージ2a)がない場合、第2のスイッチS2のみを使用すると、ループPLLは一定の時間後にその通常の均衡点に戻ってしまうため、第1のサブステージ2a)は必須である点に留意されたい。
第3のサブステージ2c)において、比較器COMPは獲得した正弦波信号Vfiltを、論理回路LOGICが使用できる方形波信号Vsに変換する。前記正弦波信号Vfiltの大きな振幅のため、比較器COMPは容易に実施され、読み取り可能な方形波信号Vsを生成することができる。その後、前記方形波信号Vsは論理回路LOGICへ送られる。
第4のサブステージ2d)において、論理回路LOGICは方形波信号Vsの振動周波数Fsを測定し、前記周波数Fsを所望の一定周波数Fnoと比較し、二次フィルタFILTに適用される電荷ポンプCPの電流値Ipを決定し、これにより、PLLが所望の周波数Fnoで振動する。これは、専門家によく知られている逐次近似の技術によって決定されることが好ましい。
所望の周波数Fnoの値は位相同期ループPLLを形成する構成要素の公称値の関数として選択される点に留意されたい。それによりPLLの性能は最適となり、様々な構成要素の公称値は使用される製造技術に従って既知である。
PLLを所望の振動周波数Fnoに設定するためには、基準時間が必要とされる。公知の周波数Frefの外部クロック周期CLKの信号REFは基準時間として取られる。
方形波信号Vsの周波数Fsは所定の時間においてPLLの固有振動周波数Fnに等しい点に留意されたい。
また、方形波信号Vsの周波数Fsはこの入力クロック周波数Frefよりも低い。実際に、PLLを安定させるために、基準周波数Frefは固有振動周波数Fnよりも、ひいては方形波信号の周波数Fsよりもおよそ10倍高い。その結果として、クロック信号REFにおけるクロック周期Trefの数Nrefは方形波信号Tsの1周期の間にカウントされ、この数Nrefは所望の振動周波数Fnoに対応する周期の所望の数Napp=Fref/Fnoと比較される。
クロック周期Frefのカウントされた数Nrefは所望の数Nappよりも小さい場合、換言すると、PLLは所望の周波数Fnoよりも高い固有振動周波数Fnで振動する場合、電荷ポンプCPの電流Ipは低減される。逆の場合には、電流Ipは増大する。尚、固有振動周波数Fnは電荷ポンプCPの電流Ipの平方根に比例する。
基準周期Trefの数はより大きな数の方形波信号Tsの周期、従ってPLLの振動Tnに渡ってカウントすることができることは明らかであり、その方が有利である。実際に、方形波信号の周期Tsと基準周期Trefとの間の比率が10に等しい場合、また方形波信号の5周期Tsでカウントが行われた場合、50分の1の精度の差分計算が実現され、即ち、10分の1の精度の場合は2%で、または方形波信号の1周期Tsのみが考慮される場合は10%である。このようにしてカウントの精度が向上する。
論理回路LOGICは専門家に知られている逐次近似論理手段を備えていることが好ましい。この逐次近似論理手段SAR(図示せず)はKビットのワードS_MOTに基づいている。論理回路LOGICによる比較の結果、即ちここでは基準周期Nrefの数を受信するたびに、逐次近似論理手段SARはワードS_MOTのKビットの1つを1または0に設定する。周期Nrefの数が所望の数Nappよりも大きな場合、ループの振動周波数Fnは所望の値Fnoよりも小さく、ワードS_MOTの関連する電流ビットは1に設定され(それにより電流、またその結果として振動周波数Fnが増大して所望の値に近づき)、次のビットが1に設定され、その後電流ビットに関連した重みによって電流Ipが増大する。逆の場合には、関連する電流ビットは0に設定され、電流ビットに関連した重みによって電流が低下する。
Kビットに対して、論理回路はワードS_MOTのそれぞれのビットにK反復のみを必要とし、反復はここでは方形波信号VsのK周期Tsまたは同様にK振動周期Tnに対応する。従って、近似手段SARは、計算された基準周期Nrefの数の関数として、Kビットのワードであるデジタル補正信号S_MOTを生成し、Kは補正解決を決定するいくつかのステップを決定する。
この近似手段SARは校正段階が実行されるメモリにK補正ビットを保持することも可能にする。その結果として、電荷ポンプCPがこれらのKビットを入力として用い、それから補正信号を得ることが可能となる。従って、KビットのワードS_MOTは電荷ポンプCPへ送られ、この電荷ポンプCPは前記ワードS_MOTをアナログ信号に変換してPLLのフィルタ電圧Vfiltを補正する。この補正は、電圧Vfiltに関連する周波数が所望の周波数Fnoに達するまで電荷ポンプCPで周期的に生成されるデジタル補正信号S_MOTの機能とされているので、徐々に行われる。このようにして、このワードS_MOTは、フィルタ電圧Vfiltの、ひいては関連する固有振動周波数Fnの正確な補正を決定することを可能にする。電荷ポンプCPはワードS_MOTをアナログ補正電流に変換し、出力で対応する補正電圧を供給する点に留意されたい。
従って、論理回路LOGICは以下のように実施可能なアルゴリズムで作動する。
1.信号SHORTおよびDISCHをハイ状態に設定し、電荷ポンプCPのビット=100000に初期化する(S2およびS1は閉じられる);
2.(フィルタFILTを放電させるため)xxxマイクロ秒待機する;
3.信号DISCH(S2およびS1は閉じられる)をゼロにリセットする;
4.PLLが安定して振動するようにyyyマイクロ秒待機する(正弦波信号の振幅は大きい);
5.1までn=K(SARのビット数)とするために:
1.方形波信号Vsの最初の立ち上がりと次の立ち上がりとの間(即ち、PLLの周期Tnの間)のクッロク信号REFの周期Nrefの数をカウントし、
2.次の立ち上がりまで、Nref>Nappであれば、S_MOTbits[n]=1とし;
3.S_MOTbits[n−1]=1とする;
6.信号SHORTをゼロ(S1は開く)に設定する;
7.(PLLを再び安定させるため)zzzマイクロ秒待機する;
8.校正終了信号CALDONEを1に設定する(校正の終了、動作モードへ戻る)。
第3のステージ3)において、校正、即ち固有振動周波数Fnの補正が終了した時、ワードS_MOTのすべてのビットは使用されており(内部カウンタ(図示せず)によってカウントされている)、ストップ信号CALDONEが論理回路LOGICによって集積回路ICの制御システムへ送られる。その後、校正が停止される。第1の割込み信号SHORTはそれ以上送られず、ロウ状態に設定される。このようにして第2のスイッチS1は再び開かれ、集積回路ICは動作モードへ戻る。さらに詳しくは、比較器COMPの動作は停止され、即ちオフにされる。従って、比較器COMPは使用されていない時は電力を消費せず、エネルギーの節約が可能となる。
校正段階は、集積回路ICを内蔵する受信機の初期化またはパワーオンリセットのたびに行われると有利である点に留意されたい。これによって、パワーオンリセットの間に論理回路SARのメモリから消去されるワードS_MOTを再初期化することが可能となる。
さらに、受信機が動作していない、即ち基地局と通信を行っていない時、この校正段階は、その都度好ましくはおよそ1分の周期(プログラムしてもよい周期)で繰り返される点に留意されたい。これらの非通信の周期は移動体の通信コントローラ(図示せず)の受信機で把握されている。これによって、時間の経過に伴って適応し、回路DEVICEのオフセット電圧の変動を考慮に入れることが可能となり、前記電圧は時間の経過に伴う前記回路の構成要素の発展の関数、温度の関数等として変化する。
校正の一例が図2および3に示されている。この例において、PLLは1.8Vの供給電圧で動作する。
図2において、時間t0の前、即ち動作モードでの校正段階の前は、フィルタFILTの入力電圧Vfiltは一定で、この例では0.9Vに等しい。
時間T0で、校正のスタート信号STARTCALが集積回路ICによって起動され、信号SHORTおよびDISCHが論理回路LOGICによって発信される。第1のスイッチS1が閉じると、PLLが不安定になる。第2のスイッチS2も閉じ、第2の割込み信号DISCHが再びロウ状態に設定される時間T1までフィルタ電圧Vfiltは接地される。コンデンサC1およびC2は第2のスイッチS2で放電する。
数マイクロ秒、この場合には5マイクロ秒後、第2のスイッチS2が開く。これが開いた時点で、PLLは振動を開始し、定数0.9Vと比較して振幅が大きな正弦波信号Vfiltを供給し、前記信号は0.2Vから1.5Vの間で振動する。明らかなように、大きな振幅は急速に安定する。図示された例において、フィルタ電圧Vfiltの最大および最小値はそれぞれ0Vおよび1.8Vである。正弦波電圧はおよそ40μsの最後に安定し(第1のスイッチS1が最初に閉じた場合には、1ms後に安定した信号を得る)、従って0.4Vから1.4Vの間で振動する。
次に、比較器COMPが動作状態に切換えられる。それによって正弦波信号Vfiltに対応する方形波信号Vsを生成する。方形波信号Vsはエンドバリュー0Vから1.8Vの間で変化する。その後前記方形波信号Vsは論理回路LOGICへ送られ、この論理回路LOGICはワードS_MOTを用いて連続的なステップで方形波信号Vsの周波数Fsに対して行うべき補正を決定して所望の周波数Fnoに到達する。
また、第2の割込み信号DISCHの持続時間は全校正段階と比較すれば無視し得る時間、即ち数%であり、その間の時間にフィルタFILTが放電するという点も留意されたい。
ワードS_MOTの各ビットは電流Ipの重みづけを示している。この例において、ワードは6ビットで形成されている。従って、この例においては、6ビットは各重み1/2、1/4、1/8、1/16、1/32、1/64を有し、最上位のビットMSBである第6ビットは最も大きな重み1/2を有している。校正の開始の前に、第6ビットは1に設定され、他のすべてのビットは0に設定される。第1の振動周期Tn1の間は、方形波信号Vsの周期の数Nrefは所望の周期の数Nappよりも小さい。第6ビットは0に設定され、第5ビットは1に設定され、電荷ポンプCPの電流Ipは変更される。PLLの振動周波数Fnは電荷ポンプCPの電流の新たな値の関数として変化し、比較器COMPは対応する周波数Fsの方形波信号Vsを残す。
第2の振動周期Tn2の間も、方形波信号Vsの周期の数Nrefは所望の周期の数Nappよりも小さい。第5ビットは0に設定され、第4ビットは1に設定され、電荷ポンプCPの電流Ipは変更される。PLLの振動周波数Fnは電荷ポンプCPの電流の新たな値の関数として変化する。比較器COMPは、6ビットすべてが正確に決定され且つPLLが所望の周波数Fnoで振動する第6の振動周期Tn6まで、対応する方形波信号Vs...の周波数Fsを残す。
以下の表はワードS_MOTの6ビットを決定する例である。
Figure 0004381975
ワードS_MOTにおけるビットの数Kが大きいほど、ステップが小さくなり、その結果として校正の精度が増す点に留意されたい。
図3では、時間に対してプロットされたPLLの振動周波数Fnが示されている。この例においては、以下の値が考えられた。Fref=24MHz、Nref=197、所望のFno=24.10/197=121.83kHz。ポイントAでの振動の安定(信号DISCHが0にリセットされる)の後、逐次近似による計算を開始する。150μsの後、逐次近似論理手段SARのK反復に対応するポイントBで、PLLの振動周波数Fnが所望の周波数Fnoへ徐々に収斂して121.69kHzに到達することが分かる。
校正が終了した時、時間T2で、論理回路LOGICは信号SHORTをロウ状態に設定し、集積回路ICの制御システムへ校正終了信号CALDONEを送る。この信号SHORTがロウ状態にリセットされると、第1のスイッチS1が再度開かれ、フィルタの抵抗R1が再びループPLLの安定器としての役割を果たす。さらに詳しくは、校正終了信号はPLLに対して動作モードへ戻ることができることを伝える。しかし、比較器COMPはそれ以上作動せず、フィルタの電圧Vfiltは再び安定する、即ち一定になることが分かる。
図7に示された位相同期ループPLLの第2の実施の形態によれば、PLLはもはやそのフィルタループFILTに抵抗R1を備えていない。抵抗器R1は追加の電荷ポンプCPAに置き換えられている。さらに詳しくは、位相同期ループPLLの電圧制御発振器VCOは電圧電流変換器VTOIおよび電流制御発振器CCOを備えている。
追加の電荷ポンプCPAは前記第1の実施の形態の抵抗器R1と同一の安定化機能を有している。ループPLLを安定させるために、この追加の電荷ポンプCPAは電流IpAを電圧制御発振器VCOのノードへ直接注入する。追加の電流IpAが、図7に見られるように電圧電流変換器VTOIと電流制御発振器CCOとの間に配置された接続ポイントへ送られる。
この時、位相同期ループPLLを不安定にさせるためには、この追加の電荷ポンプCPAからの電流IpAを断てば十分である。この目的のため、論理回路LOGICは追加の電荷ポンプCPAへ割込み信号SHORTを送る。追加の電荷ポンプCPAは、割込み信号SHORTを受信した際に前記電荷ポンプCPAの電流IpAを遮断する内部電流遮断回路(図示せず)を備えている。従って、位相同期ループPLLを不安定にさせる第1の手段は、ここでは割込み信号SHORTおよび追加の電荷ポンプCPAの内部電流遮断回路である。この場合、第2のスイッチS2は第1のコンデンサC1と並列に接続され、校正手段CALは第1のスイッチS1をもはや備えていない。
本発明の範囲は上述の実施の形態にのみ限定されるものではなく、本発明の趣旨および範囲から逸脱することなく変更および変形を行えることは明らかである。従って、図5に示されているように、二次フィルタの校正手段CAL第2の構成によれば、第1のスイッチS1は第1のコンデンサC1と抵抗器R1との間で直列に接続されている。
尚、PLLに備えられた二次フィルタはこの場合、図4に示された一次フィルタまたは図6に示された三次フィルタに置き換えられている点に留意されたい。
このようにして、図4では、第1のスイッチS1は抵抗器Rと並列に接続され、第2のスイッチS2は第1のスイッチS1の反対側で、フィルタのコンデンサCと並列に接続されている。
図5では、第2のスイッチS2は第3のコンデンサC3と並列に接続され、第1のスイッチS1は抵抗器R1と並列にまたは第2の抵抗器R2と並列に接続されている。
実際には、0.18μmCMOS技術のループPLLを備える集積回路を使用してもよい点に留意されたい。その場合、スイッチS1およびS2はアナログCMOS補完スイッチであり、比較器COMPは差動単一出力変換ステージに続くNMOS対である。
このようにして、本発明は以下に挙げる多くの利点を提供する。
第1に、本発明による校正方法は簡単である。これは、位相同期ループPLLの各構成要素のパラメータの正確な測定に基づくものではなく、一定の困難を伴う各構成要素の変動を補償しようとするものではない。
さらに、常に提供される回路の外部クロック信号のみを基準とするこの方法では、追加の外部基準電流または電圧を提供する必要はない。従って、一方ではこのような電流および電圧を発生させるのに必要な外部回路を作成することが回避され、他方においては複雑な計算を利用することによってこのような電流および電圧を正確に測定することが回避される。
第2に、集積回路の校正手段は、小型で且つ集積回路のシリコン上であまり場所を取らないスイッチおよび比較器等の簡単なアナログ要素のみを使用するため、使い易い。
さらに、この校正手段は、動作していない時、即ち校正段階が作動していない時は電力を消費しない。
最後に、この校正方法は柔軟性があり、上述したようにフィルタの様々な構成および様々な動作周波数に容易に適応することができる。
本発明は携帯電話技術の分野のみに限定されず、他の分野、特に位相同期ループを必要とする集積回路を用いるすべての分野、例えばブルートゥース規格または通信プロトコルLANを画像化、テレビジョン等に利用する電気通信に関連する分野にまで及び得ることは明らかである。
本文における参照符号は前記本文を限定するものではないと解釈すべきである。
”to comprise”(備える)という動詞およびその活用は限定するもの、即ち前記動詞の後に記載された要素以外の要素のみならず、すでに前記動詞の後に記載され、冠詞”a”または”an”(1つの)の後に置かれた要素が複数存在することを除外するものではないと解釈すべきである。
IC回路について説明したが、本発明は集積回路でなくともよいどのような回路の場合にも関連する。
本発明による二次フィルタおよび関連する校正手段を備える位相同期ループの第1の実施の形態を概略的に示している。 位相同期ループおよび図1の校正手段によって管理されるデジタル信号を示している。 図1の位相同期ループのフィルタでの周波数変動を示す図である。 一次フィルタに適用される図1の校正手段の第1の構成を示している。 二次フィルタに適用される図1の校正手段の第2の構成を示している。 三次フィルタに適用される図1の校正手段の第1および第2の構成を示している。 位相同期ループおよび本発明による関連する校正手段の第2の実施の形態を示している。

Claims (8)

  1. 所望のゲインを有する電圧制御発振器であって所望の周波数に対応する出力周波数を出力する前記電圧制御発振器と、該電圧制御発振器の前記出力周波数を帰還させて分周された周波数と基準周波数との位相差に基づく電圧パルスを電流パルスに変換するための電荷ポンプと、前記電荷ポンプより出力された電流パルスの低域周波数成分を通過させて前記電荷ポンプの高周波成分を抑制すると共に前記電圧制御発振器を制御する低域通過フィルタを有する校正手段と、を少なくとも有する位相同期ループを備える集積回路であって、
    前記電圧制御発振器の出力周波数は、前記位相同期ループを構成する構成要素の公称値の関数として選択される前記所望の周波数に対応すると共に、
    前記校正手段は、
    前記低域通過フィルタに含まれて前記位相同期ループを安定化する安定化手段を短絡させることにより前記位相同期ループを不安定状態にして前記電荷ポンプから前記電圧制御発振器に正弦波信号を供給させるループ不安定手段と、
    前記電荷ポンプから前記電圧制御発振器へと供給される前記正弦波信号の信号供給路に並列に接続されて前記正弦波信号から方形波信号を生成する比較器と、
    前記比較器から供給された前記方形波信号の周波数を決定し、前記方形波信号の前記周波数を前記所望の周波数と比較し、前記方形波信号の前記周波数を前記所望の周波数の前記公称値の関数として用いて訂正するために前記電荷ポンプを制御する論理回路と、
    を含むことを特徴とする集積回路。
  2. 前記校正手段はさらに、前記正弦波信号の信号供給路に接続されると共に前記電荷ポンプと前記電圧制御発振器との間に設けられた低域通過フィルタに並列に接続され、前記正弦波信号が通常動作点と比較して大きな振幅を有し且つ前記位相同期ループの前記不安定状態を急速に安定させるために前記低域通過フィルタの電圧を放電させるアナログスイッチ手段を、含むことを特徴とする、請求項1に記載の集積回路。
  3. 前記電荷ポンプは、連続的なステップで前記方形波信号の周波数を補正することを特徴とする、請求項1に記載の集積回路。
  4. 所望のゲインを有する電圧制御発振器であって所望の周波数に対応する出力周波数を出力する前記電圧制御発振器と、該電圧制御発振器の前記出力周波数を帰還させて分周された周波数と基準周波数との位相差に基づく電圧パルスを電流パルスに変換するための電荷ポンプと、前記電荷ポンプより出力された電流パルスの低域周波数成分を通過させて前記電荷ポンプの高周波成分を抑制すると共に前記電圧制御発振器を制御する低域通過フィルタを有する校正手段と、を少なくとも有する位相同期ループであって、前記電圧制御発振器の出力周波数は、前記位相同期ループを構成する構成要素の公称値の関数として選択される前記所望の周波数に対応する、前記位相同期ループを校正する方法であって、
    前記低域通過フィルタに含まれて前記位相同期ループを安定化させる安定化手段を、ループ不安定手段により短絡させることにより前記位相同期ループを不安定状態にして前記電荷ポンプから前記電圧制御発振器に正弦波信号を発生させる段階と、
    前記正弦波信号から方形波信号を生成する段階と、
    前記方形波信号の周波数を決定する段階と、
    前記方形波信号の周波数を、固有振動周波数を補正した後の所定の一定振動周波数である所望の周波数と比較する段階と、
    前記比較器から供給された前記方形波信号の周波数を決定し、前記方形波信号の前記周波数を前記所望の周波数と比較し、前記方形波信号の前記周波数を前記所望の周波数の前記公称値の関数として用いて訂正するために前記電荷ポンプを制御する段階と、を備えることを特徴とする、位相同期ループを校正する方法。
  5. 前記正弦波信号が通常動作点と比較して大きな振幅を有し且つ前記位相同期ループの前記不安定状態を急速に安定させるために、前記低域通過フィルタの電圧を放電させる追加の段階を備えることを特徴とする、請求項4に記載の位相同期ループを校正する方法。
  6. 前記電荷ポンプを制御する前記段階は、連続的なステップで行われることを特徴とする、請求項4に記載の位相同期ループを校正する方法。
  7. 請求項1乃至3のいずれかに記載の集積回路を備える受信機。
  8. 所望のゲインを有する電圧制御発振器であって所望の周波数に対応する出力周波数を出力する前記電圧制御発振器と、該電圧制御発振器の前記出力周波数を帰還させて分周された周波数と基準周波数との位相差に基づく電圧パルスを電流パルスに変換するための電荷ポンプと、前記電荷ポンプより出力された電流パルスの低域周波数成分を通過させて前記電荷ポンプの高周波成分を抑制すると共に前記電圧制御発振器を制御する低域通過フィルタを有する校正手段と、を少なくとも備える回路であって、
    前記電圧制御発振器の出力周波数は、前記位相同期ループを構成する構成要素の公称値の関数として選択される前記所望の周波数に対応すると共に、
    前記校正手段は、
    前記低域通過フィルタに含まれて前記位相同期ループを安定化する安定化手段を短絡させることにより前記位相同期ループを不安定状態にして前記電荷ポンプから前記電圧制御発振器に正弦波信号を供給させるループ不安定手段と、
    前記電荷ポンプから前記電圧制御発振器へと供給される前記正弦波信号の信号供給路に並列に接続されて前記正弦波信号から方形波信号を生成する比較器と、
    前記比較器から供給された前記方形波信号の周波数を決定し、前記方形波信号の前記周波数を前記所望の周波数と比較し、前記方形波信号の前記周波数を前記所望の周波数の前記公称値の関数として用いて訂正するために前記電荷ポンプを制御する論理回路と、
    を含むことを特徴とする、回路。
JP2004507140A 2002-05-28 2003-05-20 位相同期ループ Expired - Fee Related JP4381975B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0206503A FR2840469A1 (fr) 2002-05-28 2002-05-28 Boucle a verrouillage de phase
PCT/IB2003/002157 WO2003100979A1 (en) 2002-05-28 2003-05-20 Phase-locked loop.

Publications (2)

Publication Number Publication Date
JP2005528033A JP2005528033A (ja) 2005-09-15
JP4381975B2 true JP4381975B2 (ja) 2009-12-09

Family

ID=29558775

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004507140A Expired - Fee Related JP4381975B2 (ja) 2002-05-28 2003-05-20 位相同期ループ

Country Status (9)

Country Link
US (1) US7106140B2 (ja)
EP (1) EP1512224B1 (ja)
JP (1) JP4381975B2 (ja)
CN (1) CN1656685B (ja)
AT (1) ATE326080T1 (ja)
AU (1) AU2003230160A1 (ja)
DE (1) DE60305178T2 (ja)
FR (1) FR2840469A1 (ja)
WO (1) WO2003100979A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6958657B2 (en) * 2003-08-15 2005-10-25 Nokia Corporation Tuning a loop-filter of a PLL
DE102004041656B4 (de) * 2004-08-27 2007-11-08 Infineon Technologies Ag Phasenregelkreis und Verfahren zum Abgleichen eines Schleifenfilters
US7536164B2 (en) * 2004-09-30 2009-05-19 Silicon Laboratories Inc. Controlling the frequency of an oscillator
US7689190B2 (en) * 2004-09-30 2010-03-30 St-Ericsson Sa Controlling the frequency of an oscillator
JP4176705B2 (ja) * 2004-12-02 2008-11-05 シャープ株式会社 Pll回路
CN100382431C (zh) * 2005-03-10 2008-04-16 上海交通大学 双校正软件锁相环实现方法
US7580497B2 (en) * 2005-06-29 2009-08-25 Altera Corporation Clock data recovery loop with separate proportional path
US7548836B2 (en) * 2005-10-27 2009-06-16 Agilent Technologies, Inc. Method and apparatus for compensating for AC coupling errors in RMS measurements
JP4791185B2 (ja) * 2006-01-04 2011-10-12 富士通セミコンダクター株式会社 補正回路
KR100803361B1 (ko) * 2006-09-14 2008-02-14 주식회사 하이닉스반도체 Pll 회로의 루프 필터 및 그 제어 방법
US8674754B2 (en) * 2007-02-09 2014-03-18 Intel Mobile Communications GmbH Loop filter and phase-locked loop
EP2220761B1 (en) * 2007-11-02 2011-03-23 ST-Ericsson SA Pll calibration
US7907022B2 (en) * 2009-04-23 2011-03-15 Freescale Semiconductor, Inc. Phase-locked loop and method for operating the same
US8432200B1 (en) 2012-01-05 2013-04-30 Freescale Semiconductor, Inc. Self-tracking adaptive bandwidth phase-locked loop
WO2014039817A2 (en) * 2012-09-07 2014-03-13 Calhoun Benton H Low power clock source
CN104022502A (zh) * 2014-06-09 2014-09-03 安徽赛瑞储能设备有限公司 一种用于能量转换系统的电网锁相方法
CN108075773B (zh) * 2016-11-14 2021-04-02 中芯国际集成电路制造(上海)有限公司 用于锁相环的启动电路及锁相环

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382922A (en) * 1993-12-23 1995-01-17 International Business Machines Corporation Calibration systems and methods for setting PLL gain characteristics and center frequency
US5563552A (en) * 1994-01-28 1996-10-08 International Business Machines Corporation System and method for calibrating damping factor of analog PLL
US5631587A (en) * 1994-05-03 1997-05-20 Pericom Semiconductor Corporation Frequency synthesizer with adaptive loop bandwidth
JP3647147B2 (ja) * 1996-06-28 2005-05-11 富士通株式会社 発振回路とそれを利用したpll回路
US6049255A (en) * 1998-06-05 2000-04-11 Telefonaktiebolaget Lm Ericsson Tuning the bandwidth of a phase-locked loop
US6512419B1 (en) * 2001-03-19 2003-01-28 Cisco Sytems Wireless Networking (Australia) Pty Limited Method and apparatus to tune and calibrate an on-chip oscillator in a wireless transceiver chip

Also Published As

Publication number Publication date
DE60305178T2 (de) 2007-03-08
EP1512224B1 (en) 2006-05-10
CN1656685A (zh) 2005-08-17
WO2003100979A1 (en) 2003-12-04
US7106140B2 (en) 2006-09-12
EP1512224A1 (en) 2005-03-09
US20050174180A1 (en) 2005-08-11
CN1656685B (zh) 2010-05-26
JP2005528033A (ja) 2005-09-15
FR2840469A1 (fr) 2003-12-05
AU2003230160A1 (en) 2003-12-12
DE60305178D1 (de) 2006-06-14
ATE326080T1 (de) 2006-06-15

Similar Documents

Publication Publication Date Title
JP4381975B2 (ja) 位相同期ループ
US11070168B2 (en) Oscillator circuit
US6724265B2 (en) Compensation for oscillator tuning gain variations in frequency synthesizers
US7177611B2 (en) Hybrid control of phase locked loops
TWI327422B (en) Phase-locked loop with automatic frequency tuning
US7312663B2 (en) Phase-locked loop having a bandwidth related to its input frequency
US11128256B2 (en) Oscillator circuit
WO2018145326A1 (en) Gain calibration for direct modulation synthesizer using look-up table searched by reduced count from overflow counter
JP2001339301A (ja) 周波数シンセサイザ
US7046093B1 (en) Dynamic phase-locked loop circuits and methods of operation thereof
JPWO2008146433A1 (ja) スペクトラム拡散制御pll回路及びそのスタートアップ方法
JP2010119074A (ja) 制御回路
CN107528567B (zh) 注入锁定振荡器及包括其的半导体器件
CN111416616A (zh) 具有宽频率覆盖的pll
CN109586714B (zh) 使用锁相环和锁频环对压控振荡器进行校准以修整其增益
WO2015136659A1 (ja) 位相同期ループ回路及び注入同期型分周器の周波数調整方法
US6275116B1 (en) Method, circuit and/or architecture to improve the frequency range of a voltage controlled oscillator
TWI613890B (zh) 數位控制振盪器的頻率校正方法及其頻率校正裝置
JP2019186839A (ja) 発振周波数校正回路及び発振周波数校正方法
JP4534140B2 (ja) Pll回路
KR101390393B1 (ko) 전하 펌프의 전류 특성을 조정하는 전하 펌프 바이어스 조정 장치 및 이를 이용한 주파수 발생 장치
US7411467B2 (en) Overtone crystal oscillator automatic calibration system
JP2004080624A (ja) 周波数シンセサイザ
JP2013016995A (ja) Pll回路
JP2007281895A (ja) 周波数シンセサイザ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060518

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080529

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080805

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081105

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081112

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081226

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090410

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090707

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090818

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090916

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121002

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131002

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees