FR2840469A1

FR2840469A1 - Boucle a verrouillage de phase

Info

Publication number: FR2840469A1
Application number: FR0206503A
Authority: FR
Inventors: Patrick Mone
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2002-05-28
Filing date: 2002-05-28
Publication date: 2003-12-05
Also published as: JP2005528033A; ATE326080T1; US7106140B2; EP1512224A1; EP1512224B1; WO2003100979A1; CN1656685A; DE60305178D1; JP4381975B2; DE60305178T2; US20050174180A1; AU2003230160A1; CN1656685B

Abstract

La présente invention concerne un Circuit intégré comportant une boucle à verrouillage de phase (PLL), une pompe de charge (CP) et des moyens de calibrage (CAL) de la boucle. L'invention se caractérise en ce que les moyens de calibrage (CAL) comportent :- Des premiers moyens (S1, SHORT) pour rendre instable la boucle à verrouillage de phase (PLL) de sorte qu'elle fournisse un signal sinusoïdal (Vfilt), - Des deuxièmes moyens (COMP) pour générer un signal carré (Vs) à partir du signal sinusoïdal (Vfilt), - Un circuit logique (LOGIC) pour : - déterminer la fréquence du signal carré (Vs), - comparer ladite fréquence avec une fréquence désirée, et - commander la pompe de charge (CP) en vue de corriger la fréquence du signal carré en fonction de la fréquence désirée.

Description

DESCRIPTION Domaine de l'invention
La présente invention concerne un circuit intégré comportant une boucle à verrouillage de phase, une pompe de charge et des moyens de calibrage. Elle concerne également un procédé de calibrage d'une telle boucle.

Elle trouve une application particulière notamment dans les téléphones mobiles au niveau de leur partie récepteur.

Arrière plan technologique de l'invention
Un récepteur d'un téléphone mobile comporte un circuit intégré qui fonctionne avec une horloge interne. Cette horloge est générée par la boucle à verrouillage de phase couramment appelée PLL, boucle qui se trouve dans le circuit intégré. Généralement, une boucle à verrouillage de phase est fabriquée avec des circuits analogiques en raison des contraintes de taille, de vitesse et de consommation d'énergie. La boucle à verrouillage de phase possède une fonction de transfert dépendante des caractéristiques des composants analogiques utilisés pour fabriquer une telle boucle. De tels composants sont par exemple un oscillateur contrôlé en tension (couramment appelé dans la langue anglaise voltage controlled oscillator ), des capacités, une pompe de courant, un comparateur de phase....

La fonction de transfert peut ainsi varier en raison des variations de paramètres inhérents à ces différents composants, ce qui est gênant pour les performances de ladite boucle. En effet, des paramètres propres à la boucle tels que la stabilité, le temps d'établissement et la bande passante de la fonction de transfert du bruit dépendent directement de la fonction de transfert de la PLL.

Le brevet US 5,382,922 intitulé Calibration Systems and Methods for settling PLL Gain characteristics and Center Frequency et déposé le 23 décembre 1993 par IBM, décrit un système analogique de calibrage permettant de calibrer un oscillateur contrôlé en tension, notamment sa fréquence centrale et son gain avec un même circuit.

Bien que cet état de la technique antérieur permette d'améliorer un peu les performances de la PLL, il ne permet pas d'obtenir une fonction de transfert optimale. En effet, cet état de la technique ne permet de calibrer qu'un seul composant de la PLL, l'oscillateur contrôlé en tension, parmi une multitude d'autres composants et par conséquent qu'un seul paramètre de la fonction de transfert de la PLL parmi une multitude d'autres paramètres. La fonction de transfert peut toujours varier à cause des autres paramètres, et ce de façon incontrôlée.

Résumé de l'invention
Aussi un problème technique à résoudre par un objet de la présente invention est de proposer un circuit intégré comportant une boucle à verrouillage de phase, une pompe de charge et des moyens de calibrage, ainsi qu'un procédé de calibrage d'une telle boucle, qui permettent d'obtenir des performances optimales pour la fonction de transfert correspondante à ladite boucle et ce sans utiliser de système trop complexe.

Une solution au problème technique posé se caractérise, selon un premier objet de la présente invention, en ce que les moyens de calibrage comportent : - Des premiers moyens pour rendre instable la boucle à verrouillage de phase de sorte qu'elle fournisse un signal sinusoïdal, - Des deuxièmes moyens pour générer un signal carré à partir du signal sinusoïdal, et - Un circuit logique pour : - déterminer la fréquence du signal carré, - comparer ladite fréquence avec une fréquence désirée, et - commander la pompe de charge en vue de corriger la fréquence du signal carré en fonction de la fréquence désirée.

Selon un second objet de la présente invention, cette solution se caractérise, en ce que le procédé de calibrage de la boucle comporte les étapes de : - Rendre instable la boucle à verrouillage de phase de sorte qu'elle fournisse un signal sinusoïdal, - Générer un signal carré à partir du signal sinusoïdal, - Déterminer la fréquence du signal carré, - Comparer ladite fréquence avec une fréquence désirée, et - Commander la pompe de charge en vue de corriger la fréquence du signal carré en fonction de la fréquence désirée.

Ainsi, comme on le verra en détail plus loin, les moyens de calibrage permettent de modifier la fréquence des oscillations de la boucle à verrouillage de phase selon une fréquence voulue de sorte que la boucle possède une fonction de transfert substantiellement constante. Ceci est obtenu au moyen d'un système simple qui n'intervient pas directement sur l'ensemble des composants de la boucle à verrouillage de phase.

Avantageusement, selon un mode de réalisation non limitatif, les moyens de calibrage comportent en outre des troisièmes moyens pour faire osciller la boucle à verrouillage de phase loin d'un point de fonctionnement normal de sorte que ledit signal

sinusoïdal ait une amplitude élevée par rapport audit point de fonctionnement normal et qui s'établit rapidement. Cela a pour avantage de pouvoir commencer une phase de calibrage très rapidement.

Brève description des dessins
La description qui suit, en regard des dessins annexés, le tout donné à titre d'exemples non limitatifs, fera bien comprendre en quoi consiste l'invention.

- la Fig. 1 illustre de façon schématique un premier mode de réalisation de la boucle à verrouillage de phase comprenant un filtre de second ordre et des moyens de calibrage associés selon l'invention, - la Fig. 2 illustre des signaux numériques gérés par la boucle à verrouillage de phase et par les moyens de calibrage de la Fig.l, - la Fig. 3 est un diagramme montrant des variations de fréquence au niveau d'un filtre de la boucle à verrouillage de phase de la Fig.l, - la Fig. 4 illustre une première configuration des moyens de calibrage de la Fig.l appliquée sur un filtre du premier ordre, - la Fig. 5 illustre une deuxième configuration des moyens de calibrage de la Fig.l appliquée sur un filtre du second ordre, - la Fig. 6 illustre une première et une deuxième configurations des moyens de calibrage de la Fig.l appliquée sur un filtre du troisième ordre, et - la Fig. 7 illustre un deuxième mode de réalisation de la boucle à verrouillage de phase et des moyens de calibrage associés selon l'invention.

Description de l'invention
Dans l'exposé qui suit, les fonctions ou structures bien connues de l'homme du métier ne seront pas décrites en détail car elles encombreraient inutilement la description.

Le présent exposé de l'invention a trait à un exemple de circuit intégré utilisé dans le domaine de la téléphonie mobile, et intégré notamment dans un récepteur d'un téléphone portable, téléphone appelé également mobile. Le récepteur et les composants qui le composent, fonctionnent à des fréquences plus ou moins différentes.

Les différentes fréquences sont générées par une boucle à verrouillage de phase PLL (couramment appelée dans la langue anglaise Phase Locked Loop ) intégrée dans le circuit intégré.

Un premier mode de réalisation d'une telle boucle est représenté à la Fig.l. La boucle PLL comprend : - Un oscillateur contrôlé en tension VCO ayant un gain Kw et destiné à délivrer une fréquence de sortie Fvco proportionnelle à une tension de filtrage Vfilt,

ladite fréquence de sortie Fvco correspondant à la fréquence que l'on désire obtenir pour une application donnée,
Un diviseur DIV pour diviser par un facteur N la fréquence de sortie Fvco de l'oscillateur contrôlé en tension VCO et générer ainsi une première fréquence d'entrée Fdiv, le facteur N étant couramment appelé rapport de division.

- Un détecteur de phases PFD ayant un gain Kd et destiné à mesurer la différence de phase entre une fréquence de référence Fref pour une application donnée et la première fréquence Fdiv du diviseur DIV et à délivrer deux tensions de sortie
UP et DN proportionnelles à la différence de phase mesurée,
Une pompe de charge CP destinée à transformer des impulsions de tension en impulsions de courant Ip, et
Un filtre passe bas FILT du second ordre composé d'une résistance R1 et de deux capacités Cl et C2 pour supprimer des signaux hautes fréquences issus du comparateur de phase PFD et de la pompe de charge CD, et pour générer une tension de filtrage Vfilt servant à contrôler l'oscillateur contrôlé en tension VCO afin que ce dernier puisse fournir une fréquence de sortie Fvco désirée.

On notera que la fréquence de référence Fref est fixe et est dérivée d'un Quartz représentant une horloge externe CLK (non représentée) au circuit intégré.

En mode fonctionnel, lorsque la PLL est stable, les fréquences de référence Fref et d'entrée Fdiv sont égales ainsi que les phases des signaux correspondants, ce qui signifie que Fvco = N*Fref. Le facteur N est constant, les impulsions des tensions de sortie UP et DN sont identiques et de largeur minimale. Il en résulte un courant nul en sortie de la pompe de charge CP et plus aucune charge n'est ajoutée ou retirée au filtre FILT. Par conséquent, cette tension de filtrage Vfilt est constante, elle est stabilisée.

Dans ce cas, la boucle à verrouillage de phase PLL possède une fonction de transfert définie comme ci-après, la fonction de transfert étant calculée au moyen d'une analyse de petits signaux bien connue de l'homme du métier.

#vco représente la phase de la tension de sortie Fvco dans le domaine fréquentiel, Bref la phase du premier signal d'entrée Fref dans le domaine fréquentiel, et s est la fréquence angulaire complexe.

On remarquera que la partie gauche de la fonction de transfert représente le gain G de la PLL tandis que la partie droite représente le filtre FILT compris dans la PLL.

La partie droite de la fonction de transfert est constante à la fréquence angulaire complexe près, si R1, Cl et C2 sont constants. Dans le cas contraire, un calibrage est également effectué sur R1, Cl et C2, par un procédé approprié. On peut voir que la fonction de transfert ainsi définie dépend des composants VCO, CP, DIV, Cl, C2... qui la composent, ces composants étant sujets à des variations de paramètres internes Kw, Ip, N... qui peuvent rendre instable l'ensemble de la fonction de transfert. Ces variations de paramètres sont par exemples dues à la température ambiante, au procédé de fabrication utilisé, aux interactions entres composants, à l'application développée.... On notera que seul le comparateur de phase PFD a un paramètre constant Kd.

Afin de fonctionner correctement, la boucle à verrouillage de phase doit posséder une fonction de transfert stable, i. e. substantiellement constante, car des paramètres tels que la stabilité, le temps d'établissement (appelé couramment dans la langue anglaise settling time ), et la bande passante de la fonction de transfert du bruit (appelé couramment dans la langue anglaise noise bandwidth ) dépendent directement de ladite fonction de transfert de la boucle PLL. On notera que le temps d'établissement d'une boucle PLL est le temps que la boucle mette pour changer de fréquence Fvco lorsque le rapport de division N de son diviseur DIV change. Par ailleurs, la fonction de transfert de bruit d'une boucle PLL est la réponse en fréquence de bruit de la boucle PLL.

Il est donc nécessaire de supprimer les effets dus aux variations des différents composants et donc d'obtenir le facteur Ip*Kw/N*C constant, C représentant l'ensemble des capacités du filtre FILT de la PLL, ici les deux capacités Cl et C2.

Afin de stabiliser la boucle à verrouillage de phase PLL, on utilise des moyens de calibrage CAL pour calibrer la boucle à une fréquence voulue constante de sorte que le gain G soit constant. On se base sur le fait que le gain G de la PLL est directement relié à une fréquence d'oscillations Fn de ladite PLL lorsque la résistance R1 est égale à 0, comme on peut le voir dans l'équation (2). En effet, si la valeur de la résistance R1 est égale à 0, la PLL va osciller à la fréquence d'oscillations Fn, appelée également fréquence naturelle d'oscillations telle que

La résistance R1 est donc essentielle pour la stabilité de la PLL.

Dans une étape de calibrage, on va ainsi rendre instable la PLL, la faire osciller, et l'amener jusqu'à une fréquence d'oscillations déterminée constante Fno, en corrigeant la fréquence naturelle d'oscillations Fn. La fréquence d'oscillations déterminée constante Fno est la fréquence que l'on veut obtenir en fonction de l'application développée de telle sorte que la PLL ait des performances optimales.

A cet effet, la boucle à verrouillage de phase PLL comprend lesdits moyens de calibrage CAL et ces derniers comportent, comme montré à la Fig.l : - Des premiers moyens SI, SHORT pour rendre instable la boucle à verrouillage de phase PLL de sorte qu'elle fournisse un signal sinusoïdal Vfilt; ces premiers moyens SI, SHORT vont permettre de court-circuiter la résistance R1 du filtre
FILT, - Des deuxièmes moyens COMP pour générer un signal carré à partir du signal sinusoïdal, et - Un circuit logique LOGIC pour : - déterminer la fréquence Fs du signal carré Vs, - comparer ladite fréquence avec une fréquence désirée Fno, et - commander la pompe de charge CP en vue de corriger la fréquence du signal carré en fonction de la fréquence désirée Fno.

Préférentiellement, les moyens de calibrage CAL comportent en outre des troisièmes moyens S2, DISCH pour déséquilibrer la boucle à verrouillage de phase PLL loin d'un point de fonctionnement normal de sorte que ledit signal sinusoïdal Vfilt fournit par la boucle PLL ait une amplitude élevée par rapport audit point de fonctionnement normal et qui s'établit rapidement.

Préférentiellement, les deuxièmes moyens COMP sont un comparateur, les premiers moyens SI, SHORT comportent un premier interrupteur analogique SI ayant une résistance faible par rapport à la résistance R1 associé à un premier signal d'interruption SHORT, et les troisièmes moyens S2, DISCH comportent un deuxième interrupteur analogique S2 associé à un deuxième signal d'interruption DISCH.

Selon une première configuration non limitative des moyens de calibrage CAL, le premier interrupteur SI est positionné en parallèle sur la résistance Rl du filtre FILT et le deuxième interrupteur S2 est positionné en parallèle sur la deuxième capacité C2 du filtre FILT.

Ainsi, pour calibrer la PLL, on effectue les étapes suivantes.

Dans une première étape 1), on initialise le calibrage.

Dans une première sous-étape la), un système de contrôle (non représenté) du circuit IC déclenche le calibrage au moyen d'un signal de déclenchement STARTCAL. Ce

signal est mis à l'état haut, il est envoyé au circuit logique LOGIC de la boucle PLL. La phase de calibrage commence.

On notera que tant que ledit signal STARTCAL est à l'état bas, aucun calibrage n'est déclenché. On notera également que le circuit intégré IC fonctionne sur un front montant ou descendant de l'horloge CLK ayant la fréquence de référence Fref. Aussi, pour être sûr que le signal de déclenchement STARTCAL sera pris en compte par ladite horloge externe CLK, ledit signal STARTCAL doit être au moins égal à une période d'horloge externe CLK.

Dans une deuxième étape 2), on effectue le calibrage de la manière suivante.

Dans une deuxième sous-étape 2a), on rend instable la boucle PLL. Le circuit logique LOGIC envoie le premier signal d'interruption SHORT au premier interrupteur SI. Ce dernier se ferme, ce qui rend instable la PLL car ledit interrupteur SI court-circuite la résistance RI (la première capacité Cl se décharge dans la résistance interne de l'interrupteur SI, cette dernière étant plus petite que la résistance RI du filtre) et de ce fait l'effet stabilisateur de ladite résistance RI est annulé. Ledit interrupteur SI reste fermé tant que le signal SHORT est émis.

Dans une deuxième sous-étape 2b), le circuit logique LOGIC envoie le deuxième signal d'interruption DISCH au deuxième interrupteur S2. Ce dernier se ferme pendant le temps d'émission du signal d'interruption DISCH correspondant, ledit signal étant émis au début du calibrage pendant une durée négligeable par rapport au temps total pris par la phase de calibrage. La fermeture de ce deuxième interrupteur S2 a pour effet de décharger la tension de filtrage Vfilt, i. e. de la positionner à la masse ou à la tension Vdd.

Lors de la réouverture dudit deuxième interrupteur S2, les oscillations démarrent loin de son point de fonctionnement normal appelé également point d'équilibre de la boucle à verrouillage de phase PLL, le point d'équilibre étant déterminé par la fréquence du circuit intégré déterminée en fonction de l'application voulue ou de façon équivalente par la tension de filtrage Vfilt en mode fonctionnel. Par conséquent, lesdites oscillations du signal Vfilt ont rapidement une amplitude élevée par rapport au point d'équilibre.

On notera que le deuxième interrupteur S2 est fermé pendant peu de temps. En effet, il n'est pas besoin de le maintenir fermé plus longtemps sinon on allongerait inutilement la phase de calibrage.

Les capacités du filtre FILT se déchargent alors très rapidement. Ainsi, lors de la réouverture du deuxième interrupteur S2, la boucle PLL fournit un signal sinusoïdal Vfilt d'amplitude substantiellement élevée, comme illustré à la Fig. 2. Très rapidement cette amplitude devient constante et les oscillations sont alors stabilisées.

On notera que les deux sous-étape 2a) et 2b) peuvent s'effectuer en même temps ou l'une après l'autre. Dans le cas où l'on effectue ces deux sous-étapes séquentiellement,

préférentiellement, la deuxième étape 2b) est effectuée avant la première sous-étape 2a).

En effet, lorsque le premier interrupteur SI se ferme, la boucle PLL devient instable et oscille, mais près de son point de fonctionnement Vfilt pris en mode fonctionnel. L'oscillation est donc lente et l'on obtient de grandes amplitudes qu'après avoir attendu longtemps. Au contraire, si l'on ferme et ouvre le deuxième interrupteur S2 avant, la PLL est déséquilibrée loin de son point de fonctionnement normal et donc oscille rapidement avec une amplitude élevée par rapport au point de fonctionnement normal, de l'ordre d'une centaine de millivolts. Dans ce cas, on n'attend très peu de temps pour commencer le calibrage. On notera qu'une petite amplitude par rapport au point de fonctionnement normal se situe autour d'une dizaine de millivolts.

On notera par ailleurs que la première sous-étape 2a) est nécessaire car sans elle, si on n'utilise uniquement que le deuxième interrupteur S2, au bout d'un certain temps, la boucle PLL revient à son point d'équilibre normal.

Dans une troisième sous-étape 2c), le comparateur COMP transforme le signal sinusoïdal Vfilt obtenu en un signal carré Vs qui pourra être utilisé par le circuit logique LOGIC. Grâce à la grande amplitude dudit signal sinusoïdal Vfilt, le comparateur COMP peut facilement être implémenté et générer un signal carré Vs lisible. Ledit signal carré Vs est par suite envoyé au circuit logique LOGIC.

Dans une quatrième sous-étape 2d), le circuit logique LOGIC, mesure la fréquence d'oscillations Fs du signal carré Vs, compare ladite fréquence Fs avec une fréquence constante désirée Fno, et détermine une valeur de courant Ip de la pompe de charge CP à appliquer au filtre FILT du second ordre de sorte que la PLL oscille à la fréquence désirée Fno. Cette détermination se fait préférentiellement par la technique d'approximations successives bien connue de l'homme du métier.

On notera que la valeur de la fréquence désirée Fno est choisie en fonction des valeurs nominales des composants qui composent la boucle à verrouillage de phase PLL, de sorte que ladite PLL ait des performances optimales, les valeurs nominales des différents composants étant connues selon les techniques de fabrication utilisées.

Afin de fixer la PLL à une fréquence désirée d'oscillations Fno, il est nécessaire d'avoir un temps de référence. Le signal REF de l'horloge externe CLK de fréquence connue Fref est pris comme temps de référence.

On remarquera que la fréquence Fs du signal carré Vs est égale à la fréquence naturelle d'oscillations Fn de la PLL à un temps donné.

On notera que la fréquence Fs du signal carré Vs est inférieure à cette fréquence d'entrée d'horloge Fref. En effet, pour qu'une PLL soit stable il faut que la fréquence de référence Fref soit environ 10 fois supérieure à la fréquence naturelle d'oscillations Fn et

donc à la fréquence Fs du signal carré. Par conséquent, on compte le nombre Nref de périodes d'horloge Tref dans le signal d'horloge REF pendant une période du signal carré Ts et on compare ce nombre Nref avec le nombre désiré Napp = Fref/Fno de périodes correspondant à la fréquence désirée Fno.

Si le nombre Nref comptés de périodes d'horloge Fref est inférieur au nombre désiré Napp, cela veut dire que la PLL oscille à une fréquence naturelle d'oscillations Fn plus grande que celle désirée Fno. Dans ce cas, le courant Ip de la pompe de charge CP doit être décrémenté. Dans le cas contraire, le courant Ip doit être incrémenté. On notera que la fréquence naturelle d'oscillations Fn est proportionnelle à la racine carrée du courant Ip de la pompe de charge CP.

Bien entendu, on peut compter le nombre de périodes de référence Tref sur un nombre plus élevé de périodes du signal carré Ts et donc d'oscillations Tn de la PLL, ce qui est plus avantageux. En effet, dans le cas où le rapport entre une période Ts du signal carré et une période de référence Tref serait égal à 10, et si le décompte s'effectue sur cinq périodes Ts du signal carré, on aura une précision de calcul de différence de 1/50, soit 2% au lieu d'une précision de 1/10, soit 10% dans le cas où seule une période Ts du signal carré serait prise en compte. On améliore ainsi la précision du comptage.

Préférentiellement, le circuit logique LOGIC comprend des moyens logiques d'approximation successive (couramment appelé dans la langue anglaise Successive Approximative Logic ) et connu de l'homme du métier. Ces moyens logiques d'approximation successive SAR (non représentés) se basent sur un mot S~MOT de K bits. A chaque réception de résultat de la comparaison par le circuit logique LOGIC, soit ici le nombre de périodes de référence Nref, les moyens logiques d'approximation SAR positionnent un des K bits du mot S~MOT à 1 ou à 0. Si le nombre de périodes Nref est plus grand que le nombre de périodes désiré Napp, la fréquence d'oscillations Fn de la boucle est plus petite que la valeur désirée Fno ; le bit courant associé du mot S~MOT est mis à 1 (de façon à augmenter le courant et par suite la fréquence d'oscillations Fn et donc de se rapprocher de la valeur désirée) et le bit suivant est positionné à 1 ; le courant Ip est alors incrémenté d'une pondération associée au bit courant. Dans le cas contraire, le bit courant associé est mis à 0 et le courant est décrémenté de la pondération associée au bit courant.

Pour K bits, le circuit logique ne nécessite que K itérations, une sur chaque bit du mot S~MOT, les itérations correspondant ici à K périodes Ts du signal carré Vs ou encore K périodes d'oscillations Tn. Ainsi, les moyens d'approximation SAR, en fonction du nombre de périodes de référence Nref calculées, génère un signal numérique de correction S~MOT qui est le mot de K bits, K déterminant un nombre de pas déterminant une résolution de correction.

Ces moyens d'approximation SAR permettent également de garder en mémoire les K bits de correction lorsque la phase de calibrage s'effectue. Cela permet par la suite, à la pompe de charge CP d'utiliser ces K bits comme entrée et d'en déduire un signal de correction. Ainsi, le mot S~MOT de K bits est envoyé à la pompe de charge CP qui transforme ledit mot S~MOT en un signal analogique qui corrige la tension de filtrage Vfilt de la PLL. La correction se fait progressivement, car elle se fait en fonction du signal de correction numérique S~MOT qui est fournit de manière cyclique à la pompe de charge CP jusqu'à ce que la fréquence associée à la tension Vfilt atteigne la fréquence désirée Fno. Ce mot S~MOT permet ainsi de déterminer une correction précise de la tension de filtrage Vfilt et donc de la fréquence naturelle d'oscillations Fn associée. On notera que la pompe de charge CP transforme le mot S~MOT en un courant analogique de correction et délivre en sortie une tension de correction correspondante.

Ainsi, le circuit logique LOGIC fonctionne sur un algorithme qui peut être implémenté de la manière suivante.

1. Mettre les signaux SHORT et DISCH à l'état haut et initialiser les bits de la pompe de charge CP = 1 0 0 0 0 0 (S2 et SI fermés)
2. Attendre xxx microsecondes (pour que le filtre FILT se décharge)
3. Remettre à zéro le signal DISCH (S2 ouvert et SI fermé)
4. Attendre yyy microsecondes que la PLL oscille de façon stable (l'amplitude du signal sinusoïdal est élevée)
5. Pour n=K (nombre de bits de la SAR) jusqu'à 1
1. Compter le nombre Nref de périodes du signal d'horloge REF entre le 1er front montant du signal carré Vs jusqu'au front montant suivant (i.e. pendant 1 période Tn de la PLL)
2. Au front montant suivant, si Nref > Napp, alors S~MOTbits[n] =1
3. S~MOTbits[n-l] = 1
6. Mettre le signal SHORT à zéro (SI ouvert)
7. Attendre zzz microsecondes (pour que la PLL se stabilise de nouveau)
8. Mettre le signal de fin de calibrage CALDONE à 1 (fin de calibrage, retour au mode fonctionnel)
Dans une dernière étape 3), lorsque le calibrage, i.e. la correction de la fréquence naturelle d'oscillations Fn, est terminé, tous les bits du mot S~MOT ont été utilisés (ils sont comptés au moyen d'un compteur interne non représenté), un signal d'arrêt CALDONE est envoyé par le circuit logique LOGIC au système de contrôle du circuit intégré IC. Le calibrage est alors arrêté. Le premier signal d'interruption SHORT n'est plus émis, il est mis à l'état bas. Le deuxième interrupteur SI est donc réouvert et le circuit intégré IC

revient au mode fonctionnel. Par ailleurs, le comparateur COMP est désactivé, i.e. éteint. Le comparateur COMP ne consomme ainsi pas de courant quand il n'est pas utilisé, ce qui permet d'économiser de l'énergie.

On notera qu'avantageusement, la phase de calibrage est effectuée à chaque initialisation ou power-on reset du récepteur contenant le circuit intégré IC. Ceci permet de réinitialiser le mot S~MOT qui est effacé de la mémoire du circuit logique SAR lors d'un power-on reset .

De plus, on notera que cette phase de calibrage est répétée de façon cyclique (cycle qui peut être programmé), préférentiellement de l'ordre de la minute, chaque fois que le récepteur est inactif, i. e. ne communique pas avec une station de base. Ces périodes de non-communication sont connues dans le récepteur au niveau d'un contrôleur de communication (non représenté) du mobile. Cela permet de s'adapter dans le temps et de prendre en compte les variations de la tension d'offset d'un circuit DEVICE, ladite tension variant en fonction de l'évolution des composants dudit circuit dans le temps, en fonction de la température....

Un exemple de calibrage est illustré dans les Fig. 2 et 3. Dans cet exemple, la PLL fonctionne avec une tension d'alimentation de 1,8V.

Sur la Fig. 2, Avant le temps TO, i. e. avant la phase de calibrage, en mode fonctionnel, la tension d'entrée Vfilt du filtre FILT est constante et est égale à 0. 9V dans cet exemple.

Au temps TO, le signal de déclenchement STARTCAL de calibrage est activé par le circuit intégré IC et les signaux SHORT et DISCH sont émis par le circuit logique LOGIC. Le premier interrupteur SI se ferme ce qui rend instable la PLL. Le deuxième interrupteur S2 se ferme également, la tension de filtrage Vfilt est mise à la masse jusqu'au temps Tl où le deuxième signal d'interruption DISCH est de nouveau mis à l'état bas. Les capacités Cl et C2 se déchargent dans le deuxième interrupteur S2.

Au bout de quelques microsecondes, ici, 5 microsecondes, le deuxième interrupteur S2 s'ouvre. Au moment de son ouverture, la PLL se met à osciller et délivre un signal sinusoïdal Vfilt dont l'amplitude est élevée par rapport à la constante 0,9V, ledit signal oscillant entre environ 0. 2V et 1,5V. comme on peut le voir, l'amplitude élevée s'établit rapidement. Dans l'exemple cité, les valeurs maximum et minimum de la tension de filtrage Vfilt sont respectivement de OV et 1. 8V. Le signal sinusoïdal devient stable au bout d'environ 40 s (alors que si on avait fermé le premier interrupteur SI en premier, on aurait eu un signal stable au bout d'lms) et oscille alors entre 0.4V et 1.4V.

Par la suite, le comparateur COMP se déclenche. Il génère alors un signal carré Vs correspondant au signal sinusoïdal Vfilt. Le signal carré Vs varie entre les valeurs extrémité de OV et 1. 8V. Ledit signal carré Vs est alors envoyé dans le circuit logique LOGIC qui détermine par pas successifs au moyen d'un mot S~MOT la correction à apporter à la fréquence Fs du signal carré Vs pour arriver à la fréquence désirée Fno.

On notera de nouveau que le deuxième signal d'interruption DISCH a une durée négligeable par rapport à la totalité de la phase de calibrage, i.e. quelques %, le temps que le filtre FILT se décharge.

Chaque bit du mot S~MOT représente une pondération pour le courant Ip. Dans cet exemple, le mot est composé de 6 bits. Ainsi, dans cet exemple, les 6 bits possèdent des poids respectifs de 1/2,1/4, 1/8,1/16, 1/32,1/64, le 6ème bit qui est le bit de poids le plus fort MSB ayant le plus grand poids 1/2. Avant le début du calibrage, le 6ème bit est positionné à 1 et tous les autres bits à 0. Lors d'une première période d'oscillation Tnl, le nombre de périodes Nref du signal carré Vs est inférieur au nombre de périodes désiré Napp. Le 6ème bit est mis à 0, le Sème bit est mis à 1 et le courant Ip de la pompe de charge CP est modifié. La fréquence d'oscillations Fn de la PLL change en fonction de la nouvelle valeur du courant de la pompe de charge CP et le comparateur COMP sort un signal carré Vs de fréquence Fs correspondant.

Lors d'une deuxième période d'oscillation Tn2, le nombre de périodes Nref du signal carré Vs est de nouveau inférieur au nombre de périodes désiré Napp. Le Sème bit est mis à 0, le 4ème bit est mis à 1 et le courant Ip de la pompe de charge CP est modifié. La fréquence d'oscillations Fn de la PLL change en fonction de la nouvelle valeur du courant de la pompe de charge CP. Le comparateur COMP sort la nouvelle fréquence Fs du signal carré Vs correspondant..., et ainsi de suite jusqu'à la sixième période d'oscillation Tn6 où tous les 6 bits ont été déterminés correctement et où la PLL oscille à la fréquence désirée Fno.

Le tableau ci-après est un exemple de détermination des 6 bits du mot S~MOT.

Itération <SEP> Nref- <SEP> S~MOT <SEP> Bit <SEP> Poids <SEP> valeur
<tb> Napp
<tb> Début <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 5 <SEP> 1/2 <SEP> 0
<tb> 1 <SEP> <0 <SEP> 010000 <SEP> 4 <SEP> 1/4 <SEP> 0
<tb> 2 <SEP> <0 <SEP> 001000 <SEP> 3 <SEP> 1/8 <SEP> 1
<tb> 3 <SEP> >0 <SEP> 001100 <SEP> 2 <SEP> 1/16 <SEP> 0
<tb> 4 <SEP> <0 <SEP> 001010 <SEP> 1 <SEP> 1/32 <SEP> 1
<tb> 5 <SEP> >0 <SEP> 001011 <SEP> 0 <SEP> 1/64 <SEP> 0
<tb> 6 <SEP> <0 <SEP> 001010
<tb>

On notera que plus le nombre K de bits dans le mot S~MOT est important, plus les pas seront petits et par conséquent plus précis sera le calibrage.

Sur la Fig. 3 est représenté la fréquence d'oscillations Fn de la PLL en fonction du temps. Dans cet exemple, on a considéré les valeurs suivantes. Fref = 24MHz, Nref = 197, Fno désirée = 24.106/197 = 121,83kHz. Après stabilisation des oscillations (le signal DISCH est remis à 0), au point A, le calcul par approximations successives commence. On peut voir qu'au bout de 150s, au point B, ce qui correspond à K itérations des moyens logiques par approximation successive SAR, la fréquence d'oscillations Fn de la PLL converge progressivement vers la fréquence désirée Fno pour atteindre la valeur de 121,69kHz.

Quand le calibrage est terminé, au temps T2, le circuit logique LOGIC met à l'état bas le signal SHORT et envoie un signal de fin de calibrage CALDONE au système de contrôle du circuit intégré IC. Lorsque le signal SHORT est remis à l'état bas, le premier interrupteur SI s'ouvre de nouveau et la résistance RI du filtre joue de nouveau son rôle de stabilisateur de la boucle PLL. Par ailleurs, le signal de fin de calibrage prévient la PLL qu'elle peut revenir en mode fonctionnel. Désormais, on peut voir que le comparateur COMP n'est plus actif et que la tension du filtre Vfilt redevient stable, i.e. constant.

Selon un deuxième mode de réalisation de la boucle à verrouillage de phase PLL, illustré à la Fig. 7, la PLL ne comprend plus de résistance RI dans sa boucle de filtre FILT. La résistance RI est remplacée par une pompe de charge additionnelle CPA. Par ailleurs l'oscillateur contrôlé en tension VCO de la boucle à verrouillage de phase PLL comporte un convertisseur tension-courant VTOI (couramment appelé dans la langue anglaise voltage to current converter ) et un oscillateur contrôlé en courant CCO.

La pompe de charge additionnelle CPA a la même fonction de stabilisation que la résistance RI du premier mode de réalisation vu précédemment. Pour stabiliser la boucle PLL, cette pompe de charge additionnelle CPA injecte un courant IpA directement sur un n#ud de l'oscillateur contrôlé en tension VCO. Le courant additionnel IpA est envoyé sur le point de connexion situé entre le convertisseur tension-courant VTOI et l'oscillateur contrôlé en courant CCO, comme on peut le voir sur la Fig. 7.

A ce moment, pour rendre la boucle à verrouillage de phase PLL instable, il suffit de couper le courant IpA de cette pompe de charge additionnelle CPA. A cet effet, le circuit logique LOGIC envoie le signal d'interruption SHORT à la pompe de charge additionnelle CPA. Cette dernière comporte un circuit interne de coupure de courant (non représenté) qui lorsqu'il reçoit le signal d'interruption SHORT coupe le courant IpA de ladite pompe de

charge CPA. Les premiers moyens pour rendre instables la boucle à verrouillage de phase PLL sont donc ici le signal d'interruption SHORT et le circuit interne de coupure de courant de la pompe de charge additionnelle CPA. Dans ce cas, le deuxième interrupteur S2 est mis en parallèle sur la première capacité Cl et les moyens de calibrage CAL ne comportent plus de premier interrupteur SI.

Bien entendu, le cadre de l'invention n'est nullement limité aux modes de réalisation décrits ci-dessus et des variations ou modifications peuvent y être apportés sans pour autant s'écarter de l'esprit et de la portée de l'invention. Ainsi, comme illustré à la Fig. 5, selon une deuxième configuration des moyens de calibrage CAL sur un filtre du 2ndordre, le premier interrupteur SI est placé en série entre la première capacité Cl et la résistance R1.

Par ailleurs, on remarquera qu'il est courant de remplacer le filtre du 2nd ordre compris dans la PLL par des filtres du 1er représenté à la Fig. 4 ou même 3ème ordre représenté à la Fig. 6.

Ainsi, sur la Fig.4, le premier interrupteur SI est placé en parallèle sur la résistance R et le deuxième interrupteur S2 est placé en parallèle par rapport à la capacité C du filtre à l'opposé du premier interrupteur SI.

Sur la Fig.5, on peut voir que le deuxième interrupteur S2 est placé en parallèle sur la troisième capacité C3, et le premier interrupteur SI en parallèle sur la résistance R1 ou en parallèle sur la deuxième résistance R2.

On notera que de façon pratique, on peut, par exemple, implémenter le circuit intégré comprenant la boucle PLL avec la technologie CMOS 0. 18 m. Les interrupteurs SI et S2 sont alors des interrupteurs analogues CMOS complémentaire (couramment appelé dans la langue anglaise analog CMOS complementary switch ) et le comparateur COMP est une paire différentielle NMOS suivie d'un étage de conversion différentielle vers sortie unique.

Ainsi, l'invention présente de nombreux avantages listés ci-après.

Premièrement, le procédé de calibrage selon l'invention est simple. Il ne se base pas sur une mesure exacte des paramètres de chaque composant de la boucle à verrouillage de phase, et n'essaye pas de compenser les variations de chaque composant, ce qui présente une certaine difficulté.

Par ailleurs, ce procédé, en se référant uniquement au signal de l'horloge externe du circuit qui est présente de façon constante, ne requiert pas la présence de courant ou tension de référence extérieurs supplémentaires. On évite ainsi, d'une part, de créer des

circuits extérieurs nécessaires pour fournir de tels courant et tension, et d'autre part, d'utiliser des calculs compliqués pour faire des mesures précises de tels courant et tension.

Deuxièmement, les moyens de calibrage du circuit intégré sont simples à mettre en oeuvre puisqu'ils n'utilisent que des éléments analogiques simples tels que les interrupteurs et comparateur qui par ailleurs sont petits et ne prennent donc pas beaucoup de place sur le silicium du circuit intégré.

De plus, ces moyens de calibrage ne consomment pas de courant quand ils ne fonctionnent pas, i.e. quand la phase de calibrage n'est pas active.

Enfin, la méthode de calibrage est flexible et peut facilement être adaptée à différentes configurations de filtres et différentes fréquences de fonctionnement, comme nous l'avons vu précédemment.

Bien entendu, l'invention n'est nullement limitée au domaine de la téléphonie mobile, elle peut s'étendre à d'autres domaines, notamment à tous ceux qui utilisent un circuit intégré nécessitant une boucle à verrouillage de phase, domaines relatifs aux télécommunications utilisant, par exemple le standard Bluetooth ou le protocole de communication LAN , à l'imagerie, à la télévision....

Aucun signe de référence dans le présent texte ne doit être interprété comme limitant ledit texte.

Le verbe "comprendre" et ses conjugaisons ne doivent également pas être interprétés de façon limitative, i.e. ils ne doivent pas être interprétés comme excluant la présence d'autres étapes ou éléments outre ceux définis dans la description, ou encore, comme excluant une pluralité d'étapes ou d'éléments déjà listés après ledit verbe et précédés de l'article "un" ou "une".

Claims

REVENDICATIONS 1. Circuit intégré (IC) comportant une boucle à verrouillage de phase (PLL), une pompe de charge (CP) et des moyens de calibrage (CAL) de la boucle, caractérisé en ce que les moyens de calibrage (CAL) comportent : - Des premiers moyens (SI, SHORT) pour rendre instable la boucle à verrouillage de phase (PLL) de sorte qu'elle fournisse un signal sinusoïdal (Vfilt), - Des deuxièmes moyens (COMP) pour générer un signal carré (Vs) à partir du signal sinusoïdal (Vfilt), - Un circuit logique (LOGIC) pour : - déterminer la fréquence (Fs) du signal carré (Vs), - comparer ladite fréquence (Fs) avec une fréquence désirée (Fno), et - commander la pompe de charge (CP) en vue de corriger la fréquence (Fs) du signal carré en fonction de la fréquence désirée (Fno).
2. Circuit intégré selon la revendication 1, caractérisé en ce que les moyens de calibrage (CAL) comportent en outre des troisièmes moyens (S2, DISCH) pour faire osciller la boucle à verrouillage de phase (PLL) loin d'un point de fonctionnement normal de sorte que ledit signal sinusoïdal (Vfilt) ait une amplitude élevée par rapport audit point de fonctionnement normal et qui s'établit rapidement.
3. Circuit intégré selon la revendication 1, caractérisé en ce que la pompe de charge (CP) corrige la fréquence (Fs) du signal carré (Vs) par pas successifs.
4. Procédé de calibrage d'une boucle à verrouillage de phase (PLL) comprise dans un circuit intégré (IC) comprenant une pompe de charge (CP), caractérisé en ce qu'il comporte les étapes de : - Rendre instable la boucle à verrouillage de phase (PLL) de sorte qu'elle fournisse un signal sinusoïdal, - Générer un signal carré (Vs) à partir du signal sinusoïdal (Vfilt), - Déterminer la fréquence (Fs) du signal carré (Vs), - Comparer ladite fréquence (Fs) avec une fréquence désirée (Fno), et - Commander la pompe de charge (CP) en vue de corriger la fréquence (Fs) du signal carré en fonction de la fréquence désirée (Fno).
5. Procédé de calibrage d'une boucle à verrouillage de phase (PLL) selon la revendication 4, caractérisé en ce qu'il comporte une étape supplémentaire de faire

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osciller la boucle à verrouillage de phase (PLL) loin d'un point de fonctionnement normal de sorte que ledit signal sinusoïdal (Vfilt) ait une amplitude élevée par rapport audit point de fonctionnement normal et qui s'établit rapidement.
6. Procédé de calibrage d'une boucle à verrouillage de phase (PLL) selon la revendication 4, caractérisé en ce que l'étape de commander la pompe de charge (CP) se fait par pas successifs.
7. Récepteur comprenant un circuit intégré (IC) tel que revendiqué dans l'une des revendications 1 à 3.