JP4791185B2 - 補正回路 - Google Patents

Description

本発明は、デジタル情報の伝送技術に関し、特に、マンチェスタ符号で符号化されているデジタル信号でＡＳＫ（振幅偏移変調：Amplitude Shift Keying）方式により変調されている信号から、元のデジタル信号を復調するＡＳＫ受信機での実施に好適な技術に関する。

図１１及び図１２を用いて一般的なＡＳＫ受信機の原理を説明する。図１１はＡＳＫ受信機の一般的な構成を示しており、図１２は、図１１に示したＡＳＫ受信機の各部の動作波形例を示している。

対数増幅器１０１には、ＲＦ（高周波：Radio Frequency ）帯若しくはＩＦ（中間周波：Intermediate Frequency）帯の信号（図１１における（Ａ）の信号）が入力される。なお、この信号は、マンチェスタ符号で符号化されているデジタル信号で搬送波を振幅変調したものである。対数増幅器１０１は、入力されたこの信号を対数増幅する。

包絡線検出器１０２は、対数増幅器１０１から出力される信号を包絡線検波して当該信号の包絡線（図１２における（Ｂ）の信号）を出力する。
デューティ（Duty）補正回路１０３は、包絡線検出器１０２から出力される包絡線より、元のデジタル信号（図１２における（Ｃ）の信号）を再生する。

復調器１０４は、マンチェスタ符号で符号化されているデジタル信号から元のデジタルデータ（図１２における（Ｄ）のデータ）を復号する。
ここで、マンチェスタ符号について説明する。

マンチェスタ符号（Manchester code ）は、元のデータが１の場合には、所定の１周期（Ｔｓ）のうちの前半を０とし後半を１にする一方、元のデータが０の場合には、所定の１周期（Ｔｓ）のうちの前半を１とし後半を０にする符号化方式である。なお、元のデータが１の場合に、１周期（Ｔｓ）のうちの前半を１とし後半を０にする一方、元のデータが１の場合には、１周期（Ｔｓ）のうちの前半を０とし後半を１にするように符号化してもよい。いずれにしても、このようにしてマンチェスタ符号化されたデジタル信号は、理想的には、１が出力される期間と０が出力される期間との比が５０：５０となる。

次に、図１１におけるデューティ補正回路１０３について更に説明する。
前述したように、デューティ補正回路１０３は、包絡線検出器１０２の出力より、マンチェスタ符号化されているデジタル信号を再生する。デューティ補正回路１０３は、１周期（Ｔｓ）における丁度半分の時刻において、その出力が“０”（ローレベル）から“１” （ハイレベル）へ、あるいは、“１”（ハイレベル）から“０”（ローレベル）へと切り替わることが理想的である。ここで、１周期（Ｔｓ）内での“１”の時間と“０”の時間との比（デューティ比）が理想的な５０：５０からある程度以上ずれると、復調器１０４が元のデータの判定ができず復号できなくなってしまう。従って、デューティ補正回路１０３は、再生するデジタル信号のデューティ比が５０：５０（５０％）からなるべくずれないようにすることが必要となる。

ここで図１３について説明する。同図は、デューティ補正回路１０３の一般的な回路構成例を示している。
図１３に示した回路は、比較的高次のフィルタ（ローパスフィルタまたはバンドバスフィルタ）１１１と、抵抗１１２及びコンデンサ１１３より成り、このフィルタ１１１の出力から低周波成分を取り出すＬＰＦ（ローパスフィルタ）と、フィルタ１１１の出力が正入力端子に入力され、ＬＰＦの出力が負入力端子に入力されているコンパレータ１１４とより構成されている。

コンパレータ１１４は、フィルタ１１１から出力される信号の電圧と、上記のＬＰＦによって得られる当該信号の平均電圧とを比較し、この比較結果を出力する。ここで、フィルタ１１１から出力される信号のデューティ比が５０％であれば、当該信号の平均電圧は、当該信号の振幅幅のちょうど中間の位置となる。従って、この平均電圧を判定閾値として当該信号の電圧の高低をコンパレータ１１４が判定することにより、マンチェスタ符号化されている元のデジタル信号が再生される。

一方、特許文献１には、デューティ補正回路１０３として、図１４に示す回路が開示されている。この回路は、コンパレータ１２１と積分器１２２とより構成されている。
積分器１２２は、抵抗１２３、コンデンサ１２４、及びオペアンプ１２５より構成されている。ここで、コンデンサ１２４は、オペアンプ１２５の反転入力端子と出力端子との間に挿入されており、抵抗１２３の一端はオペアンプ１２５の反転入力端子と接続されている。なお、この抵抗１２３のもう一端には、積分器１２２に入力される信号の電圧が印加される。なお、オペアンプ１２５の非反転入力に端子は、参照電圧Ｖｒｅｆ２（例えば電源電圧の１／２程度の電圧）が印加されている。

オペアンプ１２５が出力する電圧Ｖｒｅｆ１は積分器１２２の出力である。この電圧Ｖｒｅｆ１はコンパレータ１２１の一方の比較端子（正入力端子）へ入力される。一方、積分器１２２の入力には、コンパレータ１２１の出力信号、すなわち、図１３の回路の出力である、マンチェスタ符号化されている元のデジタル信号が入力される。

包絡線検出器１０２が出力する包絡線の信号は、コンパレータ１２１のもう一方の比較端子（負入力端子）に入力される。
この図１３の回路では、コンパレータ１２１が出力するマンチェスタ符号化されているデジタル信号のデューティ比が５０％から外れると、このデューティ比を５０％に近づける方向に積分器１２２の出力電圧Ｖｒｅｆ１が変化する。従って、包絡線検出器１０２が出力する包絡線の信号の波形に依存することなしに、図１３の回路の出力信号のデューティ比の改善がなされる。
特開２００１−２１１２１４号公報

図１３に示した回路が良好に動作するためには、フィルタ１１１から出力される信号のデューティ比が５０％近傍であることが望ましい。このためには、フィルタ１１１を高次のものとする必要がある。しかし、高次のフィルタを構成するには多くの部品点数が必要であり、コストアップの要因となり、また集積回路化の難度が上昇する。

この点、図１４に示した回路では高次のフィルタは不要である。しかし、元のデジタル信号のデータレートが高い（１周期（Ｔｓ）が短い）場合にこの回路でデジタル信号の再生を行うためには、オペアンプ１２５として高速のものが必要となり、消費電流が大きくなってしまう。更に、積分器１２２における参照電圧Ｖｒｅｆ２が、所定の電圧から外れると、デューティ比がずれてしまう。また、図１４の回路に入力される包絡線の信号が急激に変化した場合には、安定したデューティ比のデジタル信号が得られるまでに、積分器１２２の時定数分に連動した時間を要する。従って、再生するデジタル信号のデューティ比を安定化させるために積分器１２２の時定数を大きくすると、入力信号の急激な変化に対する応答性が低下してしまうという問題もある。

本発明では、高次のフィルタが不要で、低消費電流化が実現でき、安定なＤｕｔｙ比が得られ、かつ、急激な変化に対する応答が速い、Ｄｕｔｙ補正回路を提供する。
本発明は上述した問題に鑑みてなされたものであり、その解決しようとする課題は、高次のフィルタを用いることなく、低消費電流で、入力信号に対する応答性が良好で、且つ、安定したデジタル信号のデューティ比が得られる当該デューティの補正回路を提供することである。

本発明の態様のひとつである補正回路は、マンチェスタ符号であるデジタル信号で振幅変調されている変調信号を包絡線検波して得られる包絡線信号の電圧とコンデンサの端子電圧との大小の比較を行う比較器と、当該比較の結果に応じて電流の吐き出し若しくは吸い込みを行って当該コンデンサの充放電を行うチャージポンプと、を有することを特徴とするものであり、この特徴によって前述した課題を解決する。

この構成によれば、包絡線信号の電圧と端子電圧が比較されるコンデンサに対する当該比較結果に応じた充放電をチャージポンプで行うので、入力信号に対する応答性が良好である上に、高速なオペアンプを用いる場合に比べて少ない消費電流で安定したデジタル信号のデューティ比を得ることができる。

なお、上述した本発明に係る補正回路において、当該コンデンサを備えて構成されており当該チャージポンプの出力電流を電圧へと変換するフィルタを更に有するように構成してもよい。

ここで、当該フィルタは、当該チャージポンプの出力と定電圧源若しくはグランドとの間に接続される第一のコンデンサと、当該チャージポンプの出力に一方の端子が接続されている抵抗と、当該抵抗のもう一方の端子と当該定電圧源若しくは当該グランドとの間に接続される第二のコンデンサと、を備えて構成されており、当該コンデンサの端子電圧を、当該第二のコンデンサの端子電圧としてもよい。

この構成によれば、安定性と応答性とのバランスを良好なものとすることができる。
あるいは、当該フィルタは、当該コンデンサが当該チャージポンプの出力と定電圧源若しくはグランドとの間に接続されて構成されていてもよい。

この構成によれば、少ない素子数でフィルタを構成することができる。
また、前述した本発明に係る補正回路において、当該比較器から出力される信号のデューティを測定するデューティ測定部と、当該デューティの測定結果に応じて、当該チャージポンプによる当該コンデンサの充放電に要する時間を変化させる制御を行う充放電制御部と、を有するように構成してもよい。

この構成によれば、比較器から出力される信号のデューティ比が適正範囲から外れたときにおける回路の応答性の向上と、当該デューティ比が適正範囲内に復帰したときにおける回路の安定性の維持とを両立させることができる。

なお、このとき、当該充放電制御部は、当該チャージポンプが吐き出し若しくは吸い込みを行う電流量を変化させる制御を行うように構成してもよい。
若しくは、このとき、当該充放電制御部は、当該コンデンサの容量を変化させる制御を行うように構成してもよい。

これらのどちらの構成によっても、チャージポンプによるコンデンサの充放電に要する時間を変化させることができる。
また、このとき、当該デューティ測定部は、当該比較器の出力におけるハイレベル信号の継続時間及びローレベル信号の継続時間を計測し、当該充放電制御部は、当該継続時間のうちの少なくともどちらかに所定時間以上の変化が生じたときに当該制御を行う、ように構成してもよい。

若しくは、このとき、当該デューティ測定部は、当該比較器の出力におけるハイレベル信号とローレベル信号との継続時間の差を計測し、当該充放電制御部は、当該継続時間の差に所定時間以上の変化が生じたときに当該制御を行う、ように構成してもよい。

これらのどちらの構成によっても、比較器から出力される信号のデューティの測定結果に応じて、チャージポンプによるコンデンサの充放電に要する時間を変化させることができる。

また、このとき、当該充放電制御部は、当該時間を延ばす向きに変化させるときには、当該時間を縮める向きへの変化よりも緩やかに変化させるように構成してもよい。
この構成によれば、コンデンサの充放電に要する時間を定常状態へと戻した直後における回路の安定性が向上する。

本発明によれば、以上のようにすることにより、高次のフィルタを用いることなく、低消費電流で、入力信号に対する応答性が良好で、且つ、安定したデジタル信号のデューティ比が得られる当該デューティの補正回路の提供が可能となるという効果を奏する。

以下、本発明の実施の形態を図面に基づいて説明する。
まず図１について説明する。同図は本発明を実施するデューティ補正回路の第一の例を示している。同図に示す回路は、コンパレータ１０、チャージポンプ２０、及びフィルタ３０を備えて構成されている。

コンパレータ（比較器）１０の正入力端子には、図１１に示した包絡線検波器１０２の出力、すなわち、マンチェスタ符号であるデジタルデータで振幅変調されている変調信号を包絡線検波して得られる包絡線信号が入力される。一方、コンパレータ１０の負入力端子（比較端子）には、フィルタ３０から出力される電圧Ｖｒｅｆ１が印加されている。コンパレータ１０は、この包絡線信号の電圧と電圧Ｖｒｅｆ１との大小比較を行い、包絡線信号電圧がＶｒｅｆ１よりも大きければハイレベルの信号（以下、「Ｈ信号」を記す）を出力し、包絡線信号電圧がＶｒｅｆ１よりも小さければローレベルの信号（以下、「Ｌ信号」を記す）を出力する。このコンパレータ１０から出力される信号が、図１に示した回路の出力信号となっている。

チャージポンプ２０は、電流源２１及び２２、スイッチ２３及び２４、並びにインバータ２５を備えて構成されている。
電流源２１とスイッチ２３とは直列接続されており、図１の回路の電源線とチャージポンプ２０の出力との間に挿入されている。スイッチ２３は、コンパレータ１０の出力に応じて開閉する。すなわち、コンパレータ１０がＨ信号を出力しているときにはスイッチ２３が短絡するので、電流源２１が流し出す定電流はこのときにのみチャージポンプ２０の出力から吐き出される。

一方、電流源２２とスイッチ２４とは直列接続されており、チャージポンプ２０の出力と図１の回路のグランド（基準電位）との間に挿入されている。スイッチ２４は、コンパレータ１０の出力に応じて開閉する。但し、コンパレータ１０の出力はインバータ２５を介してスイッチ２４へと導かれているため、インバータ２５の作用により、コンパレータ１０がＬ信号を出力しているときにスイッチ２４が短絡する。電流源２２が流し出す定電流はこのときにのみチャージポンプ２０の出力から吸い込まれる。

従って、チャージポンプ２０は、コンパレータ１０がＨ信号を出力しているときには電流の吐き出しを行い、コンパレータ１０がＬ信号を出力しているときには電流の吸い込みを行う。つまり、チャージポンプ２０は、コンパレータ１０による上記の大小比較の結果に応じ、包絡線信号電圧がＶｒｅｆ１よりも大きければ電流の吐き出しを行い、包絡線信号電圧がＶｒｅｆ１よりも小さければ電流の吸い込みを行う。

なお、例えば、スイッチ２３をＰｃｈのＭＯＳトランジスタで構成し、スイッチ２４をＮｃｈのＭＯＳトランジスタで構成する場合には、コンパレータ１０の出力をこれらのＭＯＳトランジスタの各ゲートに入力する回路構成とすることができる。従って、この回路構成の場合には、インバータ２５は不要である。

フィルタ３０は、コンデンサ３１、抵抗３２、及びコンデンサ３２を備えて構成されている。コンデンサ３１は、チャージポンプ２０の出力とグランドとの間に接続されている。抵抗３２は、チャージポンプ２０の出力に一方の端子が接続されており、もう一方の端子とグランドとの間にはコンデンサ３３が接続されている。従って、チャージポンプ２０が電流の吐き出しを行うとコンデンサ３１及び３３は充電され、チャージポンプ２０が電流の吸い込みを行うとコンデンサ３１及び３３は放電される。

フィルタ３０の出力は、抵抗３２とコンデンサ３３との接続点から導かれている。従って、コンパレータ１０の負入力端子に印加されている電圧Ｖｒｅｆ１は、コンデンサ３３の端子電圧に相当している。つまり、フィルタ３０は、チャージポンプ２０の出力電流の電圧への変換を行っている。

図１に回路の動作について、図２を参照しながら説明する。図２は、図１に示した回路の各部の動作波形例を示している。
前述したように、コンパレータ１０は、フィルタ３０の出力電圧Ｖｒｅｆ１（図２における破線の波形）よりも、入力信号である包絡線信号（図２における（ａ）の波形）の電圧の方が高い場合にはＨ信号を出力し、低い場合にはＬ信号を出力する（図２における（ｂ）の波形参照）。従って、電圧Ｖｒｅｆ１が高めの場合には、コンパレータ１０はＨ信号よりもＬ信号を長い期間出力し、電圧Ｖｒｅｆ１が低めの場合には、コンパレータ１０はＬ信号よりもＨ信号を長い期間出力する。

まず、フィルタ３０の出力電圧Ｖｒｅｆ１が低めで、コンパレータ１０はＬ信号よりもＨ信号を長い期間出力している場合の動作を説明する。この場合、チャージポンプ２０は電流を吸い込む期間よりも吐き出す期間のほうが長くなるので、フィルタ３０のコンデンサ３１及び３３には電荷が充電され、結果として、フィルタ３０の出力電圧Ｖｒｅｆ１が上昇する。この電圧Ｖｒｅｆ１が上昇すると、前述したように、コンパレータ１０はＬ信号の出力期間を延ばす向きに動作状態を変化させる（図２における左側の期間）。

その後、やがてコンパレータ１０がＬ信号を出力する期間とＨ信号を出力する期間が等しくなり、図１の回路から出力されるデジタル信号のデューティ比が５０：５０（５０％）となる。このときは、チャージポンプ２０が電流を吐き出す期間と、吸い込む期間とは等しくなる。従って、フィルタ３０のコンデンサ３１及び３３についての充電電荷量と放電電荷量とが等しくなるので、フィルタ３０の出力電圧Ｖｒｅｆ１は平均的にみれば一定になり、回路は定常状態となる（図２における右側の期間）。

次に、フィルタ３０の出力電圧Ｖｒｅｆ１が高めで、コンパレータ１０はＨ信号よりもＬ信号を長い期間出力している場合の動作を説明する。この場合には、チャージポンプ２０が電流を吐き出す期間よりも電流を吸い込む期間のほうが長くなるので、フィルタ３０から電荷が放電される結果、電圧Ｖｒｅｆ１が低下する。電圧Ｖｒｅｆ１が低下すれば、コンパレータ１０はＬ信号よりもＨ信号を長い期間出力するようになり、やがて、図１の回路から出力されるデジタル信号のデューティ比が５０％に収束する。

ここで、前述したように、チャージポンプ２０は、電流源２１及び２２、スイッチ２３及び２４、並びにインバータ２５で構成されているので、その動作は高速である。従って、元のデジタル信号のデータレートが高い（１周期（Ｔｓ）が短い）場合であっても、図１の回路により元のデジタル信号の再生を行うようにすれば、図１４に示したようにオペアンプ１２５を用いる回路よりも、消費電流を少なくすることができる。

なお、図１に示した回路において、フィルタ３０の回路構成を、図１に示したものに代えて図３Ａ、図３Ｂ、若しくは図３Ｃに示したものとしてもよく、これらのいずれの構成としても、図１に示した回路と同様の動作をする結果、出力されるデジタル信号のデューティ比を５０％とすることができる。

なお、図３Ａに示したフィルタ３０は、図１の回路においてはグランドに接続されていたコンデンサ３１及び３３のそれぞれ一方の端子を、所定の電圧Ｖｒｅｆ２を出力する定電圧源に接続したものである。

また、図３Ｂに示したフィルタ３０は、コンデンサ３４がチャージポンプ２０の出力とグランドとの間に接続されて構成されており、フィルタ３０の出力は、チャージポンプ２０の出力とコンデンサ３３との接続点から導かれている。つまり、コンパレータ１０の負入力端子に印加されている電圧Ｖｒｅｆ１は、コンデンサ３４の端子電圧に相当しており、このコンデンサ３４が、チャージポンプ２０の出力電流の電圧への変換を行っている。この回路構成を採用すると（図１の回路のフィルタ３０を図３Bに置き換えると）、一次のフィードバック系となるため、二次のフィードバック系を構成している図１の回路（フィルタ３０をコンデンサ３１及び３３と抵抗３２とで構成した回路）よりも、安定性と応答性とのバランスの点では劣るものの、少ない素子数でフィルタ３０を構成できるという利点を有している。

また、図３Ｃに示したフィルタ３０は、図３Ｂの回路においてはグランドに接続されていたコンデンサ３４の一方の端子を、所定の電圧Ｖｒｅｆ２を出力する定電圧源に接続したものである。

次に、本発明の他の実施例について説明する。
ＡＳＫ受信機では、受け取るＲＦ帯若しくはＩＦ帯の信号の振幅が、種々の原因により小さくなったり大きくなったり変動する。図４の（Ａ）には、この信号振幅が、小から大へと変動した場合の波形例を示している。

上記の信号の振幅がこのように小から大に変化すると、図１１に例示したＡＳＫ受信機における包絡線検出器１０２の出力する信号の電圧も、図４の（Ｂ）に示すように、低い電圧から高い電圧へと変化する。

図１１に示したＡＳＫ受信機におけるデューティ補正回路１０３が図１に示した回路構成を採っている場合に、上述のようにして包絡線検出器１０２の出力信号の電圧が低い電圧から高い電圧へと変化すると、フィルタ３０の出力電圧Ｖｒｅｆ１（図４における破線）が、上記の信号の大振幅時の定常状態（図４の右端の状態）よりも低くなる。すると、コンパレータ１０は、Ｈ信号をＬ信号よりも長い期間出力するようになり、出力されるデジタル信号のデューティ比が５０：５０（５０％）から一時的に外れてしまう。しかし、その後は、図１の回路では、前述したようにして電圧Ｖｒｅｆ１を上昇させて、出力されるデジタル信号のデューティ比が５０％に収束させるフィードバック動作が行われる（図４における（ｃ）の波形参照）。

この一連の動作において、上述したＲＦ帯若しくはＩＦ帯の信号の振幅が小から大へと変動した直後は、図１の回路から出力されるデジタル信号のデューティ比が５０％から大きく外れてしまうため、後段の復調器１０４によるマンチェスタ符号の復号ができなくなってしまう。従って、このデジタル信号のデューティ比が５０％から外れている時間は極力短くすることが好ましい。

ところで、図５や図６に示した回路から出力されるデジタル信号のデューティ比が５０％から外れている時間は、チャージポンプ２０がフィルタ３０で蓄積されている電荷を充電若しくは放電する時間に関連している。ここで、チャージポンプ２０によって吐き出し若しくは吸い込みがされる電流を多くする、又は、フィルタ３０の時定数を小さくすることにより、出力されるデジタル信号のデューティ比が５０％から外れている時間を短縮することはできる。しかし、上記の電流を多く設定する、若しくはフィルタ３０の時定数を小さく設定することは、図１の回路の定常状態近辺での動作における安定性の低下を招くことになる。

ここで図５について説明する。同図は、本発明を実施するデューティ補正回路の第二の例を示している。
図５に示した第二の例は、図１に示した第一の例に示した回路を構成していたものと同様のコンパレータ１０、チャージポンプ２０、及びフィルタ３０に加えて、デューティ測定回路４０を更に備えて構成されている。

デューティ測定回路４０は、コンパレータ１０から出力される信号、すなわちデューティ補正回路から出力されるデジタル信号のデューティを測定する。そして、チャージポンプ２０によって吐き出し若しくは吸い込みがされる電流の量をこの測定結果に応じて制御し、フィルタ３０のコンデンサ３１及び３３に対する充電若しくは放電に要する時間を変化させる。具体的には、コンパレータ１０より出力される信号のデューティ比が、５０％から所定の比率以上に外れた場合には、チャージポンプ２０の出力電流を増加させてフィルタ３０のコンデンサ３１及び３３に対する充電若しくは放電を高速化する。その後、図５の回路が定常状態に近づき、コンパレータ１０より出力される信号のデューティ比が、５０％から所定の比率以内にまで良化したときには、チャージポンプ２０の出力電流を通常の量へと減少させ、定常状態での図５の回路の安定性を確保する。

ここで図６Ａ及び図６Ｂについて説明する。図６Ａは、デューティ測定回路４０の具体的な回路構成の第一の例を示しており、図６Ｂは、図６Ａに示した回路における各部の信号波形を示している。

図６Ａに示すデューティ測定回路４０は、Ｄフリップフロップ４１−１、４１−２、及び４１−３、ＮＡＮＤ回路４２−１及び４２−２、インバータ４３、カウンタＡ４４−１、カウンタＢ４４−２、デコーダＡ４５−１、デコーダＢ４５−２、インバータ４６−１及び４６−２、Ｄフリップフロップ４７−１、４７−２、４８−１、及び４８−２、並びにＯＲ回路４９を備えて構成されている。ここで、デューティ測定回路４０へ供給されているマスタクロック（デューティ補正回路から出力されるデジタル信号よりも周期が短い一定周期のクロック）は、Ｄフリップフロップ４１−１、４１−２、及び４１−３のクロック端子と、カウンタＡ４４−１及びカウンタＢ４４−２のクロック端子とに入力されている。

デューティ補正回路から出力されるデジタル信号は、Ｄフリップフロップ４１−１の入力端子へと入力される。Ｄフリップフロップ４１−１の出力はＤフリップフロップ４１−２の入力端子へと入力され、Ｄフリップフロップ４１−２の出力はＤフリップフロップ４１−３の入力端子へと入力される。従って、Ｄフリップフロップ４１−３の出力信号である信号ＥＮは、デューティ補正回路から出力されるデジタル信号から、マスタクロックの３クロック分だけ遅れた信号となる（図６Ｂの（１）、（２）、及び（３）参照）。

ＮＡＮＤ回路４２−１及び４２−２はどちらも２入力の回路であり、その２入力のうちの一方は反転入力とされている。
ＮＡＮＤ回路４２−１の非反転側の入力端子にはＤフリップフロップ４１−２の出力が入力されており、ＮＡＮＤ回路４２−１の反転側の入力端子にはＤフリップフロップ４１−３の出力が入力されている。従って、ＮＡＮＤ回路４２−１の出力信号である信号ＸＲＳＴＨは、図６Ｂの（４）に示すように、信号ＥＮの立ち上がりエッジの直前のマスタクロック１クロック分の期間だけＬ信号を出力し、他の期間はＨ信号を出力する。

一方、ＮＡＮＤ回路４２−２の非反転側の入力端子にはＤフリップフロップ４１−３の出力が入力されており、ＮＡＮＤ回路４２−２の反転側の入力端子にはＤフリップフロップ４１−２の出力が入力されている。従って、ＮＡＮＤ回路４２−２の出力信号である信号ＸＲＳＴＬは、図６Ｂの（５）に示すように、信号ＥＮの立ち下がりエッジの直前のマスタクロック１クロック分の期間だけＬ信号を出力し、他の期間はＨ信号を出力する。

カウンタＡ４４−１及びカウンタＢ４４−２は、イネーブル端子にＬ信号に入力されている期間においてクロック端子に入力される信号（すなわちマスタクロック）の立ち上がりエッジの数を計数する。但し、リセット端子にＬ信号が入力されたときには、その計数値をリセットする（計数値を「０」とする）。

カウンタＡ４４−１のイネーブル端子には、インバータ４３を介して前述した信号ＥＮが入力されており、そのリセット端子には、前述した信号ＸＲＳＴＨが入力されている。従って、カウンタＡ４４−１は、信号ＥＮがＨ信号を継続している期間におけるマスタクロックの立ち上がりエッジの数を計数している。

一方、カウンタＢ４４−２のイネーブル端子には、前述した信号ＥＮがそのまま入力されており、そのリセット端子には、前述した信号ＸＲＳＴＬが入力されている。従って、カウンタＢ４４−２は、信号ＥＮがＬ信号を継続している期間におけるマスタクロックの立ち上がりエッジの数を計数している。

デコーダＡ４５−１及びデコーダＢ４５−２は、それぞれカウンタＡ４４−１及びカウンタＢ４４−２による計数値ＱＨ及びＱＬが所定の範囲内の値であるときにはＬ信号を出力し、当該所定の範囲外の値であるときにはＨ信号を出力する。

本実施の形態においては、デューティ補正回路から出力されるデジタル信号（マンチェスタ符号化されているデジタル信号）の適正な周期は、マスタクロック８周期分であるとする。そして、当該デジタル信号におけるＨ信号及びＬ信号のそれぞれ継続期間が、マスタクロック４周期±２周期の範囲以上となった場合には、チャージポンプ２０の出力電流を通常よりも増加させ、マスタクロック４周期±１周期の範囲以内となった場合には、チャージポンプ２０の出力電流を通常量へと戻す制御を行う。なお、この制御の条件はあくまでも実施形態の一例であり、本発明の実施においては他の条件を採用してもよい。

上記の条件の場合、デコーダＡ４５−１及びデコーダＢ４５−２は、それぞれカウンタＡ４４−１及びカウンタＢ４４−２による計数値が「３」、「４」、又は「５」であるときにはＬ信号を出力し、他の値であるときにはＨ信号を出力するように設定される。

図６Ｂにおいて、（６）には、カウンタＡ４４−１によるマスタクロックの計数値ＱＨが示されており、特に、計数値が「４」の期間を明示している。ここで、マスタクロックの立ち上がりエッジが継続して入力されているにも拘らず、計数値ＱＨが「４」よりも大きくならないのは、カウンタＡ４４−１が「４」を計数した時点で信号ＥＮがＬ信号となってイネーブル端子へＨ信号が入力されるからである。

ここで、上述したように、デコーダＡ４５−１は、カウンタＡ４４−１による計数値が「３」、「４」、又は「５」であるときにはＬ信号を出力する。従って、図６Ｂの（７）に示している、デコーダＡ４５−１の出力信号ＳＰＨは、計数値ＱＨが「４」となる直前のマスタクロック１クロック分の期間（計数値ＱＨが「３」である期間）と計数値ＱＨが「４」である期間とに渡ってＬ信号となり、他の期間はＨ信号となる。

一方、図６Ｂの（８）には、カウンタＢ４４−２によるマスタクロックの計数値ＱＬが示されている。なお、ここでも計数値が「４」の期間を明示している。上述したように、デコーダＢ４５−２も、カウンタＢ４４−２による計数値ＱＬが「３」、「４」、又は「５」であるときにはＬ信号を出力する。従って、図６Ｂの（９）に示されている、デコーダＢ４５−２の出力信号ＳＰＬは、計数値ＱＬが「４」となる直前のマスタクロック１クロック分の期間（計数値ＱＨが「３」である期間）と計数値ＱＬが「４」である期間とに渡ってＬ信号となり、他の期間はＨ信号となる。

ところで、図６Ｂの（２）では、デューティ補正回路から出力されるデジタル信号のうち、（Ａ）に示す期間においてＬ信号の継続期間が長くなってしまっている。この期間（Ａ）により、カウンタＢ４４−２によるマスタクロックの計数値ＱＬは、図６Ｂの（８）に示されている（Ｂ）のように、「６」を計数する。このとき、デコーダＢ４５−２の出力信号ＳＰＬは、図６Ｂの（９）に示されている（Ｃ）のように、計数値ＱＬが「６」である期間と計数値ＱＬがリセット後改めて「３」になるまでの期間とに渡ってＨ信号が継続する。

Ｄフリップフロップ４７−１及び４７−２のクロック端子には、前述した信号ＸＲＳＴＨがインバータ４６−１を介して入力されており、Ｄフリップフロップ４８−１及び４８−２のクロック端子には、前述した信号ＸＲＳＴＬがインバータ４６−２を介して入力されている。

デコーダＡ４５−１の出力信号ＳＰＨは、Ｄフリップフロップ４７−１の入力端子へと入力される。Ｄフリップフロップ４７−１の出力はＤフリップフロップ４７−２の入力端子へと入力されている。また、デコーダＢ４５−２の出力信号ＳＰＬは、Ｄフリップフロップ４８−１の入力端子へと入力される。Ｄフリップフロップ４８−１の出力はＤフリップフロップ４８−２の入力端子へと入力されている。

ＯＲ回路４９は４入力の回路であり、各入力端子には、Ｄフリップフロップ４７−１、４７−２、４８−１、及び４８−２の各出力が入力されている。ＯＲ回路４９の出力は、図６Ａに示したデューティ測定回路４０の出力信号（電流切り替え信号）であり、この出力信号でチャージポンプ２０の出力電流量を制御する。

Ｄフリップフロップ４７−１は、クロック端子に入力されている信号（信号ＸＲＳＴＨを反転した信号）が立ち上がったときに入力端子に入力されていた信号が出力される。従って、デューティ補正回路から出力されるデジタル信号のデューティが適正であるときには、Ｄフリップフロップ４７−１はＬ信号を出力する。なお、ここで、信号ＸＲＳＴＨの立ち下がりの変化がインバータ４６−１を経てＤフリップフロップ４７−１へと伝わる時間は、信号ＸＲＳＴＨがカウンタＡ４４−１の計数値をリセットすることでデコーダ４５−１の出力信号ＳＰＨをＬ信号からＨ信号へと遷移させるまでの時間よりも十分短い。従って、図６Ｂにおいては、（４）に示されている信号ＸＲＳＴＨの立下りエッジと（７）に示されている信号ＳＰＨの立ち上がりエッジとが同時刻で生じているように描かれているが、このときにおけるＤフリップフロップ４７−１の出力はＬ信号となる。

Ｄフリップフロップ４７−１がＬ信号の出力を継続している限り、Ｄフリップフロップ４７−２もＬ信号の出力が継続される。
一方、Ｄフリップフロップ４８−１は、クロック端子に入力されている信号（信号ＸＲＳＴＬを反転した信号）が立ち上がったときに入力端子に入力されていた信号が出力される。従って、デューティ補正回路から出力されるデジタル信号のデューティが適正であるときには、Ｄフリップフロップ４８−１もＬ信号を出力する。なお、図６Ｂにおいて、（５）に示されている信号ＸＲＳＴＬの立下りエッジと（９）に示されている信号ＳＰＬの立ち上がりエッジとが同時刻で生じているように描かれている部分におけるＤフリップフロップ４８−１の出力は、前述したＤフリップフロップ４７−１の場合と同様、Ｌ信号となる。

また、Ｄフリップフロップ４８−１がＬ信号の出力を継続している限り、Ｄフリップフロップ４８−２もＬ信号の出力が継続される。
このように、Ｄフリップフロップ４７−１、４７−２、４８−１、及び４８−２が全てＬ信号を出力している期間では、ＯＲ回路４９はＬ信号を出力する。チャージポンプ２０は、ＯＲ回路４９がＬ信号を出力している期間では、電流源２１及び２２の電流量を通常量とする。

一方、図６Ｂの（９）に示されている（Ｃ）の期間、すなわち、（５）に示されている信号ＸＲＳＴＬの立下りエッジにおいて、デコーダＢ４５−２の出力信号ＳＰＬがＨ信号となっていると、Ｄフリップフロップ４８−１がＨ信号を出力する。するとこのとき、ＯＲ回路４９はＨ信号を出力する。

このＤフリップフロップ４８−１は、信号ＸＲＳＴＬの次の立下りエッジが入力されるまでＨ信号を出力するが、この後はＤフリップフロップ４８−２がＨ信号を出力するようになる。このＤフリップフロップ４８−２は、信号ＸＲＳＴＬの更に次の立下りエッジが入力されるまでＨ信号の出力を継続する。

ＯＲ回路４９は、Ｄフリップフロップ４７−１、４７−２、４８−１、及び４８−２のうちのいずれかがＨ信号を出力している期間では、Ｈ信号を出力する。チャージポンプ２０は、ＯＲ回路４９がＨ信号を出力している期間では、電流源２１及び２２の電流量を通常量よりも増加させる。

こうして、デューティ補正回路から出力されるデジタル信号のうちのＬ信号の継続期間が適正範囲を外れて長くなったときに、チャージポンプ２０の出力電流を増加させてフィルタ３０のコンデンサ３１及び３３に対する充電若しくは放電を高速化する制御が行われるのである。

なお、以上の説明においては、デューティ補正回路から出力されるデジタル信号におけるＬ信号の継続期間が適正量よりも長くなった場合の制御を説明した。これに対し、Ｌ信号の継続期間が適正量よりも短くなった場合にも、信号ＸＲＳＴＬの立下りエッジにおいてデコーダＢ４５−２の出力信号ＳＰＬがＨ信号となり、ＯＲ回路４９がＨ信号を所定時間出力するので、チャージポンプ２０の出力電流量を通常量よりも増加させる制御が行われる。

また、デューティ補正回路から出力されるデジタル信号におけるＨ信号の継続期間が適正量から外れた場合には、信号ＸＲＳＴＨの立下りエッジにおいてデコーダＡ４５−１の出力信号ＳＰＨがＨ信号となり、ＯＲ回路４９がＨ信号を所定時間出力する。その結果、チャージポンプ２０の出力電流量を通常量よりも増加させる制御が行われる。

なお、図６Ａにおいては、カウンタＡ４４−１及びカウンタＢ４４−２が、デューティ補正回路から出力されるデジタル信号におけるＨ信号及びＬ信号の継続期間におけるマスタクロックの立ち上がりエッジの数を計数するようにしていた。その代わりに、図６Ａの回路構成を変形して、マスタクロックの立ち下がりエッジの数を計数するように構成することも可能であり、また、マスタクロックの立ち下がりと立ち下がりとの両エッジの数を計数するように構成することも可能である。

以上のように、図６Ａ及び図６Ｂを用いて説明したデューティ測定回路４０の第一の例では、図５に示したデューティ補正回路のコンパレータ１０の出力におけるＨ信号の継続時間及びＬ信号の継続時間をカウンタＡ４４−１及びカウンタＢ４４−２がマスタクロックを利用して計測する。そして、この継続時間のうちの少なくともどちらかに所定時間以上の変化が生じたかどうかをデコーダＡ４５−１及びデコーダＢ４５−２が検出する。ここで、そのような変化が検出されたときには、Ｄフリップフロップ４７−１、４７−２、４８−１、及び４８−２とＯＲ回路４９とからなる回路により生成される制御信号で、チャージポンプ２０が吐き出し若しくは吸い込みを行う電流量を変化させる。こうすることにより、デューティ補正回路の定常状態近辺での安定性を維持しつつ、回路への入力信号の振幅の急激な変化に対する応答性が向上する。

次に図７Ａ及び図７Ｂについて説明する。図７Ａは、デューティ測定回路４０の具体的な回路構成の第二の例を示しており、図７Ｂは、図７Ａに示した回路における各部の信号波形を示している。

図７Ａにおいて、図６Ａに示した回路と同様に構成されており、同様の動作をする構成要素については同一の符号を付し、その詳細な動作説明は省略する。また、図７Ｂにおいても、（１）から（６）まで、及び（８）の各波形は、図６Ｂに示したものと同一である。

本実施の形態においては、デューティ補正回路から出力されるデジタル信号（マンチェスタ符号化されているデジタル信号）におけるＨ信号及びＬ信号のそれぞれ継続期間の差が、マスタクロックの２周期以上となった場合には、チャージポンプ２０の出力電流を通常よりも増加させ、マスタクロックの１周期以内となった場合には、チャージポンプ２０の出力電流を通常量へと戻す制御を行う。なお、この制御の条件はあくまでも実施形態の一例であり、本発明の実施においては他の条件を採用してもよい。

図７Ａに示すデューティ測定回路４０は、Ｄフリップフロップ４１−１、４１−２、及び４１−３、ＮＡＮＤ回路４２−１及び４２−２、インバータ４３、カウンタＡ４４−１、カウンタＢ４４−２、インバータ４６−１及び４６−２、Ｄフリップフロップ５１−１及び５１−２、引算器５２、デコーダ５３、ＯＲ回路５４、Ｄフリップフロップ５５、並びにＯＲ回路５６を備えて構成されている。

Ｄフリップフロップ５１−１のクロック端子には、前述した信号ＸＲＳＴＨがインバータ４６−１を介して入力されており、Ｄフリップフロップ５１−２のクロック端子には、前述した信号ＸＲＳＴＬがインバータ４６−２を介して入力されている。

カウンタＡ４４−１の計数値ＱＨは、Ｄフリップフロップ５１−１の入力端子へと入力される。Ｄフリップフロップ５１−１は、クロック端子に入力されている信号（信号ＸＲＳＴＨを反転した信号）が立ち上がったときに入力端子に入力されていた信号が出力される。なお、ここで、信号ＸＲＳＴＨの立ち下がりの変化がインバータ４６−１を経てＤフリップフロップ５１−１へと伝わる時間は、信号ＸＲＳＴＨがカウンタＡ４４−１の計数値をリセットする時間よりも十分短い。従って、図７Ｂの波形例においては、Ｄフリップフロップ５１−１の出力ＱＨ２（図７Ｂの（８））は、カウンタＡ４４−１の計数値ＱＨ（図７Ｂの（７））のうち、信号ＸＲＳＴＨ（図７Ｂの（４））の立下りエッジが到来したときの直前の値「４」が出力される。

一方、カウンタＢ４４−２の計数値ＱＬは、Ｄフリップフロップ５１−２の入力端子へと入力される。Ｄフリップフロップ５１−２は、クロック端子に入力されている信号（信号ＸＲＳＴＬを反転した信号）が立ち上がったときに入力端子に入力されていた信号が出力される。図７Ｂの波形例においては、Ｄフリップフロップ５１−２の出力ＱＬ２（図７Ｂの（９））は、カウンタＡ４４−２の計数値ＱＬ（図７Ｂの（８））のうち、信号ＸＲＳＴＬ（図７Ｂの（５））の立下りエッジが到来したときの直前の値「４」が出力される。

引算器５２は、Ｄフリップフロップ５１−１の出力ＱＨ２とＤフリップフロップ５１−２の出力ＱＬ２との差を計算し、その算出結果を出力する。デコーダ５３は、引算器５２の出力ＳＵＢの値が「−１」、「０」、「＋１」であるときにはＬ信号を出力し、その他の値であるときにはＨ信号を出力する。従って、図７Ｂの場合において、出力ＱＨ２と出力ＱＬ２とが共に「４」であるときは、その差は「０」であるので、デコーダ５３の出力はＬ信号となる。

２入力であるＯＲ回路５４の一方の入力端子には、信号ＸＲＳＴＨがインバータ４６−１を介して入力されており、もう一方の入力端子には、信号ＸＲＳＴＬがインバータ４６−２を介して入力されている。このＯＲ回路５４の出力は、Ｄフリップフロップ５５のクロック端子に入力されている。Ｄフリップフロップ５５の入力端子にはデコーダ５３の出力が入力されている。また、２入力であるＯＲ回路５６の一方の入力端子には、デコーダ５３の出力が入力されており、もう一方の入力端子には、Ｄフリップフロップ５５の出力が入力されている。

ここで、デコーダ５３がＬ信号の出力を継続している限り、Ｄフリップフロップ５５もＬ信号の出力が継続される。この場合、ＯＲ回路５６はＬ信号を出力する。チャージポンプ２０は、ＯＲ回路５６がＬ信号を出力している期間では、電流源２１及び２２の電流量を通常量とする。

ところで、図７Ｂの（２）では、デューティ補正回路から出力されるデジタル信号のうち、（Ａ）に示す期間においてＬ信号の継続期間が長くなってしまっている。この期間（Ａ）により、カウンタＢ４４−２によるマスタクロックの計数値ＱＬは、図７Ｂの（８）に示されている（Ｂ）のように、「６」を計数する。このとき、Ｄフリップフロップ５１−２の出力ＱＬ２は、図７Ｂの（９）に示されている（Ｃ）のように、「６」となる。

このとき、引算器５２は、Ｄフリップフロップ５１−１の出力ＱＨ２とＤフリップフロップ５１−２の出力ＱＬ２との差を計算し、その算出結果として、図7６Ｂの（１０）に示されている（Ｄ）のように、「−２」を出力する。従って、この場合においては、デコーダ５３の出力はＨ信号となる（図７Ｂの（１０）参照）。

デコーダ５３の出力がＨ信号となっていると、ＯＲ回路５６はＨ信号を出力する。デコーダ５３は、信号ＸＲＳＴＬの次の立下りエッジが入力されるまでＨ信号を出力するが、この後はＤフリップフロップ５５がＨ信号の出力を継続する。Ｄフリップフロップ５５は、信号ＸＲＳＴＨの次の立下りエッジが入力されるまでＨ信号の出力を継続するので、ＯＲ回路５６は、信号ＸＲＳＴＨの次の立下りエッジが入力されるまでＨ信号の出力を継続する。チャージポンプ２０は、ＯＲ回路５６がＨ信号を出力している期間では、電流源２１及び２２の電流量を通常量よりも増加させる。

こうして、デューティ補正回路から出力されるデジタル信号のうちのＬ信号の継続期間が適正範囲を外れて長くなったときに、チャージポンプ２０の出力電流を増加させてフィルタ３０のコンデンサ３１及び３３に対する充電若しくは放電を高速化する制御が行われるのである。

なお、以上の説明においては、デューティ補正回路から出力されるデジタル信号におけるＬ信号の継続期間が適正量よりも長くなった場合の制御を説明した。これに対し、Ｌ信号の継続期間が適正量よりも短くなった場合にも、デコーダ５３の出力信号がＨ信号となり、ＯＲ回路５６がＨ信号を所定時間出力するので、チャージポンプ２０の出力電流量を通常量よりも増加させる制御が行われる。

また、デューティ補正回路から出力されるデジタル信号におけるＨ信号の継続期間が適正量から外れた場合にもデコーダ５３の出力信号がＨ信号となり、ＯＲ回路５６がＨ信号を所定時間出力するので、チャージポンプ２０の出力電流量を通常量よりも増加させる制御が行われる。

なお、図７Ａにおいては、カウンタＡ４４−１及びカウンタＢ４４−２が、デューティ補正回路から出力されるデジタル信号におけるＨ信号及びＬ信号の継続期間におけるマスタクロックの立ち上がりエッジの数を計数するようにしていた。その代わりに、図７Ａの回路構成を変形して、マスタクロックの立ち下がりエッジの数を計数するように構成することも可能であり、また、マスタクロックの立ち下がりと立ち下がりとの両エッジの数を計数するように構成することも可能である。

以上のように、図７Ａ及び図７Ｂを用いて説明したデューティ測定回路４０の第二の例では、図５に示したデューティ補正回路のコンパレータ１０の出力におけるＨ信号の継続時間及びＬ信号の継続時間の差をカウンタＡ４４−１及びカウンタＢ４４−２と引算器５２とがマスタクロックを利用して計測する。そして、この継続時間の差に所定時間以上の変化が生じたかどうかをデコーダ５３が検出する。ここで、そのような変化が検出されたときには、Ｄフリップフロップ５５とＯＲ回路５６とからなる回路により生成される制御信号で、チャージポンプ２０が吐き出し若しくは吸い込みを行う電流量を変化させる。こうすることにより、デューティ補正回路の定常状態近辺での安定性を維持しつつ、回路への入力信号の振幅の急激な変化に対する応答性が向上する。

次に図８Ａ及び図８Ｂについて説明する。図８Ａは、デューティ測定回路４０の具体的な回路構成の第三の例を示しており、図８Ｂは、図８Ａに示した回路における各部の信号波形を示している。

図８Ａにおいて、図６Ａに示した回路と同様に構成されており、同様の動作をする構成要素については同一の符号を付し、その詳細な動作説明は省略する。また、図８Ｂにおいても、（１）から（９）までの各波形は、図６Ｂに示したものと同一である。

本実施の形態においては、図６Ａに示した第一の例と同様、デューティ補正回路から出力されるデジタル信号（マンチェスタ符号化されているデジタル信号）におけるＨ信号及びＬ信号のそれぞれ継続期間の差が、マスタクロックの２周期以上となった場合には、チャージポンプ２０の出力電流を通常よりも増加させ、マスタクロックの１周期以内となった場合には、チャージポンプ２０の出力電流を通常量へと戻す制御を行う。但し、本実施の形態では、チャージポンプ２０の出力電流を通常量へと戻すときの電流の変化を、チャージポンプ２０の出力電流を増加させるときの電流の変化よりも緩やかなものとする。なお、この制御の条件はあくまでも実施形態の一例であり、本発明の実施においては他の条件を採用してもよい。

図８Ａに示すデューティ測定回路４０は、図６Ａに示した回路構成に、ＯＲ回路６１を更に加えて構成されている。２入力であるＯＲ回路６１の各入力端子には、Ｄフリップフロップ４７−１及び４８−１の各出力が入力されている。

前述したように、ＯＲ回路４９はＤフリップフロップ４７−１、４７−２、４８−１、及び４８−２が全てＬ信号を出力している期間ではＬ信号を出力し、これらのうちのいずれかがＨ信号を出力している期間ではＨ信号を出力する。これに対し、ＯＲ回路６１は、Ｄフリップフロップ４７−１及び４８−１がどちらもＬ信号を出力している期間ではＬ信号を出力し、これらのうちのどちらかがＨ信号を出力している期間ではＨ信号を出力する。従って、まず、Ｄフリップフロップ４７−１、４７−２、４８−１、及び４８−２が全てＬ信号を出力している期間、すなわちデューティ補正回路から出力されるデジタル信号のデューティが適正である期間においては、ＯＲ回路６１の出力ＳＰ１とＯＲ回路４９の出力ＳＰ２との両者は共にＬ信号となる。

一方、デューティ補正回路から出力されるデジタル信号のうちのＬ信号の継続期間が適正範囲を外れて長くなり、Ｄフリップフロップ４８−１がＨ信号を出力している期間では、ＯＲ回路６１の出力ＳＰ１とＯＲ回路４９の出力ＳＰ２との両者は共にＨ信号となる。

その後、前述したように、Ｄフリップフロップ４８−１は、信号ＸＲＳＴＬの次の立下りエッジが入力されるまでＨ信号を出力するが、この後は、Ｄフリップフロップ４８−１はＬ信号を出力するようになり、代わってＤフリップフロップ４８−２がＨ信号を出力するようになる。このＤフリップフロップ４８−２は、信号ＸＲＳＴＬの更に次の立下りエッジが入力されるまでＨ信号の出力を継続する。この期間では、ＯＲ回路６１の出力ＳＰ１はＬ信号となるが、ＯＲ回路４９の出力ＳＰ２はＨ信号を継続する。

チャージポンプ２０は、ＯＲ回路６１及び４９の両者がＨ信号を出力している期間では、電流源２１及び２２の電流量を通常量よりも最大限に増加させる。また、ＯＲ回路６１及び４９の両者がＬ信号を出力している期間では、電流源２１及び２２の電流量を通常量とする。そして、ＯＲ回路６１がＬ信号を出力しており、ＯＲ回路４９がＨ信号を出力している期間では、電流源２１及び２２の電流量を通常量と最大量との間（例えばそれらの中間値）とする。

こうして、デューティ補正回路から出力されるデジタル信号のうちのＬ信号の継続期間が適正範囲を外れて長くなったときに、チャージポンプ２０の出力電流を最大量まで増加させてフィルタ３０のコンデンサ３１及び３３に対する充電若しくは放電を直ちに高速化する制御が行われる。その一方、デジタル信号のうちのＬ信号の継続期間が適正範囲内に回復したときには、チャージポンプ２０の出力電流を徐々に減少させて当該コンデンサ３１及び３３に対する充電若しくは放電の速度を徐々に低下させる制御が行われる。

以上のように、図８Ａ及び図８Ｂを用いて説明したデューティ測定回路４０の第三の例では、図５に示したデューティ補正回路のコンパレータ１０の出力におけるＨ信号の継続時間及びＬ信号の継続時間をカウンタＡ４４−１及びカウンタＢ４４−２がマスタクロックを利用して計測する。そして、この継続時間のうちの少なくともどちらかに所定時間以上の変化が生じたかどうかをデコーダＡ４５−１及びデコーダＢ４５−２が検出する。ここで、そのような変化が検出されたときには、Ｄフリップフロップ４７−１、４７−２、４８−１、及び４８−２とＯＲ回路４９及び６１とからなる回路により生成される制御信号で、チャージポンプ２０が吐き出し若しくは吸い込みを行う電流量を定常量から第一の値まで直ちに増加させ、フィルタ３０のコンデンサ３１及び３３の充放電に要する時間を縮める向きに変化させる。

その後、上述した継続時間がどちらも所定時間以内へと戻ったかどうかをデコーダＡ４５−１及びデコーダＢ４５−２が検出する。ここで、そのような変化が検出されたときには、Ｄフリップフロップ４７−１、４７−２、４８−１、及び４８−２とＯＲ回路４９及び６１とからなる回路により生成される制御信号で、チャージポンプ２０が吐き出し若しくは吸い込みを行う電流量を第一の値から第二の量へ、更には定常量へと徐々に減少させる。こうして、フィルタ３０のコンデンサ３１及び３３の充放電に要する時間を延ばす向きへの変化を、当該時間の縮める向きへの変化よりも緩やかにする。

このようにすることにより、チャージポンプ２０の出力電流量を定常状態へと戻した直後におけるデューティ補正回路の安定性が向上する。
ところで、図５に示した本発明を実施するデューティ補正回路の第二の例では、フィルタ３０のコンデンサ３１及び３３の充放電に要する時間を変化させるために、チャージポンプ２０が吐き出し若しくは吸い込みを行う電流量を変化させるようしていた。この代わりに、図９に示す本発明を実施するデューティ補正回路の第三の例のように、フィルタ３０を構成するコンデンサ３１及び３３の容量や抵抗３２の抵抗値を変化させてコンデンサ３１及び３３の充放電に要する時間を変化させるようにしてもよい。

図９に示した第三の例では、デューティ測定回路４０は、コンパレータ１０から出力される信号、すなわちデューティ補正回路から出力されるデジタル信号のデューティを測定する。そして、フィルタ３０を構成するコンデンサ３１及び３３の容量や抵抗３２の抵抗値をこの測定結果に応じて制御し、コンデンサ３１及び３３に対する充電若しくは放電に要する時間を変化させる。具体的には、コンパレータ１０より出力される信号のデューティ比が、５０％から所定の比率以上に外れた場合には、フィルタ３０の時定数が短くなるようにコンデンサ３１及び３３の容量や抵抗３２の抵抗値を変化させる。その後、図９の回路が定常状態に近づき、コンパレータ１０より出力される信号のデューティ比が、５０％から所定の比率以内にまで良化したときには、コンデンサ３１及び３３の容量や抵抗３２の抵抗値を元の値へと戻し、定常状態での図９の回路の安定性を確保する。

図９に示した回路におけるデューティ測定回路４０の具体的な回路構成は、先に示した図６Ａ、図７Ａ、あるいは図８Ａと同様のものでよい。
これらのデューティ測定回路４０から出力される切り替え信号で容量値を切り替えることのできるコンデンサ回路の例を図１０Ａに示す。この回路は、各コンデンサ７１−１、７１−２、…、７１−ｎと各スイッチ７２−１、７２−２、…、７２−ｎとの直列接続を並列に接続したものである。この回路を図９におけるコンデンサ３１及び３３として用い、デューティ測定回路４０から出力される切り替え信号で各スイッチ７２−１、７２−２、…、７２−ｎを切り替えるようにする。

また、デューティ測定回路４０から出力される切り替え信号で抵抗値を切り替えることのできる抵抗回路の例を図１０Ｂに示す。この回路は、各抵抗７３−１、７３−２、…、７３−ｎと各スイッチ７４−１、７４−２、…、７４−ｎとの直列接続を並列に接続したものである。この回路を図９における抵抗３２として用い、デューティ測定回路４０から出力される切り替え信号で各スイッチ７４−１、７４−２、…、７４−ｎを切り替えるようにする。

以上、本発明の実施形態を説明したが、本発明は、上述した各実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良・変更が可能である。

本発明を実施するデューティ補正回路の第一の例を示す図である。 図１に示したデューティ補正回路の各部の動作波形を示す図である。 図１に示したデューティ補正回路におけるフィルタの具体的構成の第一の例を示す図である。 図１に示したデューティ補正回路におけるフィルタの具体的構成の第二の例を示す図である。 図１に示したデューティ補正回路におけるフィルタの具体的構成の第三の例を示す図である。 入力信号の振幅が急激に変化した場合における図１に示したデューティ補正回路の各部の動作波形を示す図である。 本発明を実施するデューティ補正回路の第二の例を示す図である。 デューティ測定回路の具体的な回路構成の第一の例を示す図である。 図６Ａに示した回路における各部の信号波形を示す図である。 デューティ測定回路の具体的な回路構成の第二の例を示す図である。 図７Ａに示した回路における各部の信号波形を示す図である。 デューティ測定回路の具体的な回路構成の第三の例を示す図である。 図８Ａに示した回路における各部の信号波形を示す図である。 本発明を実施するデューティ補正回路の第三の例を示す図である。 デューティ測定回路から出力される切り替え信号で容量値を切り替えることのできるコンデンサ回路の例を示す図である。 デューティ測定回路から出力される切り替え信号で抵抗値を切り替えることのできる抵抗回路の例を示す図である。 ＡＳＫ受信機の一般的な構成を示す図である。 図１１に示したＡＳＫ受信機の各部の動作波形例を示す図である。 デューティ補正回路の一般的な回路構成例を示す図である。 特許文献１に開示されているデューティ補正回路の回路構成を示す図である。

符号の説明

１０、１１４、１２１ コンパレータ
２０ チャージポンプ
２１、２２ 電流源
２３、２４、７２−１、７２−２、７２−ｎ、
７４−１、７４−２、７４−ｎ、 スイッチ
２５、４３、４６−１、４６−２インバータ
３０、１１１ フィルタ
３１、３３、７１−１、７１−２、７１−ｎ、１１３、１２４ コンデンサ
３２、７３−１、７３−２、７３−ｎ、１１２、１２３ 抵抗
４０ デューティ測定回路
４１−１、４１−２、４１−３、４７−１、４７−２、４８−１、４８−２、
５１−１、５１−２、５５ Ｄフリップフロップ
４２−１、４２−２ ＮＡＮＤ回路
４４−１ カウンタＡ
４４−２ カウンタＢ
４５−１ デコーダＡ
４５−２ デコーダＢ
４９、５４、５６、６１ ＯＲ回路
５２引算器
５３ デコーダ
１０１ 対数増幅器
１０２ 包絡線検出器
１０３ デューティ補正回路
１０４ 復調器
１２２ 積分器
１２５ オペアンプ

Claims (6)

1. マンチェスタ符号であるデジタル信号で振幅変調されている変調信号を包絡線検波して得られる包絡線信号の電圧とコンデンサの端子電圧との大小の比較を行う比較器と、
   前記比較の結果に応じて電流の吐き出し若しくは吸い込みを行って前記コンデンサの充放電を行うチャージポンプと、
   前記比較器から出力される信号のデューティを測定するデューティ測定部と、
   前記デューティの測定結果に応じて、前記チャージポンプによる前記コンデンサの充放電に要する時間を変化させる制御を行う充放電制御部と、
   を有することを特徴とする補正回路。
2. 前記充放電制御部は、前記チャージポンプが吐き出し若しくは吸い込みを行う電流量を変化させる制御を行うことを特徴とする請求項１に記載の補正回路。
3. 前記充放電制御部は、前記コンデンサの容量を変化させる制御を行うことを特徴とする請求項１に記載の補正回路。
4. 前記デューティ測定部は、前記比較器の出力におけるハイレベル信号の継続時間及びローレベル信号の継続時間を計測し、
   前記充放電制御部は、前記継続時間のうちの少なくともどちらかに所定時間以上の変化が生じたときに前記制御を行う、
   ことを特徴とする請求項１に記載の補正回路。
5. 前記デューティ測定部は、前記比較器の出力におけるハイレベル信号とローレベル信号との継続時間の差を計測し、
   前記充放電制御部は、前記継続時間の差に所定時間以上の変化が生じたときに前記制御を行う、
   ことを特徴とする請求項１に記載の補正回路。
6. 前記充放電制御部は、前記時間を延ばす向きに変化させるときには、当該時間を縮める向きへの変化よりも緩やかに変化させることを特徴とする請求項１に記載の補正回路。

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