JP3745123B2 - デューティ比補正回路及びクロック生成回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路またはＤＬＬ回路に関し、特に信号のデューティ比を制御する回路に関する。
【０００２】
【従来の技術】
Ｈｉｇｈの期間とＬｏｗの期間との比、すなわちデューティ比が１：１であるクロック信号がある回路に与えられる場合、入力されるクロック信号のレベルや入力バッファの特性等の影響によって、その回路の内部で入力クロック信号のデューティ比が１：１からずれてしまう場合がある。また、ＰＬＬ回路やＤＬＬ回路で生成されるクロック信号のデューティ比が、電圧制御発振器や遅延段の発振特性が理想的でないために１：１にはならないこともある。
【０００３】
デューティ比が１：１からずれてしまうと、例えば入力クロック信号の立ち上がりエッジと立ち下がりエッジの両方を回路内の論理素子の作動タイミング信号として用いる場合に問題が生じる。つまり、立ち上がりエッジで作動する素子の作動タイミングと立ち下がりエッジで作動する素子の作動タイミングとが重なる危険性が増すため、タイミングマージン不足の要因となる。
【０００４】
図１３は、このような不具合を解消するための、クロック信号のデューティ比を１：１に補正する回路の構成を示す回路図である。この回路は、周知のＰＬＬ回路ＰＬＬ１にデューティ比補正回路ＤＲＣ３を加えた構成となっている。かかる回路は、例えば'97 ISSCC proceeding pp.336-337,R.Bhagwan and A.Rogers,“A 1GHz Dual-Loop Microprocessor PLL with Instant Frequency Shifting”において示されている。
【０００５】
はじめにＰＬＬ回路ＰＬＬ１の動作を説明する。入力クロック信号Ｓ１及びフィードバッククロック信号Ｓ２は、それぞれ分周器ＣＤ１，ＣＤ２により周波数変換されて位相周波数検知器６に入力される。位相周波数検知器６は、両信号の一致またはずれの程度を検知し、その程度に応じた電圧の強度を示す信号Ｓ３をチャージポンプ７へと出力する。チャージポンプ７は信号Ｓ３を電流信号である信号Ｓ４に変換し、ループフィルタ８への電荷供給源として機能する。ループフィルタ８は一端が電源ＶＤＤ（その電位もＶＤＤと記す）に接続されたコンデンサＣ３を有しているのでその他端の電位は平滑化され、電圧制御発振器５への信号Ｓ５となる。信号Ｓ５により電圧制御発振器５から出力される信号Ｓ６の発振周期及び位相が変化する。
【０００６】
通常のＰＬＬ回路では信号Ｓ６がそのままフィードバッククロック信号Ｓ２となるが、この回路では信号Ｓ６をデューティ比補正回路ＤＲＣ３に入力し、そのデューティ比補正回路ＤＲＣ３から出力される信号Ｓ７をバッファＢ１を通してフィードバッククロック信号Ｓ２としている。
【０００７】
次に、デューティ比補正回路ＤＲＣ３について述べる。デューティ比補正回路ＤＲＣ３は、レベルシフト回路ＬＳ１及びデューティ比検出回路２及びデューティ比補正用フィルタ３から構成される。
【０００８】
このうちレベルシフト回路ＬＳ１は、信号Ｓ７の遷移するタイミングを決定する信号Ｓ６のしきい値のレベルを変化させる回路である。このレベルシフト回路ＬＳ１を用いれば、通常しきい値として採用されることの多いＨｉｇｈレベルとＬｏｗレベルの中間の値からしきい値をずらすことができ、信号Ｓ６のデューティ比を変化させることができる。
【０００９】
図１４はレベルシフト回路ＬＳ１の動作を示すタイミングチャートであり、信号Ｓ６に対するしきい値Ｖｒｅｆが、異なる値Ｖｒｅｆａ，Ｖｒｅｆ０，Ｖｒｅｆｂ（Ｖｒｅｆａ＜Ｖｒｅｆ０＜Ｖｒｅｆｂ）を採る場合に、信号Ｓ７がそれぞれ呈する波形Ｓ７ａ，Ｓ７０，Ｓ７ｂを示している。
【００１０】
図１４からわかるように、しきい値Ｖｒｅｆの値が低い程、信号Ｓ７の立ち上がりタイミングは早まり、かつ立ち下がりタイミングは遅れる。つまり信号Ｓ７のＨｉｇｈの期間が増加する。逆にしきい値Ｖｒｅｆの値が高い程、信号Ｓ７のＬｏｗの期間が増加する。
【００１１】
デューティ比検出回路２は信号Ｓ７を電流信号である信号Ｓ８に変換するはたらきを持つチャージポンプであり、デューティ比補正用フィルタ３は一端が接地（その電位をＧＮＤと記す）されたコンデンサＣ２を有するフィルタである。信号Ｓ７はデューティ比検出回路２に入力されて信号Ｓ８に変換され、デューティ比補正用フィルタ３の有するコンデンサＣ２によって平滑な電圧信号である制御信号Ｓ９へとさらに変換される。そして、制御信号Ｓ９をレベルシフト回路ＬＳ１にフィードバックすることで、デューティ比が１：１となるようにレベルシフト量が制御される。
【００１２】
以上のようにこの回路は、位相と周期を制御するＰＬＬ回路ＰＬＬ１のループと、デューティ比を１：１に制御するデューティ比補正回路ＤＲＣ３のループとを有し、２つのフィードバック機構を備えていることになる。
【００１３】
【発明が解決しようとする課題】
しかし上記の回路では、フィードバッククロック信号Ｓ２についてのフィードバック制御の一方が他方のフィードバック制御の妨げとなりやすい。そのため、上記の回路では安定した状態になるまでの時間が、ＰＬＬ回路ＰＬＬ１とデューティ比補正回路ＤＲＣ３とを分離して個別に動作させる場合よりもかえって長くなるおそれがある。
【００１４】
本発明は以上の問題点に鑑みて、位相及び周波数の制御とデューティ比の制御とを共に行いつつも、迅速に安定状態に達する回路を実現することを目的とする。
【００１５】
【課題を解決するための手段】
この発明のうち請求項１にかかるものは、クロックが入力される入力端と、出力端と、第１電源端と、第２電源端と、前記第１電源端に接続された第１の電流源と、前記第２電源端に接続された第２の電流源とを有するインバータと、前記インバータの前記出力端における電位を基準値と比較した結果に基づいて二値を採る出力信号を出力する比較器とを備え、前記出力信号に基づいて前記第１の電流源または前記第２の電流源のいずれか一方の駆動力が制御される、デューティ比補正回路である。
【００１６】
この発明のうち請求項２にかかるものは、前記出力信号の変動を平滑化して制御信号を得る制御信号生成回路を更に備え、前記制御信号は前記第１の電流源または前記第２の電流源のどちらか一方の電流量を制御する、請求項１記載のデューティ比補正回路である。
【００１７】
この発明のうち請求項３にかかるものは、前記インバータは複数が直列に備えられ、前記第１の電流源の駆動力を可変にした前記インバータと、前記第２の電流源の駆動力を可変にした前記インバータとが交互に配置される、請求項２記載のデューティ比補正回路である。
【００１８】
この発明のうち請求項４にかかるものは、第１及び第２の論理値を採る基準クロックに同期して、前記第１及び第２の論理値を採る出力クロックを発生させるクロック生成回路であって、第１の遷移は前記第１の論理値から前記第２の論理値への遷移であり、第２の遷移は前記第２の論理値から前記第１の論理値への遷移であって、前記基準クロック及び前記出力クロックのそれぞれの前記第１の遷移同士を比較した結果に基づいて、前記第１及び第２の論理値を採る中間クロックを生成する中間クロック生成部と、前記中間クロックの前記第２の遷移に対して可制御の遅延を施して前記出力クロックを出力する出力クロック生成部とを備えるクロック生成回路である。
【００１９】
この発明のうち請求項５にかかるものは、前記出力クロック生成部は、前記中間クロックの前記第２の遷移に対して、制御信号に基づく遅延量で遅延を施す遷移遅延制御回路と、前記出力クロックのデューティ比に基づいて前記制御信号を生成する制御信号生成回路とを有する、請求項４記載のクロック生成回路である。
【００２０】
この発明のうち請求項６にかかるものは、前記遷移遅延制御回路は前記中間クロックを受ける入力端と、出力端と、前記中間クロックが前記第１の論理を採る場合に前記出力端に接続され、前記制御信号に基づく電流が流れる第１電流源と、前記中間クロックが前記第２の論理を採る場合に前記出力端に接続され、第１の定電流が流れる第２電流源とを備えるインバータと、前記インバータの前記出力端における電位を基準値と比較した結果に基づいて二値を採る出力信号を出力する比較器とを備え、前記第１電流源が流す電流と、前記第２電流源が流す電流とは前記インバータの前記出力端において互いに逆向きであり、前記比較器の前記出力信号が前記出力クロックとして働く、請求項５記載のクロック生成回路である。
【００２１】
この発明のうち請求項７にかかるものは、第１及び第２の論理値を採る基準クロックに同期して、前記第１及び第２の論理値を採る出力クロックを発生させるクロック生成回路であって、第１の遷移は前記第１の論理値から前記第２の論理値への遷移であり、第２の遷移は前記第２の論理値から前記第１の論理値への遷移であって、前記基準クロック及び前記出力クロックのそれぞれの前記第１の遷移同士を比較した比較結果を出力する第１比較器と、前記第１比較器の前記比較結果及び第１遅延制御信号に基づいた第１の遅延量で、前記基準クロックの前記第２の遷移を遅延させつつ、前記基準クロックを反転させて第１遅延信号を生成する第１遅延素子と、前記第１比較器の前記比較結果及び第２遅延制御信号に基づいた第２の遅延量で、前記第１遅延信号の前記第１の遷移を遅延させつつ、前記第１遅延信号を反転させて第２遅延信号を生成する第２遅延素子とを有し、前記第２遅延信号に基づいて前記第１及び第２の論理値を採る中間クロックを出力する遅延回路と、前記中間クロックと基準値との比較結果として前記出力クロックを生成する第２比較器と、前記出力クロックのデューティ比に基づいて前記第１及び第２遅延制御信号を生成する制御信号生成回路とを備えるクロック生成回路である。
【００２２】
この発明のうち請求項８にかかるものは、前記第１遅延素子は、前記基準クロックを受ける入力端並びに前記第１遅延信号を出力する出力端並びに第１及び第２電源端を含むインバータと、前記第１比較器の前記比較結果及び前記第１遅延制御信号によって制御される電流を前記インバータの前記第１電源端に供給する第１電流源と、前記第１比較器の前記比較結果によって制御される電流を前記インバータの前記第２電源端に供給する第２電流源とを有する、請求項７記載のクロック生成回路である。
【００２３】
この発明のうち請求項９にかかるものは、前記第２遅延素子は、前記第１遅延信号を受ける入力端並びに前記第２遅延信号を出力する出力端並びに第１及び第２電源端を含むインバータと、前記第１比較器の前記比較結果によって制御される電流を前記インバータの前記第１電源端に供給する第１電流源と、前記第１比較器の前記比較結果及び前記第２遅延制御信号によって制御される電流を前記インバータの前記第２電源端に供給する第２電流源とを有する、請求項７記載のクロック生成回路である。
【００２４】
この発明のうち請求項１０にかかるものは、前記制御信号生成回路は、前記出力クロックを平滑化して出力する平滑化回路と、前記平滑化回路の出力する電荷に基づいて前記第１及び第２遅延制御信号を出力する遅延制御信号生成回路とを含む、請求項７乃至９のいずれか一つに記載のクロック生成回路である。
【００２５】
【発明の実施の形態】
実施の形態１．
図１に、本実施の形態にかかるデューティ比補正回路ＤＲＣ１を適用したＰＬＬ回路の構成図を示す。図１においてデューティ比補正回路ＤＲＣ１は、遷移遅延制御回路１と、デューティ比検出回路２、デューティ比補正用フィルタ３とを備えている。ＰＬＬ回路のうちその他の部分は周知の技術である。つまり、入力クロック信号Ｓ１とフィードバッククロック信号Ｓ２との一致またはずれの程度を検知してその程度に応じた電圧を示す信号Ｓ３を出力する位相周波数検知器６と、信号Ｓ３を電流信号である信号Ｓ４に変換するチャージポンプ７と、信号Ｓ４を平滑な電圧の信号Ｓ５に変換するローパスフィルタ８と、信号Ｓ５により発振特性が制御される電圧制御発振回路５とを、本実施の形態にかかるＰＬＬ回路は備えている。
【００２６】
デューティ比補正回路ＤＲＣ１のうち、遷移遅延制御回路１は、電圧制御発振器５から出力される信号Ｓ６の遷移の一方、例えばＬｏｗからＨｉｇｈへの立ち上がりのタイミングを制御信号Ｓ９に基づいて遅延させてフィードバッククロック信号Ｓ２を得る。そして、信号Ｓ６の遷移の他方、例えば立ち下がりのタイミングの遅延量を一定にしておくことにより、フィードバッククロック信号Ｓ２のデューティ比を制御することができる。
【００２７】
また、デューティ比検出回路２は、フィードバッククロック信号Ｓ２のＨｉｇｈの期間及びＬｏｗの期間に応じてそれぞれ一定量の電流を引き込みあるいは出力して電流信号である信号Ｓ８を発生させるチャージポンプである。
【００２８】
そして、デューティ比検出回路２からの信号Ｓ８がデューティ比補正用フィルタ３に与えられる。このフィルタによって信号Ｓ８から平滑な電圧が得られる。この電圧が制御信号Ｓ９としてはたらく。
【００２９】
デューティ比補正回路ＤＲＣ１において、デューティ比の制御は先述のように信号Ｓ６の遷移の一方のみの遅延量を制御して行われるので、これに対応して、位相周波数検知器６はフィードバッククロック信号Ｓ２の遷移の他方のみを位相及び周波数の比較に用いる。例えばデューティ比補正回路ＤＲＣ１では信号Ｓ６の立ち上がりの遅延を制御してフィードバッククロック信号Ｓ２を生成する一方、位相周波数検知器６においては、入力クロック信号Ｓ１及びフィードバッククロック信号Ｓ２の立ち下がりを位相及び周波数の比較に用いる。
【００３０】
本実施の形態にかかるデューティ比補正回路ＤＲＣ１を適用したＰＬＬ回路では、デューティ比補正回路ＤＲＣ１がデューティ比の制御を行うのに用いる遷移と、電圧制御発振器５及び位相周波数検知器６及びチャージポンプ７及びローパスフィルタ８が位相と周波数の制御を行うのに用いる遷移とが異なるので、両方のフィードバックが相互に影響を与えることがない。よって、本実施の形態にかかるデューティ比補正回路ＤＲＣ１を適用したＰＬＬ回路を用いれば、位相及び周波数の制御とデューティ比の制御とを共に行ないつつ、迅速に安定状態に達することができる。
【００３１】
なお、本発明はＤＬＬ回路にも適用できる。その場合は電圧制御発振回路５に替えて、図２に示すように信号Ｓ５により遅延量が制御される遅延段４を設け、遅延段４にも入力クロック信号Ｓ１が入力されるようにすればよい。このようにすれば、信号Ｓ６は入力クロック信号Ｓ１の遅延したものとして得られ、デューティ比補正回路ＤＲＣ１に入力されてデューティ比の制御を受ける。
【００３２】
実施の形態２．
図３はデューティ比補正回路ＤＲＣ１の構成例を示す回路図である。本実施の形態では、遷移遅延制御回路１として立ち上がりタイミング制御回路１ａが採用される。立ち上がりタイミング制御回路１ａは、ＰｃｈトランジスタＭＰ１及びＮｃｈトランジスタＭＮ１からなるＣＭＯＳインバータ構造を備え、それらのゲートには遅延段４または電圧制御発振回路５から出力される信号Ｓ６が入力される。さらに、トランジスタＭＰ１のソースは、並列に接続された二つのＰｃｈトランジスタＭＰ２及びＭＰ３を介して電源ＶＤＤに接続される。また、トランジスタＭＮ１のソースは、並列に接続された二つのＮｃｈトランジスタＭＮ２及びＭＮ３を介して接地される。なお、二つのトランジスタＭＰ２，ＭＰ３のゲートにはともに一定のバイアス電圧ＶＢＰが与えられており、トランジスタＭＮ２のゲートにも一定のバイアス電圧ＶＢＮが与えられている。ただし、トランジスタＭＮ３のゲートには制御信号Ｓ９が与えられる。
【００３３】
トランジスタＭＰ１，ＭＮ１のドレインは、比較器Ａ１の負入力端に共通して接続される。この負入力端はコンデンサＣ１を介して接地されており、その電位は信号Ｓ１０として示される。また、比較器Ａ１の正入力端には一定の参照電位Ｖｒｅｆが入力される。そして、比較器Ａ１の出力端からはフィードバッククロック信号Ｓ２が得られる。フィードバッククロック信号Ｓ２は、信号Ｓ１０の電位が参照電位Ｖｒｅｆよりも小さな値になったときにＨｉｇｈを、信号Ｓ１０の電位が参照電位Ｖｒｅｆよりも大きな値になったときにＬｏｗを、それぞれ採る。
【００３４】
次に、デューティ比検出回路２の構成を説明する。デューティ比検出回路２はトランジスタＭＰ４及びトランジスタＭＮ４からなるＣＭＯＳインバータ構造を備え、それらのゲートにはフィードバッククロック信号Ｓ２が入力される。さらに、トランジスタＭＰ４のソースは定電流源ＩＳ１を介して電源ＶＤＤに接続され、トランジスタＭＮ４のソースは定電流源ＩＳ２を介して接地される。また、トランジスタＭＰ４，ＭＮ４のドレインは共通に接続され、ここから信号Ｓ８が得られる。従って、この回路はチャージポンプであり、電圧として現れるフィードバッククロック信号Ｓ２を電流として現れる信号Ｓ８に変換して出力するはたらきを持つ。
【００３５】
次に、デューティ比補正用フィルタ３の構成を説明する。デューティ比補正用フィルタ３はコンデンサＣ２と抵抗Ｒ１との直列接続体を備え、コンデンサＣ１の一端が接地され、抵抗Ｒ１の一端には信号Ｓ８が与えられる。そして、信号Ｓ８が与えられた抵抗Ｒ１の一端での電位が制御信号Ｓ９として、立ち上がりタイミング制御回路１ａのトランジスタＭＮ３のゲートに入力される。
【００３６】
さて次に、立ち上がりタイミング制御回路１ａを備えたデューティ比補正回路ＤＲＣ１の動作について説明する。立ち上がりタイミング制御回路１ａに入力された信号Ｓ６がＬｏｗのときにトランジスタＭＰ１がＯＮし、コンデンサＣ１はトランジスタＭＰ２，ＭＰ３を介して電源ＶＤＤによって充電される。トランジスタＭＰ２，ＭＰ３には一定のバイアス電圧ＶＢＰが与えられているため、コンデンサＣ１は一定の電流で充電され、信号Ｓ１０の立ち上がり時間は一定となる。一方、信号Ｓ６がＨｉｇｈのときにはトランジスタＭＮ１がＯＮし、コンデンサＣ１は放電する。トランジスタＭＮ２には一定のゲートバイアスが与えられているものの、トランジスタＭＮ３のゲートにはデューティ比補正用フィルタ３から制御信号Ｓ９が与えられているので、制御信号Ｓ９の電位の高低によってコンデンサＣ１の放電するスピードが変化する。
【００３７】
図４は制御信号Ｓ９の種々の値に対する信号Ｓ６，Ｓ１０，Ｓ２の変化を示すタイミングチャートである。トランジスタＭＮ３はＮチャネル型なので制御信号Ｓ９の電位が高いほど放電のスピードは速く、信号Ｓ１０の電位は急激に低下する。よってこの電位が参照電位Ｖｒｅｆを下回るタイミングも制御信号Ｓ９の変化に応じて変化するため、フィードバッククロック信号Ｓ２が遷移するタイミングも変化し、デューティ比を制御できる。
【００３８】
フィードバッククロック信号Ｓ２はデューティ比検出回路２へ入力されている。例えばフィードバッククロック信号Ｓ２がＨｉｇｈの場合はトランジスタＭＮ４がＯＮするので、デューティ比検出回路２はデューティ比補正用フィルタ３に充電されていた電荷を接地ＧＮＤの方に引き抜いて放電させる。逆にフィードバッククロック信号Ｓ２がＬｏｗの場合はトランジスタＭＰ４がＯＮするので、デューティ比検出回路２はデューティ比補正用フィルタ３に電荷を供給して充電する。以上のことから、フィードバッククロック信号Ｓ２のＨｉｇｈの期間が長ければ長いほど、デューティ比補正用フィルタ３が出力する制御信号Ｓ９の電位が低くなる。その結果、立ち上がりタイミング制御回路１ａ内のトランジスタＭＮ３のゲートの電位は低下するのでトランジスタＭＮ３の電荷引き抜き能力は低下し、信号Ｓ１０の立ち下がりに要する時間は増える。そのためフィードバッククロック信号Ｓ２はＬｏｗからＨｉｇｈへと遷移し始めるのが遅くなる。一方、信号Ｓ１０の立ち上がりに要する時間は制御信号Ｓ９の電位によらずに一定であり、フィードバッククロック信号Ｓ２の立ち下がりタイミングが信号Ｓ６の立ち下がりタイミングから遅延する時間も一定である。その結果、フィードバッククロック信号Ｓ２のＨｉｇｈの期間が減少しＬｏｗの期間が増加する。
【００３９】
以上のようにしてデューティ比についてのフィードバック制御が実現されるので、フィードバッククロック信号Ｓ２のデューティ比が１：１となったときに制御信号Ｓ９が安定するように各回路定数を定めることができる。
【００４０】
本実施の形態にかかる立ち上がりタイミング制御回路１ａを遷移遅延制御回路１として備えたデューティ比補正回路ＤＲＣ１を用い、ＰＬＬ回路またはＤＬＬ回路の有する位相周波数検知器６における入力クロック信号Ｓ１とフィードバッククロック信号Ｓ２との位相及び周波数の比較に立ち下がりエッジを用いれば、位相及び周波数の制御と相互に干渉することなくデューティ比の制御が行える。
【００４１】
実施の形態３．
図５はデューティ比補正回路ＤＲＣ１の構成例を示す回路図である。本実施の形態では、遷移遅延制御回路１として立ち下がりタイミング制御回路１ｂが採用される。デューティ比補正回路ＤＲＣ１はさらに、デューティ比検出回路２及びデューティ比補正用フィルタ３を備えている。図３に示した回路と異なっているのは、デューティ比補正用フィルタ３から出力される制御信号Ｓ９がトランジスタＭＮ３ではなくトランジスタＭＰ３のゲートに与えられており、トランジスタＭＮ３のゲートにはトランジスタＭＮ２と同様に定電圧バイアスＶＢＮが与えられているという点のみである。
【００４２】
よって実施の形態２とは逆に、本実施の形態においては信号Ｓ１０の立ち上がりに要する時間を制御して、フィードバッククロック信号Ｓ２の立ち下がりタイミングを制御し、デューティ比を制御する。この回路の動作は図６に示す通りであり、図４に示した信号Ｓ６，Ｓ１０，Ｓ２のタイミングチャートの電圧軸の正負がちょうど逆になった形のもので示される。トランジスタＭＰ３はＰチャネル型なので制御信号Ｓ９の電位が低いほどコンデンサＣ１への充電のスピードは速く、信号Ｓ１０の電位は急激に上昇する。よってこの電位が参照電位Ｖｒｅｆを上回るタイミングも変化するため、フィードバッククロック信号Ｓ２が遷移するタイミングも変化し、デューティ比を制御できる。
【００４３】
本実施の形態にかかる立ち下がりタイミング制御回路１ｂを遷移遅延制御回路１として備えたデューティ比補正回路ＤＲＣ１を用い、ＰＬＬ回路またはＤＬＬ回路の位相周波数検知器６における入力クロック信号Ｓ１とフィードバッククロック信号Ｓ２との位相及び周波数の比較に立ち上がりエッジを用いれば、位相及び周波数の制御と相互に干渉することなくデューティ比の制御が行える。
【００４４】
実施の形態４．
図７に本実施の形態にかかるデューティ比補正回路ＤＲＣ２を適用したＤＬＬ回路の構成図を示す。このＤＬＬ回路は従来のＤＬＬ回路同様、位相周波数検知器６及びチャージポンプ７及びローパスフィルタ８を備えているが、遅延段４ａについては従来のものとは異なっている。この遅延段４ａはデューティ比補正機能を有し、比較器Ａ２及びデューティ比検出回路２及びデューティ比補正用フィルタ３及び遅延制御信号生成回路ＤＣ１とともにデューティ比補正回路ＤＲＣ２を構成する。
【００４５】
デューティ比補正遅延段４ａは、信号Ｓ５及び制御信号Ｓ９により遅延量を制御される遅延制御インバータＤ１〜Ｄ６の直列接続体から成り立っている（ここでは例として遅延制御インバータが６段ある場合を示す）。遅延制御インバータの初段Ｄ１には入力クロック信号Ｓ１が入力され、入力クロック信号Ｓ１は反転し遅延した信号ＤＳ１となって第２段目Ｄ２へと出力される。以降同様にして、信号ＤＳ２，ＤＳ３，・・・・，ＤＳ６がそれぞれの遅延インバータＤ２，・・・・，Ｄ６から出力される。
【００４６】
遅延制御インバータが偶数段分ある図７の場合、比較器Ａ２の正入力端に最終段Ｄ６から出力される信号ＤＳ６が入力され、負入力端に参照電位Ｖｒｅｆが入力される。実施の形態２及び３における比較器Ａ１の場合とは逆に、比較器Ａ２の出力信号であるフィードバッククロック信号Ｓ２は、正入力端に与えられる信号ＤＳ６の電位が参照電位Ｖｒｅｆを上回ったときにＨｉｇｈを、信号ＤＳ６の電位が参照電位Ｖｒｅｆを下回ったときにＬｏｗを、それぞれ採らなければならないからである。
【００４７】
デューティ比検出回路２はフィードバッククロック信号Ｓ２を入力し、実施の形態１と同様、フィードバッククロック信号Ｓ２のＨｉｇｈの期間及びＬｏｗの期間に応じてそれぞれ一定量の電流を引き込みあるいは出力して信号Ｓ８を発生させる。信号Ｓ８も実施の形態１と同様デューティ比補正用フィルタ３に与えられ、平滑な電圧に変換される。この電圧は制御信号Ｓ９として機能する。遅延制御信号生成回路ＤＣ１は、制御信号Ｓ９に基づいて立ち上がり時間制御信号Ｓ１１、立ち下がり時間制御信号Ｓ１２を生成する。
【００４８】
例えば、デューティ比の制御に入力クロック信号Ｓ１の立ち下がりエッジを用い、位相及び周波数の制御に立ち上がりエッジを用いる場合は、立ち上がり時間制御信号Ｓ１１は奇数段目の遅延インバータＤ１，Ｄ３，Ｄ５にそれぞれ入力され、立ち下がり時間制御信号Ｓ１２は偶数段目の遅延インバータＤ２，Ｄ４，Ｄ６にそれぞれ入力される。
【００４９】
以下に、デューティ比補正回路ＤＲＣ２の動作を示すタイミングチャートである図８を用いて、本デューティ比補正回路ＤＲＣ２を適用したＤＬＬ回路の動作を説明する。なお各遅延制御インバータＤ１〜Ｄ６は、入力される信号がＨｉｇｈレベルとＬｏｗレベルとの中間の値をとるときに遷移を開始するものとする。
【００５０】
まず、遅延制御インバータの初段Ｄ１から出力される信号ＤＳ１は、入力クロック信号Ｓ１の論理反転として入力クロック信号Ｓ１よりも遅延して出力される。このとき、初段Ｄ１は立ち上がり時間制御信号Ｓ１１の電位の値に応じて、信号ＤＳ１の立ち上がりに要する時間を変化させる。一方、立ち下がりに要する時間は立ち上がり時間制御信号Ｓ１１の電位の値によらずに一定値に保ったままにする。図８では、信号ＤＳ１がＨｉｇｈレベルとＬｏｗレベルとの中間の値まで立ち上がるのに要する時間が最速の場合よりもｄｔ１の時間だけ増加し、信号ＤＳ１のＬｏｗの期間が増加している。
【００５１】
さて、遅延制御インバータの第２段Ｄ２から出力される信号ＤＳ２は、信号ＤＳ１の論理反転として信号ＤＳ１よりも遅延して出力される。このとき、第２段Ｄ２は立ち下がり時間制御信号Ｓ１２の電位の値に応じて、信号ＤＳ２の立ち下がりに要する時間を変化させる。一方、立ち上がりに要する時間は立ち下がり時間制御信号Ｓ１２の電位の値によらずに一定値に保ったままにする。図８では信号ＤＳ２がＨｉｇｈレベルとＬｏｗレベルとの中間の値まで立ち下がるのに要する時間が最速の場合よりもｄｔ２の時間だけ増加し、信号ＤＳ２のＨｉｇｈの期間が増加している。のみならず、信号ＤＳ２の立ち下がりタイミングは、初段での立ち上がり時間の増加分ｄｔ１の影響も受けている。
【００５２】
よって、図７のように６段分の遅延インバータを経て出力される信号ＤＳ６のＨｉｇｈの期間の信号波形は、図８に示すように６段分の立ち下がり時間または立ち上がり時間の変化分ｄｔ１＋ｄｔ２＋ｄｔ３＋ｄｔ４＋ｄｔ５＋ｄｔ６だけ初段の入力クロック信号Ｓ１のＨｉｇｈの期間よりも増加していることになる。しかも入力クロック信号Ｓ１の立ち上がりタイミングと信号ＤＳ６の立ち上がりタイミングとのずれ（遅延量）は信号Ｓ５にのみ依存し、立ち上がり時間制御信号Ｓ１１、立ち下がり時間制御信号Ｓ１２に依存せず、従って制御信号Ｓ９にも依存しない。よって信号ＤＳ６における位相及び周波数の比較を入力クロック信号Ｓ１とフィードバッククロック信号Ｓ２の立ち上がりエッジに対して行なうことにより、実施の形態１と同様の効果を、デューティ比を大きく変化させて得ることができる。
【００５３】
また、図７に示した回路では６段分であるが、もちろん遅延制御インバータの数を増やせば任意の段数分の効果を得ることができる。
【００５４】
ただし、遅延制御インバータの数が奇数のときは、比較器Ａ２の正入力端に参照電位Ｖｒｅｆを、負入力端にデューティ比補正遅延段４ａの最終段の出力信号をそれぞれ与えるようにし、入力クロック信号Ｓ１とフィードバッククロック信号Ｓ２とを同相にしてデューティ比を変化させなければならない。この場合も、初段Ｄ１は入力クロック信号Ｓ１の立ち下がりエッジを用いて信号ＤＳ１の立ち上がりに要する時間を制御することになる。
【００５５】
また以上の場合とは逆に、位相周波数検知器６において入力クロック信号Ｓ１及びフィードバッククロック信号Ｓ２の立ち下がりエッジを位相及び周波数の比較に用いる場合は、図１０に示すように入力クロック信号Ｓ１の立ち上がりエッジを用いて遅延制御インバータから出力される信号の立ち下がりに要する時間を変化させるため、デューティ比補正回路ＤＲＣ２は、図７における初段Ｄ１と第２段Ｄ２、第３段Ｄ３と第４段Ｄ４、第５段Ｄ５と第６段Ｄ６とをそれぞれ入れ替えて図９に示すような配置となったデューティ比補正遅延段４ａを備えることになる。この場合は、デューティ比補正遅延段４ａから出力される信号ＤＳ５のＬｏｗの期間の信号波形が、図１０に示すように６段分の立ち下がり時間または立ち上がり時間の変化分ｄｔ１＋ｄｔ２＋ｄｔ３＋ｄｔ４＋ｄｔ５＋ｄｔ６だけ、入力クロック信号Ｓ１のＬｏｗの期間よりも増加していることになる。
【００５６】
本実施の形態にかかるデューティ比補正回路ＤＲＣ２を用いれば、デューティ比補正回路ＤＲＣ２がデューティ比の制御を行うのに用いる遷移のエッジと、位相周波数検知器６、チャージポンプ７、ローパスフィルタ８が位相と周波数の制御に用いる遷移のエッジとが異なるので、２つのフィードバックは互いに影響を与えることがない。よって、位相及び周波数の制御とデューティ比の制御とが同時に行なえ、すばやく安定状態に達する回路が実現できる。
【００５７】
さらに、フィードバッククロック信号Ｓ２のデューティ比を大きく変化させて出力させることができる。
【００５８】
実施の形態５．
図１１に実施の形態４におけるデューティ比補正遅延段４ａの実現例を示す。ここでは、デューティ比の制御に立ち下がりエッジを用い、位相及び周波数の制御に立ち上がりエッジを用いる場合（図７の場合）を例にとって説明している。
【００５９】
奇数段に配置される遅延制御インバータ、例えば初段のＤ１の構造について説明する。周知の遅延インバータと同様にインバータＩＶ１の負電源端はトランジスタＮ１を介して接地され、インバータＩＶ１の正電源端はトランジスタＰ１ａを介して電源ＶＤＤに接続されている。そして、トランジスタＰ１ａ、トランジスタＮ１のゲートには共通してローパスフィルタ８から出力される信号Ｓ５が与えられる。かかる周知の遅延インバータの構成に加え、初段Ｄ１はトランジスタＰ１ａと並列に接続されたトランジスタＰ１ｂを更に備えており、このトランジスタＰ１ｂのゲートには立ち上がり時間制御信号Ｓ１１が与えられる。インバータＩＶ１の入力端には入力クロック信号Ｓ１が与えられ、インバータＩＶ１の出力端は次段のインバータＩＶ２の入力端と接続されている。
【００６０】
また、偶数段に配置される遅延制御インバータ、例えば第２段のＤ２の構造について説明する。周知の遅延インバータと同様に、インバータＩＶ２の負電源端はトランジスタＮ２ａを介して接地され、インバータＩＶ２の正電源端はトランジスタＰ２を介して電源ＶＤＤに接続されている。そして、トランジスタＮ２ａ、トランジスタＰ２のゲートには共通してローパスフィルタ８から出力される信号Ｓ５が与えられる。かかる周知の遅延インバータの構成に加え、第２段Ｄ２はトランジスタＮ２ａと並列に接続されたトランジスタＮ２ｂを更に備えており、このトランジスタＮ２ｂのゲートには立ち下がり時間制御信号Ｓ１２が与えられる。インバータＩＶ２の入力端には信号ＤＳ１が与えられ、インバータＩＶ２の出力端は次段のインバータＩＶ３の入力端と接続されている。
【００６１】
また、図１２に実施の形態４におけるデューティ比検出回路２及びデューティ比補正用フィルタ３及び遅延制御信号生成回路ＤＣ１を示す。デューティ比検出回路２及びデューティ比補正用フィルタ３については実施の形態２及び３と全く同じ回路であるので説明は省略する。
【００６２】
遅延制御信号生成回路ＤＣ１は、トランジスタＭＰ５及びトランジスタＭＮ５から成り立っており、それぞれのドレインが接続され、トランジスタＭＰ５のソースは電源ＶＤＤに接続され、トランジスタＭＮ５のソースは接地されている。また、トランジスタＭＮ５のゲートはドレインと短絡され、トランジスタＭＰ５のゲートにはデューティ比補正用フィルタ３から出力される制御信号Ｓ９が入力される。そして、トランジスタＭＰ５とトランジスタＭＮ５では、そのゲートにおける電位がそれぞれ立ち上がり時間制御信号Ｓ１１及び立ち下がり時間制御信号Ｓ１２として機能する。
【００６３】
遅延制御信号生成回路ＤＣ１と、奇数段目の遅延インバータ、例えば初段の遅延インバータＤ１との組み合わせという観点でみれば、立ち上がり時間制御信号Ｓ１１を介して、トランジスタＭＰ５に流れる電流に応じてトランジスタＰ１ｂに電流が流れる。よって制御信号Ｓ９に応じてインバータＩＶ１における遅延量が制御される。また、遅延制御信号生成回路ＤＣ１と、偶数段目の遅延インバータ、例えば第２段の遅延インバータＤ２との組み合わせという観点でみれば、立ち上がり時間制御信号Ｓ１２を介して、トランジスタＭＮ５に流れる電流に応じてトランジスタＰ２ｂに電流が流れる。よって制御信号Ｓ９に応じてインバータＩＶ２における遅延量が制御される。従って、実施の形態４において示されたような遅延量の制御を行うことができる。
【００６４】
【発明の効果】
この発明のうち請求項１にかかるデューティ比補正回路によれば、インバータの出力端における電位の立ち上がりに要する時間または立ち下がりに要する時間を変化させられるので、比較器から得られる出力信号のデューティ比を変化させることができる。また、比較器の出力信号をインバータにフィードバックしているので、比較器の出力信号のデューティ比の変動を補正することができる。
【００６５】
この発明のうち請求項２にかかるデューティ比補正回路によれば、出力信号のデューティ比の変動は、出力信号を平滑化して得られた制御信号の値の変動として現れる。よって制御信号で第１の電流源または第２の電流源のいずれか一方の電流量を制御して、デューティ比についてのフィードバックをかけることができる。
【００６６】
この発明のうち請求項３にかかるデューティ比補正回路によれば、クロックの一対の遷移の一方のみに関して遅延量を制御して、出力信号のデューティ比を大きく変化させることができる。
【００６７】
この発明のうち請求項４にかかるクロック生成回路によれば、中間クロック生成部において基準クロックと出力クロックを同期させる第１の制御を行いつつ、出力クロック生成部において出力クロックのデューティ比を変化させる第２の制御が行える。これら２つの制御に供出される遷移は互いに異なるので、第１及び第２の制御が互いを妨げることがない。
【００６８】
この発明のうち請求項５にかかるクロック生成回路によれば、出力クロックのデューティ比に基づいて中間クロックの第２の遷移の遅延量が制御される。よって出力クロックのデューティ比を一定に保つように第２の制御を行うことができる。
【００６９】
この発明のうち請求項６にかかるクロック生成回路によれば、インバータの出力端の出力する電荷または入力する電荷の一方のみが制御信号の値に応じて制御されるので、出力端での電位が基準値に到達する時間を制御できる。よってこの電位と基準値とを比較する比較器の出力を、出力クロックとして採用することができる。
【００７０】
この発明のうち請求項７にかかるクロック生成回路によれば、基準クロックと出力クロックを同期させる第１の制御を行うために基準クロックを遅延させる際、併せて出力クロックのデューティ比を変化させる第２の制御が行われる。これら２つの制御に供出される遷移は互いに異なるので、第１及び第２の制御が互いを妨げることがない。また、第１の遅延量及び第２の遅延量に基づいて出力信号のデューティ比を大きく変化させることができる。
【００７１】
この発明のうち請求項８にかかるクロック生成回路によれば、第１遅延素子のインバータの出力の電流量は第１比較器の比較結果によって制御されるので、基準クロックと出力クロックを同期させる第１の制御を行うための基準クロックの遅延を行うことができる。しかも、第１遅延信号の第１の遷移において第１遅延素子のインバータが出力する電流量を第１遅延制御信号によっても制御するので、基準クロックの第２の遷移の遅延は出力クロックのデューティ比に関する第２の制御にも基づいて行われる。
【００７２】
この発明のうち請求項９にかかるクロック生成回路によれば、第２遅延素子のインバータの出力の電流量は第１比較器の比較結果によって制御されるので、基準クロックと出力クロックを同期させる第１の制御を行うための基準クロックの遅延を行うことができる。しかも、第２遅延信号の第２の遷移において第２遅延素子のインバータが出力する電流量を第２遅延制御信号によっても制御するので、基準クロックの第１の遷移の遅延は出力クロックのデューティ比に関する第２の制御にも基づいて行われる。
【００７３】
この発明のうち請求項１０にかかるクロック生成回路によれば、出力クロックが第１の論理を採る期間と第２の論理を採る期間とに応じて、平滑化回路の出力する電荷が変動する。よって出力クロックのデューティ比に基づいて変動する第１及び第２遅延制御信号を得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の構成を示す回路図である。
【図２】 本発明の実施の形態１の構成を示す回路図である。
【図３】 本発明の実施の形態２の構成を示す回路図である。
【図４】 本発明の実施の形態２の動作を示すタイミングチャートである。
【図５】 本発明の実施の形態３の構成を示す回路図である。
【図６】 本発明の実施の形態３の動作を示すタイミングチャートである。
【図７】 本発明の実施の形態４の構成を示す回路図である。
【図８】 本発明の実施の形態４の動作を示すタイミングチャートである。
【図９】 本発明の実施の形態４の構成を示す回路図である。
【図１０】 本発明の実施の形態４の動作を示すタイミングチャートである。
【図１１】 本発明の実施の形態５の構成を示す回路図である。
【図１２】 本発明の実施の形態５の構成を示す回路図である。
【図１３】 従来の技術の構成を示す回路図である。
【図１４】 従来の技術の動作を示すタイミングチャートである。
【符号の説明】
１ 遷移遅延制御回路、２ デューティ比検出回路、３ デューティ比補正用フィルタ、４ａ デューティ比補正遅延段、ＭＮ１〜ＭＮ５ Ｎｃｈトランジスタ、ＭＰ１〜ＭＰ５ Ｐｃｈトランジスタ、Ａ１，Ａ２ 比較器、Ｓ１ 入力クロック信号、Ｓ２ フィードバッククロック信号、Ｓ９ 制御信号、Ｄ１〜Ｄ６遅延制御インバータ、ＤＣ１ 遅延制御信号生成回路、ＤＲＣ１，ＤＲＣ２ デューティ比補正回路。
【発明の属する技術分野】
本発明は、ＰＬＬ回路またはＤＬＬ回路に関し、特に信号のデューティ比を制御する回路に関する。
【０００２】
【従来の技術】
Ｈｉｇｈの期間とＬｏｗの期間との比、すなわちデューティ比が１：１であるクロック信号がある回路に与えられる場合、入力されるクロック信号のレベルや入力バッファの特性等の影響によって、その回路の内部で入力クロック信号のデューティ比が１：１からずれてしまう場合がある。また、ＰＬＬ回路やＤＬＬ回路で生成されるクロック信号のデューティ比が、電圧制御発振器や遅延段の発振特性が理想的でないために１：１にはならないこともある。
【０００３】
デューティ比が１：１からずれてしまうと、例えば入力クロック信号の立ち上がりエッジと立ち下がりエッジの両方を回路内の論理素子の作動タイミング信号として用いる場合に問題が生じる。つまり、立ち上がりエッジで作動する素子の作動タイミングと立ち下がりエッジで作動する素子の作動タイミングとが重なる危険性が増すため、タイミングマージン不足の要因となる。
【０００４】
図１３は、このような不具合を解消するための、クロック信号のデューティ比を１：１に補正する回路の構成を示す回路図である。この回路は、周知のＰＬＬ回路ＰＬＬ１にデューティ比補正回路ＤＲＣ３を加えた構成となっている。かかる回路は、例えば'97 ISSCC proceeding pp.336-337,R.Bhagwan and A.Rogers,“A 1GHz Dual-Loop Microprocessor PLL with Instant Frequency Shifting”において示されている。
【０００５】
はじめにＰＬＬ回路ＰＬＬ１の動作を説明する。入力クロック信号Ｓ１及びフィードバッククロック信号Ｓ２は、それぞれ分周器ＣＤ１，ＣＤ２により周波数変換されて位相周波数検知器６に入力される。位相周波数検知器６は、両信号の一致またはずれの程度を検知し、その程度に応じた電圧の強度を示す信号Ｓ３をチャージポンプ７へと出力する。チャージポンプ７は信号Ｓ３を電流信号である信号Ｓ４に変換し、ループフィルタ８への電荷供給源として機能する。ループフィルタ８は一端が電源ＶＤＤ（その電位もＶＤＤと記す）に接続されたコンデンサＣ３を有しているのでその他端の電位は平滑化され、電圧制御発振器５への信号Ｓ５となる。信号Ｓ５により電圧制御発振器５から出力される信号Ｓ６の発振周期及び位相が変化する。
【０００６】
通常のＰＬＬ回路では信号Ｓ６がそのままフィードバッククロック信号Ｓ２となるが、この回路では信号Ｓ６をデューティ比補正回路ＤＲＣ３に入力し、そのデューティ比補正回路ＤＲＣ３から出力される信号Ｓ７をバッファＢ１を通してフィードバッククロック信号Ｓ２としている。
【０００７】
次に、デューティ比補正回路ＤＲＣ３について述べる。デューティ比補正回路ＤＲＣ３は、レベルシフト回路ＬＳ１及びデューティ比検出回路２及びデューティ比補正用フィルタ３から構成される。
【０００８】
このうちレベルシフト回路ＬＳ１は、信号Ｓ７の遷移するタイミングを決定する信号Ｓ６のしきい値のレベルを変化させる回路である。このレベルシフト回路ＬＳ１を用いれば、通常しきい値として採用されることの多いＨｉｇｈレベルとＬｏｗレベルの中間の値からしきい値をずらすことができ、信号Ｓ６のデューティ比を変化させることができる。
【０００９】
図１４はレベルシフト回路ＬＳ１の動作を示すタイミングチャートであり、信号Ｓ６に対するしきい値Ｖｒｅｆが、異なる値Ｖｒｅｆａ，Ｖｒｅｆ０，Ｖｒｅｆｂ（Ｖｒｅｆａ＜Ｖｒｅｆ０＜Ｖｒｅｆｂ）を採る場合に、信号Ｓ７がそれぞれ呈する波形Ｓ７ａ，Ｓ７０，Ｓ７ｂを示している。
【００１０】
図１４からわかるように、しきい値Ｖｒｅｆの値が低い程、信号Ｓ７の立ち上がりタイミングは早まり、かつ立ち下がりタイミングは遅れる。つまり信号Ｓ７のＨｉｇｈの期間が増加する。逆にしきい値Ｖｒｅｆの値が高い程、信号Ｓ７のＬｏｗの期間が増加する。
【００１１】
デューティ比検出回路２は信号Ｓ７を電流信号である信号Ｓ８に変換するはたらきを持つチャージポンプであり、デューティ比補正用フィルタ３は一端が接地（その電位をＧＮＤと記す）されたコンデンサＣ２を有するフィルタである。信号Ｓ７はデューティ比検出回路２に入力されて信号Ｓ８に変換され、デューティ比補正用フィルタ３の有するコンデンサＣ２によって平滑な電圧信号である制御信号Ｓ９へとさらに変換される。そして、制御信号Ｓ９をレベルシフト回路ＬＳ１にフィードバックすることで、デューティ比が１：１となるようにレベルシフト量が制御される。
【００１２】
以上のようにこの回路は、位相と周期を制御するＰＬＬ回路ＰＬＬ１のループと、デューティ比を１：１に制御するデューティ比補正回路ＤＲＣ３のループとを有し、２つのフィードバック機構を備えていることになる。
【００１３】
【発明が解決しようとする課題】
しかし上記の回路では、フィードバッククロック信号Ｓ２についてのフィードバック制御の一方が他方のフィードバック制御の妨げとなりやすい。そのため、上記の回路では安定した状態になるまでの時間が、ＰＬＬ回路ＰＬＬ１とデューティ比補正回路ＤＲＣ３とを分離して個別に動作させる場合よりもかえって長くなるおそれがある。
【００１４】
本発明は以上の問題点に鑑みて、位相及び周波数の制御とデューティ比の制御とを共に行いつつも、迅速に安定状態に達する回路を実現することを目的とする。
【００１５】
【課題を解決するための手段】
この発明のうち請求項１にかかるものは、クロックが入力される入力端と、出力端と、第１電源端と、第２電源端と、前記第１電源端に接続された第１の電流源と、前記第２電源端に接続された第２の電流源とを有するインバータと、前記インバータの前記出力端における電位を基準値と比較した結果に基づいて二値を採る出力信号を出力する比較器とを備え、前記出力信号に基づいて前記第１の電流源または前記第２の電流源のいずれか一方の駆動力が制御される、デューティ比補正回路である。
【００１６】
この発明のうち請求項２にかかるものは、前記出力信号の変動を平滑化して制御信号を得る制御信号生成回路を更に備え、前記制御信号は前記第１の電流源または前記第２の電流源のどちらか一方の電流量を制御する、請求項１記載のデューティ比補正回路である。
【００１７】
この発明のうち請求項３にかかるものは、前記インバータは複数が直列に備えられ、前記第１の電流源の駆動力を可変にした前記インバータと、前記第２の電流源の駆動力を可変にした前記インバータとが交互に配置される、請求項２記載のデューティ比補正回路である。
【００１８】
この発明のうち請求項４にかかるものは、第１及び第２の論理値を採る基準クロックに同期して、前記第１及び第２の論理値を採る出力クロックを発生させるクロック生成回路であって、第１の遷移は前記第１の論理値から前記第２の論理値への遷移であり、第２の遷移は前記第２の論理値から前記第１の論理値への遷移であって、前記基準クロック及び前記出力クロックのそれぞれの前記第１の遷移同士を比較した結果に基づいて、前記第１及び第２の論理値を採る中間クロックを生成する中間クロック生成部と、前記中間クロックの前記第２の遷移に対して可制御の遅延を施して前記出力クロックを出力する出力クロック生成部とを備えるクロック生成回路である。
【００１９】
この発明のうち請求項５にかかるものは、前記出力クロック生成部は、前記中間クロックの前記第２の遷移に対して、制御信号に基づく遅延量で遅延を施す遷移遅延制御回路と、前記出力クロックのデューティ比に基づいて前記制御信号を生成する制御信号生成回路とを有する、請求項４記載のクロック生成回路である。
【００２０】
この発明のうち請求項６にかかるものは、前記遷移遅延制御回路は前記中間クロックを受ける入力端と、出力端と、前記中間クロックが前記第１の論理を採る場合に前記出力端に接続され、前記制御信号に基づく電流が流れる第１電流源と、前記中間クロックが前記第２の論理を採る場合に前記出力端に接続され、第１の定電流が流れる第２電流源とを備えるインバータと、前記インバータの前記出力端における電位を基準値と比較した結果に基づいて二値を採る出力信号を出力する比較器とを備え、前記第１電流源が流す電流と、前記第２電流源が流す電流とは前記インバータの前記出力端において互いに逆向きであり、前記比較器の前記出力信号が前記出力クロックとして働く、請求項５記載のクロック生成回路である。
【００２１】
この発明のうち請求項７にかかるものは、第１及び第２の論理値を採る基準クロックに同期して、前記第１及び第２の論理値を採る出力クロックを発生させるクロック生成回路であって、第１の遷移は前記第１の論理値から前記第２の論理値への遷移であり、第２の遷移は前記第２の論理値から前記第１の論理値への遷移であって、前記基準クロック及び前記出力クロックのそれぞれの前記第１の遷移同士を比較した比較結果を出力する第１比較器と、前記第１比較器の前記比較結果及び第１遅延制御信号に基づいた第１の遅延量で、前記基準クロックの前記第２の遷移を遅延させつつ、前記基準クロックを反転させて第１遅延信号を生成する第１遅延素子と、前記第１比較器の前記比較結果及び第２遅延制御信号に基づいた第２の遅延量で、前記第１遅延信号の前記第１の遷移を遅延させつつ、前記第１遅延信号を反転させて第２遅延信号を生成する第２遅延素子とを有し、前記第２遅延信号に基づいて前記第１及び第２の論理値を採る中間クロックを出力する遅延回路と、前記中間クロックと基準値との比較結果として前記出力クロックを生成する第２比較器と、前記出力クロックのデューティ比に基づいて前記第１及び第２遅延制御信号を生成する制御信号生成回路とを備えるクロック生成回路である。
【００２２】
この発明のうち請求項８にかかるものは、前記第１遅延素子は、前記基準クロックを受ける入力端並びに前記第１遅延信号を出力する出力端並びに第１及び第２電源端を含むインバータと、前記第１比較器の前記比較結果及び前記第１遅延制御信号によって制御される電流を前記インバータの前記第１電源端に供給する第１電流源と、前記第１比較器の前記比較結果によって制御される電流を前記インバータの前記第２電源端に供給する第２電流源とを有する、請求項７記載のクロック生成回路である。
【００２３】
この発明のうち請求項９にかかるものは、前記第２遅延素子は、前記第１遅延信号を受ける入力端並びに前記第２遅延信号を出力する出力端並びに第１及び第２電源端を含むインバータと、前記第１比較器の前記比較結果によって制御される電流を前記インバータの前記第１電源端に供給する第１電流源と、前記第１比較器の前記比較結果及び前記第２遅延制御信号によって制御される電流を前記インバータの前記第２電源端に供給する第２電流源とを有する、請求項７記載のクロック生成回路である。
【００２４】
この発明のうち請求項１０にかかるものは、前記制御信号生成回路は、前記出力クロックを平滑化して出力する平滑化回路と、前記平滑化回路の出力する電荷に基づいて前記第１及び第２遅延制御信号を出力する遅延制御信号生成回路とを含む、請求項７乃至９のいずれか一つに記載のクロック生成回路である。
【００２５】
【発明の実施の形態】
実施の形態１．
図１に、本実施の形態にかかるデューティ比補正回路ＤＲＣ１を適用したＰＬＬ回路の構成図を示す。図１においてデューティ比補正回路ＤＲＣ１は、遷移遅延制御回路１と、デューティ比検出回路２、デューティ比補正用フィルタ３とを備えている。ＰＬＬ回路のうちその他の部分は周知の技術である。つまり、入力クロック信号Ｓ１とフィードバッククロック信号Ｓ２との一致またはずれの程度を検知してその程度に応じた電圧を示す信号Ｓ３を出力する位相周波数検知器６と、信号Ｓ３を電流信号である信号Ｓ４に変換するチャージポンプ７と、信号Ｓ４を平滑な電圧の信号Ｓ５に変換するローパスフィルタ８と、信号Ｓ５により発振特性が制御される電圧制御発振回路５とを、本実施の形態にかかるＰＬＬ回路は備えている。
【００２６】
デューティ比補正回路ＤＲＣ１のうち、遷移遅延制御回路１は、電圧制御発振器５から出力される信号Ｓ６の遷移の一方、例えばＬｏｗからＨｉｇｈへの立ち上がりのタイミングを制御信号Ｓ９に基づいて遅延させてフィードバッククロック信号Ｓ２を得る。そして、信号Ｓ６の遷移の他方、例えば立ち下がりのタイミングの遅延量を一定にしておくことにより、フィードバッククロック信号Ｓ２のデューティ比を制御することができる。
【００２７】
また、デューティ比検出回路２は、フィードバッククロック信号Ｓ２のＨｉｇｈの期間及びＬｏｗの期間に応じてそれぞれ一定量の電流を引き込みあるいは出力して電流信号である信号Ｓ８を発生させるチャージポンプである。
【００２８】
そして、デューティ比検出回路２からの信号Ｓ８がデューティ比補正用フィルタ３に与えられる。このフィルタによって信号Ｓ８から平滑な電圧が得られる。この電圧が制御信号Ｓ９としてはたらく。
【００２９】
デューティ比補正回路ＤＲＣ１において、デューティ比の制御は先述のように信号Ｓ６の遷移の一方のみの遅延量を制御して行われるので、これに対応して、位相周波数検知器６はフィードバッククロック信号Ｓ２の遷移の他方のみを位相及び周波数の比較に用いる。例えばデューティ比補正回路ＤＲＣ１では信号Ｓ６の立ち上がりの遅延を制御してフィードバッククロック信号Ｓ２を生成する一方、位相周波数検知器６においては、入力クロック信号Ｓ１及びフィードバッククロック信号Ｓ２の立ち下がりを位相及び周波数の比較に用いる。
【００３０】
本実施の形態にかかるデューティ比補正回路ＤＲＣ１を適用したＰＬＬ回路では、デューティ比補正回路ＤＲＣ１がデューティ比の制御を行うのに用いる遷移と、電圧制御発振器５及び位相周波数検知器６及びチャージポンプ７及びローパスフィルタ８が位相と周波数の制御を行うのに用いる遷移とが異なるので、両方のフィードバックが相互に影響を与えることがない。よって、本実施の形態にかかるデューティ比補正回路ＤＲＣ１を適用したＰＬＬ回路を用いれば、位相及び周波数の制御とデューティ比の制御とを共に行ないつつ、迅速に安定状態に達することができる。
【００３１】
なお、本発明はＤＬＬ回路にも適用できる。その場合は電圧制御発振回路５に替えて、図２に示すように信号Ｓ５により遅延量が制御される遅延段４を設け、遅延段４にも入力クロック信号Ｓ１が入力されるようにすればよい。このようにすれば、信号Ｓ６は入力クロック信号Ｓ１の遅延したものとして得られ、デューティ比補正回路ＤＲＣ１に入力されてデューティ比の制御を受ける。
【００３２】
実施の形態２．
図３はデューティ比補正回路ＤＲＣ１の構成例を示す回路図である。本実施の形態では、遷移遅延制御回路１として立ち上がりタイミング制御回路１ａが採用される。立ち上がりタイミング制御回路１ａは、ＰｃｈトランジスタＭＰ１及びＮｃｈトランジスタＭＮ１からなるＣＭＯＳインバータ構造を備え、それらのゲートには遅延段４または電圧制御発振回路５から出力される信号Ｓ６が入力される。さらに、トランジスタＭＰ１のソースは、並列に接続された二つのＰｃｈトランジスタＭＰ２及びＭＰ３を介して電源ＶＤＤに接続される。また、トランジスタＭＮ１のソースは、並列に接続された二つのＮｃｈトランジスタＭＮ２及びＭＮ３を介して接地される。なお、二つのトランジスタＭＰ２，ＭＰ３のゲートにはともに一定のバイアス電圧ＶＢＰが与えられており、トランジスタＭＮ２のゲートにも一定のバイアス電圧ＶＢＮが与えられている。ただし、トランジスタＭＮ３のゲートには制御信号Ｓ９が与えられる。
【００３３】
トランジスタＭＰ１，ＭＮ１のドレインは、比較器Ａ１の負入力端に共通して接続される。この負入力端はコンデンサＣ１を介して接地されており、その電位は信号Ｓ１０として示される。また、比較器Ａ１の正入力端には一定の参照電位Ｖｒｅｆが入力される。そして、比較器Ａ１の出力端からはフィードバッククロック信号Ｓ２が得られる。フィードバッククロック信号Ｓ２は、信号Ｓ１０の電位が参照電位Ｖｒｅｆよりも小さな値になったときにＨｉｇｈを、信号Ｓ１０の電位が参照電位Ｖｒｅｆよりも大きな値になったときにＬｏｗを、それぞれ採る。
【００３４】
次に、デューティ比検出回路２の構成を説明する。デューティ比検出回路２はトランジスタＭＰ４及びトランジスタＭＮ４からなるＣＭＯＳインバータ構造を備え、それらのゲートにはフィードバッククロック信号Ｓ２が入力される。さらに、トランジスタＭＰ４のソースは定電流源ＩＳ１を介して電源ＶＤＤに接続され、トランジスタＭＮ４のソースは定電流源ＩＳ２を介して接地される。また、トランジスタＭＰ４，ＭＮ４のドレインは共通に接続され、ここから信号Ｓ８が得られる。従って、この回路はチャージポンプであり、電圧として現れるフィードバッククロック信号Ｓ２を電流として現れる信号Ｓ８に変換して出力するはたらきを持つ。
【００３５】
次に、デューティ比補正用フィルタ３の構成を説明する。デューティ比補正用フィルタ３はコンデンサＣ２と抵抗Ｒ１との直列接続体を備え、コンデンサＣ１の一端が接地され、抵抗Ｒ１の一端には信号Ｓ８が与えられる。そして、信号Ｓ８が与えられた抵抗Ｒ１の一端での電位が制御信号Ｓ９として、立ち上がりタイミング制御回路１ａのトランジスタＭＮ３のゲートに入力される。
【００３６】
さて次に、立ち上がりタイミング制御回路１ａを備えたデューティ比補正回路ＤＲＣ１の動作について説明する。立ち上がりタイミング制御回路１ａに入力された信号Ｓ６がＬｏｗのときにトランジスタＭＰ１がＯＮし、コンデンサＣ１はトランジスタＭＰ２，ＭＰ３を介して電源ＶＤＤによって充電される。トランジスタＭＰ２，ＭＰ３には一定のバイアス電圧ＶＢＰが与えられているため、コンデンサＣ１は一定の電流で充電され、信号Ｓ１０の立ち上がり時間は一定となる。一方、信号Ｓ６がＨｉｇｈのときにはトランジスタＭＮ１がＯＮし、コンデンサＣ１は放電する。トランジスタＭＮ２には一定のゲートバイアスが与えられているものの、トランジスタＭＮ３のゲートにはデューティ比補正用フィルタ３から制御信号Ｓ９が与えられているので、制御信号Ｓ９の電位の高低によってコンデンサＣ１の放電するスピードが変化する。
【００３７】
図４は制御信号Ｓ９の種々の値に対する信号Ｓ６，Ｓ１０，Ｓ２の変化を示すタイミングチャートである。トランジスタＭＮ３はＮチャネル型なので制御信号Ｓ９の電位が高いほど放電のスピードは速く、信号Ｓ１０の電位は急激に低下する。よってこの電位が参照電位Ｖｒｅｆを下回るタイミングも制御信号Ｓ９の変化に応じて変化するため、フィードバッククロック信号Ｓ２が遷移するタイミングも変化し、デューティ比を制御できる。
【００３８】
フィードバッククロック信号Ｓ２はデューティ比検出回路２へ入力されている。例えばフィードバッククロック信号Ｓ２がＨｉｇｈの場合はトランジスタＭＮ４がＯＮするので、デューティ比検出回路２はデューティ比補正用フィルタ３に充電されていた電荷を接地ＧＮＤの方に引き抜いて放電させる。逆にフィードバッククロック信号Ｓ２がＬｏｗの場合はトランジスタＭＰ４がＯＮするので、デューティ比検出回路２はデューティ比補正用フィルタ３に電荷を供給して充電する。以上のことから、フィードバッククロック信号Ｓ２のＨｉｇｈの期間が長ければ長いほど、デューティ比補正用フィルタ３が出力する制御信号Ｓ９の電位が低くなる。その結果、立ち上がりタイミング制御回路１ａ内のトランジスタＭＮ３のゲートの電位は低下するのでトランジスタＭＮ３の電荷引き抜き能力は低下し、信号Ｓ１０の立ち下がりに要する時間は増える。そのためフィードバッククロック信号Ｓ２はＬｏｗからＨｉｇｈへと遷移し始めるのが遅くなる。一方、信号Ｓ１０の立ち上がりに要する時間は制御信号Ｓ９の電位によらずに一定であり、フィードバッククロック信号Ｓ２の立ち下がりタイミングが信号Ｓ６の立ち下がりタイミングから遅延する時間も一定である。その結果、フィードバッククロック信号Ｓ２のＨｉｇｈの期間が減少しＬｏｗの期間が増加する。
【００３９】
以上のようにしてデューティ比についてのフィードバック制御が実現されるので、フィードバッククロック信号Ｓ２のデューティ比が１：１となったときに制御信号Ｓ９が安定するように各回路定数を定めることができる。
【００４０】
本実施の形態にかかる立ち上がりタイミング制御回路１ａを遷移遅延制御回路１として備えたデューティ比補正回路ＤＲＣ１を用い、ＰＬＬ回路またはＤＬＬ回路の有する位相周波数検知器６における入力クロック信号Ｓ１とフィードバッククロック信号Ｓ２との位相及び周波数の比較に立ち下がりエッジを用いれば、位相及び周波数の制御と相互に干渉することなくデューティ比の制御が行える。
【００４１】
実施の形態３．
図５はデューティ比補正回路ＤＲＣ１の構成例を示す回路図である。本実施の形態では、遷移遅延制御回路１として立ち下がりタイミング制御回路１ｂが採用される。デューティ比補正回路ＤＲＣ１はさらに、デューティ比検出回路２及びデューティ比補正用フィルタ３を備えている。図３に示した回路と異なっているのは、デューティ比補正用フィルタ３から出力される制御信号Ｓ９がトランジスタＭＮ３ではなくトランジスタＭＰ３のゲートに与えられており、トランジスタＭＮ３のゲートにはトランジスタＭＮ２と同様に定電圧バイアスＶＢＮが与えられているという点のみである。
【００４２】
よって実施の形態２とは逆に、本実施の形態においては信号Ｓ１０の立ち上がりに要する時間を制御して、フィードバッククロック信号Ｓ２の立ち下がりタイミングを制御し、デューティ比を制御する。この回路の動作は図６に示す通りであり、図４に示した信号Ｓ６，Ｓ１０，Ｓ２のタイミングチャートの電圧軸の正負がちょうど逆になった形のもので示される。トランジスタＭＰ３はＰチャネル型なので制御信号Ｓ９の電位が低いほどコンデンサＣ１への充電のスピードは速く、信号Ｓ１０の電位は急激に上昇する。よってこの電位が参照電位Ｖｒｅｆを上回るタイミングも変化するため、フィードバッククロック信号Ｓ２が遷移するタイミングも変化し、デューティ比を制御できる。
【００４３】
本実施の形態にかかる立ち下がりタイミング制御回路１ｂを遷移遅延制御回路１として備えたデューティ比補正回路ＤＲＣ１を用い、ＰＬＬ回路またはＤＬＬ回路の位相周波数検知器６における入力クロック信号Ｓ１とフィードバッククロック信号Ｓ２との位相及び周波数の比較に立ち上がりエッジを用いれば、位相及び周波数の制御と相互に干渉することなくデューティ比の制御が行える。
【００４４】
実施の形態４．
図７に本実施の形態にかかるデューティ比補正回路ＤＲＣ２を適用したＤＬＬ回路の構成図を示す。このＤＬＬ回路は従来のＤＬＬ回路同様、位相周波数検知器６及びチャージポンプ７及びローパスフィルタ８を備えているが、遅延段４ａについては従来のものとは異なっている。この遅延段４ａはデューティ比補正機能を有し、比較器Ａ２及びデューティ比検出回路２及びデューティ比補正用フィルタ３及び遅延制御信号生成回路ＤＣ１とともにデューティ比補正回路ＤＲＣ２を構成する。
【００４５】
デューティ比補正遅延段４ａは、信号Ｓ５及び制御信号Ｓ９により遅延量を制御される遅延制御インバータＤ１〜Ｄ６の直列接続体から成り立っている（ここでは例として遅延制御インバータが６段ある場合を示す）。遅延制御インバータの初段Ｄ１には入力クロック信号Ｓ１が入力され、入力クロック信号Ｓ１は反転し遅延した信号ＤＳ１となって第２段目Ｄ２へと出力される。以降同様にして、信号ＤＳ２，ＤＳ３，・・・・，ＤＳ６がそれぞれの遅延インバータＤ２，・・・・，Ｄ６から出力される。
【００４６】
遅延制御インバータが偶数段分ある図７の場合、比較器Ａ２の正入力端に最終段Ｄ６から出力される信号ＤＳ６が入力され、負入力端に参照電位Ｖｒｅｆが入力される。実施の形態２及び３における比較器Ａ１の場合とは逆に、比較器Ａ２の出力信号であるフィードバッククロック信号Ｓ２は、正入力端に与えられる信号ＤＳ６の電位が参照電位Ｖｒｅｆを上回ったときにＨｉｇｈを、信号ＤＳ６の電位が参照電位Ｖｒｅｆを下回ったときにＬｏｗを、それぞれ採らなければならないからである。
【００４７】
デューティ比検出回路２はフィードバッククロック信号Ｓ２を入力し、実施の形態１と同様、フィードバッククロック信号Ｓ２のＨｉｇｈの期間及びＬｏｗの期間に応じてそれぞれ一定量の電流を引き込みあるいは出力して信号Ｓ８を発生させる。信号Ｓ８も実施の形態１と同様デューティ比補正用フィルタ３に与えられ、平滑な電圧に変換される。この電圧は制御信号Ｓ９として機能する。遅延制御信号生成回路ＤＣ１は、制御信号Ｓ９に基づいて立ち上がり時間制御信号Ｓ１１、立ち下がり時間制御信号Ｓ１２を生成する。
【００４８】
例えば、デューティ比の制御に入力クロック信号Ｓ１の立ち下がりエッジを用い、位相及び周波数の制御に立ち上がりエッジを用いる場合は、立ち上がり時間制御信号Ｓ１１は奇数段目の遅延インバータＤ１，Ｄ３，Ｄ５にそれぞれ入力され、立ち下がり時間制御信号Ｓ１２は偶数段目の遅延インバータＤ２，Ｄ４，Ｄ６にそれぞれ入力される。
【００４９】
以下に、デューティ比補正回路ＤＲＣ２の動作を示すタイミングチャートである図８を用いて、本デューティ比補正回路ＤＲＣ２を適用したＤＬＬ回路の動作を説明する。なお各遅延制御インバータＤ１〜Ｄ６は、入力される信号がＨｉｇｈレベルとＬｏｗレベルとの中間の値をとるときに遷移を開始するものとする。
【００５０】
まず、遅延制御インバータの初段Ｄ１から出力される信号ＤＳ１は、入力クロック信号Ｓ１の論理反転として入力クロック信号Ｓ１よりも遅延して出力される。このとき、初段Ｄ１は立ち上がり時間制御信号Ｓ１１の電位の値に応じて、信号ＤＳ１の立ち上がりに要する時間を変化させる。一方、立ち下がりに要する時間は立ち上がり時間制御信号Ｓ１１の電位の値によらずに一定値に保ったままにする。図８では、信号ＤＳ１がＨｉｇｈレベルとＬｏｗレベルとの中間の値まで立ち上がるのに要する時間が最速の場合よりもｄｔ１の時間だけ増加し、信号ＤＳ１のＬｏｗの期間が増加している。
【００５１】
さて、遅延制御インバータの第２段Ｄ２から出力される信号ＤＳ２は、信号ＤＳ１の論理反転として信号ＤＳ１よりも遅延して出力される。このとき、第２段Ｄ２は立ち下がり時間制御信号Ｓ１２の電位の値に応じて、信号ＤＳ２の立ち下がりに要する時間を変化させる。一方、立ち上がりに要する時間は立ち下がり時間制御信号Ｓ１２の電位の値によらずに一定値に保ったままにする。図８では信号ＤＳ２がＨｉｇｈレベルとＬｏｗレベルとの中間の値まで立ち下がるのに要する時間が最速の場合よりもｄｔ２の時間だけ増加し、信号ＤＳ２のＨｉｇｈの期間が増加している。のみならず、信号ＤＳ２の立ち下がりタイミングは、初段での立ち上がり時間の増加分ｄｔ１の影響も受けている。
【００５２】
よって、図７のように６段分の遅延インバータを経て出力される信号ＤＳ６のＨｉｇｈの期間の信号波形は、図８に示すように６段分の立ち下がり時間または立ち上がり時間の変化分ｄｔ１＋ｄｔ２＋ｄｔ３＋ｄｔ４＋ｄｔ５＋ｄｔ６だけ初段の入力クロック信号Ｓ１のＨｉｇｈの期間よりも増加していることになる。しかも入力クロック信号Ｓ１の立ち上がりタイミングと信号ＤＳ６の立ち上がりタイミングとのずれ（遅延量）は信号Ｓ５にのみ依存し、立ち上がり時間制御信号Ｓ１１、立ち下がり時間制御信号Ｓ１２に依存せず、従って制御信号Ｓ９にも依存しない。よって信号ＤＳ６における位相及び周波数の比較を入力クロック信号Ｓ１とフィードバッククロック信号Ｓ２の立ち上がりエッジに対して行なうことにより、実施の形態１と同様の効果を、デューティ比を大きく変化させて得ることができる。
【００５３】
また、図７に示した回路では６段分であるが、もちろん遅延制御インバータの数を増やせば任意の段数分の効果を得ることができる。
【００５４】
ただし、遅延制御インバータの数が奇数のときは、比較器Ａ２の正入力端に参照電位Ｖｒｅｆを、負入力端にデューティ比補正遅延段４ａの最終段の出力信号をそれぞれ与えるようにし、入力クロック信号Ｓ１とフィードバッククロック信号Ｓ２とを同相にしてデューティ比を変化させなければならない。この場合も、初段Ｄ１は入力クロック信号Ｓ１の立ち下がりエッジを用いて信号ＤＳ１の立ち上がりに要する時間を制御することになる。
【００５５】
また以上の場合とは逆に、位相周波数検知器６において入力クロック信号Ｓ１及びフィードバッククロック信号Ｓ２の立ち下がりエッジを位相及び周波数の比較に用いる場合は、図１０に示すように入力クロック信号Ｓ１の立ち上がりエッジを用いて遅延制御インバータから出力される信号の立ち下がりに要する時間を変化させるため、デューティ比補正回路ＤＲＣ２は、図７における初段Ｄ１と第２段Ｄ２、第３段Ｄ３と第４段Ｄ４、第５段Ｄ５と第６段Ｄ６とをそれぞれ入れ替えて図９に示すような配置となったデューティ比補正遅延段４ａを備えることになる。この場合は、デューティ比補正遅延段４ａから出力される信号ＤＳ５のＬｏｗの期間の信号波形が、図１０に示すように６段分の立ち下がり時間または立ち上がり時間の変化分ｄｔ１＋ｄｔ２＋ｄｔ３＋ｄｔ４＋ｄｔ５＋ｄｔ６だけ、入力クロック信号Ｓ１のＬｏｗの期間よりも増加していることになる。
【００５６】
本実施の形態にかかるデューティ比補正回路ＤＲＣ２を用いれば、デューティ比補正回路ＤＲＣ２がデューティ比の制御を行うのに用いる遷移のエッジと、位相周波数検知器６、チャージポンプ７、ローパスフィルタ８が位相と周波数の制御に用いる遷移のエッジとが異なるので、２つのフィードバックは互いに影響を与えることがない。よって、位相及び周波数の制御とデューティ比の制御とが同時に行なえ、すばやく安定状態に達する回路が実現できる。
【００５７】
さらに、フィードバッククロック信号Ｓ２のデューティ比を大きく変化させて出力させることができる。
【００５８】
実施の形態５．
図１１に実施の形態４におけるデューティ比補正遅延段４ａの実現例を示す。ここでは、デューティ比の制御に立ち下がりエッジを用い、位相及び周波数の制御に立ち上がりエッジを用いる場合（図７の場合）を例にとって説明している。
【００５９】
奇数段に配置される遅延制御インバータ、例えば初段のＤ１の構造について説明する。周知の遅延インバータと同様にインバータＩＶ１の負電源端はトランジスタＮ１を介して接地され、インバータＩＶ１の正電源端はトランジスタＰ１ａを介して電源ＶＤＤに接続されている。そして、トランジスタＰ１ａ、トランジスタＮ１のゲートには共通してローパスフィルタ８から出力される信号Ｓ５が与えられる。かかる周知の遅延インバータの構成に加え、初段Ｄ１はトランジスタＰ１ａと並列に接続されたトランジスタＰ１ｂを更に備えており、このトランジスタＰ１ｂのゲートには立ち上がり時間制御信号Ｓ１１が与えられる。インバータＩＶ１の入力端には入力クロック信号Ｓ１が与えられ、インバータＩＶ１の出力端は次段のインバータＩＶ２の入力端と接続されている。
【００６０】
また、偶数段に配置される遅延制御インバータ、例えば第２段のＤ２の構造について説明する。周知の遅延インバータと同様に、インバータＩＶ２の負電源端はトランジスタＮ２ａを介して接地され、インバータＩＶ２の正電源端はトランジスタＰ２を介して電源ＶＤＤに接続されている。そして、トランジスタＮ２ａ、トランジスタＰ２のゲートには共通してローパスフィルタ８から出力される信号Ｓ５が与えられる。かかる周知の遅延インバータの構成に加え、第２段Ｄ２はトランジスタＮ２ａと並列に接続されたトランジスタＮ２ｂを更に備えており、このトランジスタＮ２ｂのゲートには立ち下がり時間制御信号Ｓ１２が与えられる。インバータＩＶ２の入力端には信号ＤＳ１が与えられ、インバータＩＶ２の出力端は次段のインバータＩＶ３の入力端と接続されている。
【００６１】
また、図１２に実施の形態４におけるデューティ比検出回路２及びデューティ比補正用フィルタ３及び遅延制御信号生成回路ＤＣ１を示す。デューティ比検出回路２及びデューティ比補正用フィルタ３については実施の形態２及び３と全く同じ回路であるので説明は省略する。
【００６２】
遅延制御信号生成回路ＤＣ１は、トランジスタＭＰ５及びトランジスタＭＮ５から成り立っており、それぞれのドレインが接続され、トランジスタＭＰ５のソースは電源ＶＤＤに接続され、トランジスタＭＮ５のソースは接地されている。また、トランジスタＭＮ５のゲートはドレインと短絡され、トランジスタＭＰ５のゲートにはデューティ比補正用フィルタ３から出力される制御信号Ｓ９が入力される。そして、トランジスタＭＰ５とトランジスタＭＮ５では、そのゲートにおける電位がそれぞれ立ち上がり時間制御信号Ｓ１１及び立ち下がり時間制御信号Ｓ１２として機能する。
【００６３】
遅延制御信号生成回路ＤＣ１と、奇数段目の遅延インバータ、例えば初段の遅延インバータＤ１との組み合わせという観点でみれば、立ち上がり時間制御信号Ｓ１１を介して、トランジスタＭＰ５に流れる電流に応じてトランジスタＰ１ｂに電流が流れる。よって制御信号Ｓ９に応じてインバータＩＶ１における遅延量が制御される。また、遅延制御信号生成回路ＤＣ１と、偶数段目の遅延インバータ、例えば第２段の遅延インバータＤ２との組み合わせという観点でみれば、立ち上がり時間制御信号Ｓ１２を介して、トランジスタＭＮ５に流れる電流に応じてトランジスタＰ２ｂに電流が流れる。よって制御信号Ｓ９に応じてインバータＩＶ２における遅延量が制御される。従って、実施の形態４において示されたような遅延量の制御を行うことができる。
【００６４】
【発明の効果】
この発明のうち請求項１にかかるデューティ比補正回路によれば、インバータの出力端における電位の立ち上がりに要する時間または立ち下がりに要する時間を変化させられるので、比較器から得られる出力信号のデューティ比を変化させることができる。また、比較器の出力信号をインバータにフィードバックしているので、比較器の出力信号のデューティ比の変動を補正することができる。
【００６５】
この発明のうち請求項２にかかるデューティ比補正回路によれば、出力信号のデューティ比の変動は、出力信号を平滑化して得られた制御信号の値の変動として現れる。よって制御信号で第１の電流源または第２の電流源のいずれか一方の電流量を制御して、デューティ比についてのフィードバックをかけることができる。
【００６６】
この発明のうち請求項３にかかるデューティ比補正回路によれば、クロックの一対の遷移の一方のみに関して遅延量を制御して、出力信号のデューティ比を大きく変化させることができる。
【００６７】
この発明のうち請求項４にかかるクロック生成回路によれば、中間クロック生成部において基準クロックと出力クロックを同期させる第１の制御を行いつつ、出力クロック生成部において出力クロックのデューティ比を変化させる第２の制御が行える。これら２つの制御に供出される遷移は互いに異なるので、第１及び第２の制御が互いを妨げることがない。
【００６８】
この発明のうち請求項５にかかるクロック生成回路によれば、出力クロックのデューティ比に基づいて中間クロックの第２の遷移の遅延量が制御される。よって出力クロックのデューティ比を一定に保つように第２の制御を行うことができる。
【００６９】
この発明のうち請求項６にかかるクロック生成回路によれば、インバータの出力端の出力する電荷または入力する電荷の一方のみが制御信号の値に応じて制御されるので、出力端での電位が基準値に到達する時間を制御できる。よってこの電位と基準値とを比較する比較器の出力を、出力クロックとして採用することができる。
【００７０】
この発明のうち請求項７にかかるクロック生成回路によれば、基準クロックと出力クロックを同期させる第１の制御を行うために基準クロックを遅延させる際、併せて出力クロックのデューティ比を変化させる第２の制御が行われる。これら２つの制御に供出される遷移は互いに異なるので、第１及び第２の制御が互いを妨げることがない。また、第１の遅延量及び第２の遅延量に基づいて出力信号のデューティ比を大きく変化させることができる。
【００７１】
この発明のうち請求項８にかかるクロック生成回路によれば、第１遅延素子のインバータの出力の電流量は第１比較器の比較結果によって制御されるので、基準クロックと出力クロックを同期させる第１の制御を行うための基準クロックの遅延を行うことができる。しかも、第１遅延信号の第１の遷移において第１遅延素子のインバータが出力する電流量を第１遅延制御信号によっても制御するので、基準クロックの第２の遷移の遅延は出力クロックのデューティ比に関する第２の制御にも基づいて行われる。
【００７２】
この発明のうち請求項９にかかるクロック生成回路によれば、第２遅延素子のインバータの出力の電流量は第１比較器の比較結果によって制御されるので、基準クロックと出力クロックを同期させる第１の制御を行うための基準クロックの遅延を行うことができる。しかも、第２遅延信号の第２の遷移において第２遅延素子のインバータが出力する電流量を第２遅延制御信号によっても制御するので、基準クロックの第１の遷移の遅延は出力クロックのデューティ比に関する第２の制御にも基づいて行われる。
【００７３】
この発明のうち請求項１０にかかるクロック生成回路によれば、出力クロックが第１の論理を採る期間と第２の論理を採る期間とに応じて、平滑化回路の出力する電荷が変動する。よって出力クロックのデューティ比に基づいて変動する第１及び第２遅延制御信号を得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の構成を示す回路図である。
【図２】 本発明の実施の形態１の構成を示す回路図である。
【図３】 本発明の実施の形態２の構成を示す回路図である。
【図４】 本発明の実施の形態２の動作を示すタイミングチャートである。
【図５】 本発明の実施の形態３の構成を示す回路図である。
【図６】 本発明の実施の形態３の動作を示すタイミングチャートである。
【図７】 本発明の実施の形態４の構成を示す回路図である。
【図８】 本発明の実施の形態４の動作を示すタイミングチャートである。
【図９】 本発明の実施の形態４の構成を示す回路図である。
【図１０】 本発明の実施の形態４の動作を示すタイミングチャートである。
【図１１】 本発明の実施の形態５の構成を示す回路図である。
【図１２】 本発明の実施の形態５の構成を示す回路図である。
【図１３】 従来の技術の構成を示す回路図である。
【図１４】 従来の技術の動作を示すタイミングチャートである。
【符号の説明】
１ 遷移遅延制御回路、２ デューティ比検出回路、３ デューティ比補正用フィルタ、４ａ デューティ比補正遅延段、ＭＮ１〜ＭＮ５ Ｎｃｈトランジスタ、ＭＰ１〜ＭＰ５ Ｐｃｈトランジスタ、Ａ１，Ａ２ 比較器、Ｓ１ 入力クロック信号、Ｓ２ フィードバッククロック信号、Ｓ９ 制御信号、Ｄ１〜Ｄ６遅延制御インバータ、ＤＣ１ 遅延制御信号生成回路、ＤＲＣ１，ＤＲＣ２ デューティ比補正回路。
Claims (10)
- クロックが入力される入力端と、出力端と、第１電源端と、第２電源端と、前記第１電源端に接続された第１の電流源と、前記第２電源端に接続された第２の電流源とを有するインバータと、
前記インバータの前記出力端における電位を基準値と比較した結果に基づいて二値を採る出力信号を出力する比較器と
を備え、
前記出力信号に基づいて前記第１の電流源または前記第２の電流源のいずれか一方の駆動力が制御される、デューティ比補正回路。 - 前記出力信号の変動を平滑化して制御信号を得る制御信号生成回路
を更に備え、
前記制御信号は前記第１の電流源または前記第２の電流源のいずれか一方の電流量を制御する、請求項１記載のデューティ比補正回路。 - 前記インバータは複数が直列に備えられ、
前記第１の電流源の駆動力を可変にした前記インバータと、前記第２の電流源の駆動力を可変にした前記インバータとが交互に配置される、請求項２記載のデューティ比補正回路。 - 第１及び第２の論理値を採る基準クロックに同期して、前記第１及び第２の論理値を採る出力クロックを発生させるクロック生成回路であって、
第１の遷移は前記第１の論理値から前記第２の論理値への遷移であり、第２の遷移は前記第２の論理値から前記第１の論理値への遷移であって、
前記基準クロック及び前記出力クロックのそれぞれの前記第１の遷移同士を比較した結果に基づいて、前記第１及び第２の論理値を採る中間クロックを生成する中間クロック生成部と、
前記中間クロックの前記第２の遷移に対して可制御の遅延を施して前記出力クロックを出力する出力クロック生成部と
を備えるクロック生成回路。 - 前記出力クロック生成部は、
前記中間クロックの前記第２の遷移に対して、制御信号に基づく遅延量で遅延を施す遷移遅延制御回路と、
前記出力クロックのデューティ比に基づいて前記制御信号を生成する制御信号生成回路と
を有する、請求項４記載のクロック生成回路。 - 前記遷移遅延制御回路は
前記中間クロックを受ける入力端と、出力端と、前記中間クロックが前記第１の論理を採る場合に前記出力端に接続され、前記制御信号に基づく電流が流れる第１電流源と、前記中間クロックが前記第２の論理を採る場合に前記出力端に接続され、第１の定電流が流れる第２電流源とを備えるインバータと、
前記インバータの前記出力端における電位を基準値と比較した結果に基づいて二値を採る出力信号を出力する比較器と
を備え、
前記第１電流源が流す電流と、前記第２電流源が流す電流とは前記インバータの前記出力端において互いに逆向きであり、
前記比較器の前記出力信号が前記出力クロックとして働く、請求項５記載のクロック生成回路。 - 第１及び第２の論理値を採る基準クロックに同期して、前記第１及び第２の論理値を採る出力クロックを発生させるクロック生成回路であって、
第１の遷移は前記第１の論理値から前記第２の論理値への遷移であり、第２の遷移は前記第２の論理値から前記第１の論理値への遷移であって、
前記基準クロック及び前記出力クロックのそれぞれの前記第１の遷移同士を比較した比較結果を出力する第１比較器と、
前記第１比較器の前記比較結果及び第１遅延制御信号に基づいた第１の遅延量で、前記基準クロックの前記第２の遷移を遅延させつつ、前記基準クロックを反転させて第１遅延信号を生成する第１遅延素子と、前記第１比較器の前記比較結果及び第２遅延制御信号に基づいた第２の遅延量で、前記第１遅延信号の前記第１の遷移を遅延させつつ、前記第１遅延信号を反転させて第２遅延信号を生成する第２遅延素子とを有し、前記第２遅延信号に基づいて前記第１及び第２の論理値を採る中間クロックを出力する遅延回路と、
前記中間クロックと基準値との比較結果として前記出力クロックを生成する第２比較器と、
前記出力クロックのデューティ比に基づいて前記第１及び第２遅延制御信号を生成する制御信号生成回路と
を備えるクロック生成回路。 - 前記第１遅延素子は、前記基準クロックを受ける入力端並びに前記第１遅延信号を出力する出力端並びに第１及び第２電源端を含むインバータと、前記第１比較器の前記比較結果及び前記第１遅延制御信号によって制御される電流を前記インバータの前記第１電源端に供給する第１電流源と、前記第１比較器の前記比較結果によって制御される電流を前記インバータの前記第２電源端に供給する第２電流源とを有する、請求項７記載のクロック生成回路。
- 前記第２遅延素子は、前記第１遅延信号を受ける入力端並びに前記第２遅延信号を出力する出力端並びに第１及び第２電源端を含むインバータと、前記第１比較器の前記比較結果によって制御される電流を前記インバータの前記第１電源端に供給する第１電流源と、前記第１比較器の前記比較結果及び前記第２遅延制御信号によって制御される電流を前記インバータの前記第２電源端に供給する第２電流源とを有する、請求項７記載のクロック生成回路。
- 前記制御信号生成回路は、
前記出力クロックを平滑化して出力する平滑化回路と、
前記平滑化回路の出力する電荷に基づいて前記第１及び第２遅延制御信号を出力する遅延制御信号生成回路と
を含む、請求項７乃至９のいずれか一つに記載のクロック生成回路。
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