JP4582841B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4582841B2 JP4582841B2 JP30626599A JP30626599A JP4582841B2 JP 4582841 B2 JP4582841 B2 JP 4582841B2 JP 30626599 A JP30626599 A JP 30626599A JP 30626599 A JP30626599 A JP 30626599A JP 4582841 B2 JP4582841 B2 JP 4582841B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- data
- signal
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 230000004044 response Effects 0.000 claims description 13
- 230000008859 change Effects 0.000 claims description 7
- 238000009499 grossing Methods 0.000 claims description 6
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 26
- 230000000630 rising effect Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 12
- 230000007704 transition Effects 0.000 description 12
- 238000004088 simulation Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 101001038535 Pelodiscus sinensis Lysozyme C Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2254—Calibration
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、クロックに同期してデータをラッチし駆動能力を増幅して出力する出力回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
図１１（Ａ）は、この種の半導体装置、例えばＤＲＡＭの出力回路から出力されるデータＤＡＴＡとクロックＣＬＫとの関係を示すタイムチャートである。このＤＡＴＡを受け取る入力側では、クロックＣＬＫのエッジに同期してＤＡＴＡを保持するので、該エッジの時点でＤＡＴＡが確定していなければならない。
【０００３】
半導体装置の製造プロセスのばらつき並びに半導体装置の温度及び電源電圧の変動などの原因により、データ不確定時間Ｂが増大して、データ確定時間Ａ＝Ｔ−Ｂが短くなる。ここにＴはクロックＣＬＫの周期である。例えばクロックＣＬＫが１００ＭＨＺの場合、Ｔ＝１０ｎｓと短いので、クロック周波数を高めるには、不確定期間Ｂを短くする必要がある。
【０００４】
上記原因により図１１（Ｂ）に示す如く、クロックＣＬＫの立ち上がりに対するＤＡＴＡの立ち上がり位相と立ち下がり位相との差φがあると、ＤＡＴＡの高レベル期間と低レベル期間との差が生じて、不確定期間Ｂが長くなる。
【０００５】
従来では、製品（半導体装置）出荷前に位相差φが小さくなるように出力回路を調整していた。
【０００６】
【発明が解決しようとする課題】
しかし、その製品が用いられる装置毎に温度や電源電圧にばらつきがあるので、位相差φが増加して不確定期間Ｂが長くなるという問題があった。
【０００７】
本発明の目的は、このような問題点に鑑み、クロックのエッジに対するデータの立ち上がり位相と立ち下がり位相の差を自動的に低減することによりデータ不確定期間が長くなるのを阻止することが可能な半導体装置を提供することにある。
【０００８】
【課題を解決するための手段及びその作用効果】
請求項１の半導体装置では、
クロックに応答してデータを出力し、該データの出力タイミングを制御信号に応答して調整可能な出力回路と、
該クロックに応答して、周期的に反転するダミーデータを出力し、該ダミーデータの出力タイミングを該制御信号に応答して調整可能なレプリカ回路と、
該レプリカ回路の出力が供給されるダミー負荷回路と、
該ダミー負荷回路の出力の高レベル期間と低レベル期間が等しくなるように該レプリカ回路に対し該制御信号を供給すると共に、該制御信号を該出力回路に対しても同様に供給する制御回路とを有する。
【０００９】
この半導体装置によれば、製品間のプロセス、電源電圧及び温度のばらつきによらずレプリカ回路の出力の高レベル期間と低レベル期間がほぼ等しくなって、出力回路の出力の不確定期間がこれらの原因で長くなるのが防止される。したって、クロックのより高速化が可能となる。
【００１０】
請求項２の半導体装置では、請求項１において、上記制御回路は、
上記ダミー負荷回路の出力を平滑化する平滑化回路と、
上記平滑化回路の出力と参照値とを比較する比較回路と、
該比較回路の比較結果に応じてカウントアップ又はカウントダウンし、カウント値を上記制御信号として出力するアップダウンカウンタとを有する。
【００１１】
この半導体装置によれば、制御回路の構成が、Ａ／Ｄ変換器を用いる場合よりも簡単になる。
【００１２】
請求項３の半導体装置では、請求項１又は２において、上記出力回路は、
上記クロックに同期して上記データをラッチするラッチ回路と、
該ラッチ回路の出力を受け、該クロックに対する該データの上記出力タイミングが、該データが高レベルであるか低レベルであるかにかかわらず同じになるように、上記制御信号に応答してタイミング調整可能な位相差被調整回路と、
該位相差被調整回路の出力が供給される出力バッファ回路とを有する。
【００１３】
請求項４の半導体装置では、請求項１又は２において、上記出力回路は、
上記クロックに同期して上記データを受け、該クロックに対する該データの上記出力タイミングが、該データが高レベルであるか低レベルであるかにかかわらず同じになるように、上記制御信号に応答してタイミング調整した位相調整データを出力する位相差被調整回路と、
該位相差被調整回路の該位相調整データをラッチするラッチ回路と、
該ラッチ回路の出力が供給される出力バッファ回路とを有する。
【００１４】
請求項５の半導体装置では、請求項３又は４において、上記位相差被調整回路は、
入力信号を受けるＣＭＯＳインバータと、
該ＣＭＯＳインバータに直列接続され、上記制御信号に応答して制御される可変負荷手段とを有し、
該可変負荷手段は、互いに並列接続された複数のトランジスタを有し、その各々のゲートが該制御信号を受ける。
【００１５】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１７】
［第１実施形態］
図１は、本発明の第１実施形態の半導体装置、例えばＤＲＡＭの、出力回路１０とその出力データの立ち上がり位相と立ち下がり位相の差を自動的に低減する回路の概略構成を示す。
【００１８】
出力回路１０は、データ入力端Ｄに供給されるＤＡＴＡを、クロック入力端ＣＫに供給されるクロックＣＬＫのエッジ、例えば立ち下がりで保持するラッチ回路１１と、回路１１の出力の立ち上がり位相と立ち下がり位相との差φが制御入力により調整される位相差被調整回路１２と、調整されたデータ信号のレベルをデータ受信側装置の入力インタフェース規格に従って変換するとともに駆動能力を増幅する出力バッファ回路１３とからなる。出力バッファ回路１３のトランジスタサイズは、ラッチ回路１１及び位相差被調整回路１２のそれに比し大きい。
【００１９】
出力回路１０のデータ出力端は、該データ受信側装置、例えばマイクロプロセッサのデータ入力端に接続されており、図１では、この接続状態での出力回路１０の出力負荷をボックス１４で表している。
【００２０】
レプリカ回路２０は、出力回路１０の動作を模擬的にモニタするためのものであり、消費電力低減のために出力回路１０のレイアウトパターンを縮小して形成されたものである。レプリカ回路２０は、出力回路１０の回路１１、１２及び１３に対応してそれぞれラッチ回路２１、位相差被調整回路２２及び出力バッファ回路２３を備えている。ラッチ回路２１のデータ入力端Ｄには、クロックＣＬＫの１周期毎に反転するダミーデータＤＤが供給される。このＤＤは、クロックＣＬＫがディレイ回路１５を介し２分周回路１６に供給されて生成される。
【００２１】
レプリカ回路２０の出力端には、負荷１４に対応してダミー負荷２４が接続されている。ダミー負荷２４の出力は、ローパスフィルタ２５を通って平滑化され、平均電圧Ｖｍとして比較回路２６の一方の入力端に供給される。比較回路２６の他方の入力端には、ダミー出力データＤＤＯの高レベルと低レベルの平均値である参照電圧Ｖｒｅｆが供給される。比較回路２６の非反転出力端Ｑは、Ｖｍ＞Ｖｒｅｆのとき高レベル、Ｖｍ＜Ｖｒｅｆのとき低レベルとなる。
【００２２】
比較回路２６の非反転出力端Ｑ及び反転出力端＊Ｑはそれぞれカウンタ２７のダウン信号入力端ＤＮ及びアップ信号入力端ＵＰに接続されている。カウンタ２７は、アップ信号入力端ＵＰに供給されるパルスをカウントアップし、ダウン信号入力端ＤＮに供給されるパルスをカウントダウンする。カウンタ２７の計数値は、位相差被調整回路１２及び２２の制御入力端に供給される。
【００２３】
次に、上記の如く構成された図１の回路の動作を、図２及び図３を参照して説明する。
【００２４】
図２は、位相差自動調整時の、クロックＣＬＫの立ち下がりエッジに対するダミー出力データＤＤＯの立ち上がり位相と立ち下がり位相の変化を示す。ＤＤＯ（１）のとき、立ち上がり時点が速く、立ち下がり時点が遅いので、ダミー出力データＤＤＯ（１）の波形は図３（Ａ）に示す如く、高レベル期間が低レベル期間よりも長くなる。このとき、Ｖｍ＞Ｖｒｅｆとなっており、カウンタ２７はダウン信号入力端ＤＮのパルスをカウントダウンする。これにより、位相差被調整回路１２及び２２では、位相差φが減少するように調整され、ダミー出力データＤＤＯは図２に示すＤＤＯ（１）の状態からＤＤＯ（２）、さらにＤＤＯ（３）の状態に変化する。さらにＤＤＯ（４）の状態になると、アップ信号入力端ＵＰが高レベルになったりダウン信号入力端ＤＮが高レベルになったりして、カウンタ２７の計数値がほぼ一定の値になる。このとき、ダミー出力データＤＤＯの波形は図３（Ｂ）に示すように、高レベル期間と低レベル期間がほぼ等しくなる。
【００２５】
図４〜図６は、図１の回路の構成例を示す。
【００２６】
図４のディレイ回路１５、２分周回路１６及びゲート回路２１０並びに図５のゲート回路１１０には内部電源電圧Ｖｉｉ、例えば１．８Ｖが供給され、他の回路には電源電圧ＶＣＣＱ、例えば２．５Ｖが供給される。
【００２７】
図５に示す如く、ラッチ回路１１は、ゲート回路１１０と、互いに同一構成のレベルシフト＆ラッチ回路１１１及び１１２とからなる。
【００２８】
ゲート回路１１０では、アンドゲート３０及び３１の一方の入力端にクロックＣＬＫが供給され、アンドゲート３０及び３１の他方の入力端にそれぞれＤＡＴＡ及びこれをインバータ３２で反転したものが供給される。したがって、アンドゲート３０及び３１の出力Ｑ及び＊Ｑは、クロックＣＬＫが高レベルの期間ではそれぞれＤＡＴＡ及びその相補信号に一致し、クロックＣＬＫが低レベルの期間ではともに低レベルになる。
【００２９】
レベルシフト＆ラッチ回路１１１は、ＮＭＯＳトランジスタ４０〜４３と、ＰＭＯＳトランジスタ４４及び４５とからなり、トランジスタ４４及び４５とトランジスタ４２及び４３とでフリップフロップが構成されている。トランジスタ４０及び４１のゲートにはそれぞれアンドゲート３０及び３１の出力が供給される。
【００３０】
クロックＣＬＫ及びＤＡＴＡが共に高レベルのとき、トランジスタ４０及び４１がそれぞれオン及びオフになる。これにより、トランジスタ４５がオン、レベルシフト＆ラッチ回路１１１の出力が高レベル、トランジスタ４３、４４及び４２がそれぞれオフ、オフ及びオンになる。この状態からクロックＣＬＫが低レベルに遷移すると、トランジスタ４０がオフになるが、レベルシフト＆ラッチ回路１１１の出力は高レベルを維持する。
【００３１】
クロックＣＬＫが高レベルでＤＡＴＡが低レベルのとき、トランジスタのオン／オフが上記の場合と逆になり、レベルシフト＆ラッチ回路１１１の出力が低レベルになる。この状態からクロックＣＬＫが低レベルに遷移すると、トランジスタ４１がオフになるが、レベルシフト＆ラッチ回路１１１の出力は低レベルを維持する。
【００３２】
すなわち、レベルシフト＆ラッチ回路１１１は、クロックＣＬＫが高レベルの間スルー状態であり、クロックＣＬＫの立ち下がり時のＤＡＴＡを、クロックＣＬＫが低レベルの間保持する。
【００３３】
レベルシフト＆ラッチ回路１１２はレベルシフト＆ラッチ回路１１１と同じ動作をする。
【００３４】
位相差被調整回路１２は、レベルシフト＆ラッチ回路１１１の出力を反転した信号の立ち下がり位相を調整可能なインバータ１２１と、レベルシフト＆ラッチ回路１１２の出力を反転した信号の立ち上がり位相を調整可能なインバータ１２２とからなる。
【００３５】
立ち下がり位相可変インバータ１２１は、電源ラインＶＣＣＱとグランドとの間にＰＭＯＳトランジスタ５０、ＮＭＯＳトランジスタ５１及び５２が直列接続され、トランジスタ５１にＮＭＯＳトランジスタ６０〜６３が並列接続されている。トランジスタ５１及び６０〜６３は、可変負荷手段を構成している。トランジスタ５０、５１及び５２のゲートには、レベルシフト＆ラッチ回路１１１の出力が供給される。トランジスタ６０〜６３のゲートには、図４のカウンタ２７の出力Ｑ０〜Ｑ３（Ｑ０はＬＳＢ）が供給される。トランジスタ６０〜６３のゲート幅の比は１：２：４：８となっている。
【００３６】
レベルシフト＆ラッチ回路１１１の出力が低レベルのとき、トランジスタ５０、５１及び５２がそれぞれオン、オフ及びオフになっている。例えばカウンタ２７の計数値が６のとき、Ｑ０＝‘０’、Ｑ１＝‘１’、Ｑ２＝‘１’、Ｑ３＝‘０’であるので、トランジスタ６０及び６３がオフ、トランジスタ６１及び６２がオンになっている。この状態から、レベルシフト＆ラッチ回路１１１の出力が高レベルに遷移すると、トランジスタ５０がオフ、トランジスタ５１及び５２がオンになる。この際、立ち下がり位相可変インバータ１２１の出力配線上の正電荷は、トランジスタ５１のみならず、トランジスタ６１及び６２も通り、さらにトランジスタ５２を通ってグランドへ流れる。したがって、計数値が大きいほど、立ち下がり位相可変インバータ１２１の出力電位が高速に低レベルに遷移する。
【００３７】
同様に、立ち上がり位相可変インバータ１２２は、電源ラインＶＣＣＱとグランドとの間にＰＭＯＳトランジスタ７０、７１及びＮＭＯＳトランジスタ７２が直列接続され、トランジスタ７１にＰＭＯＳトランジスタ８０〜８３が並列接続され、トランジスタ７０、７１及び７２のゲートにレベルシフト＆ラッチ回路１１２の出力が供給される。トランジスタ８０〜８３のゲートには、図４のカウンタ２７の出力Ｑ０〜Ｑ３が供給される。トランジスタ８０〜８３のゲート幅の比は１：２：４：８となっている。
【００３８】
レベルシフト＆ラッチ回路１１２の出力が高レベルのとき、トランジスタ７０及び７１がオフ、トランジスタ７２がオンになっている。例えば上記のようにＱ０＝‘０’、Ｑ１＝‘１’、Ｑ２＝‘１’、Ｑ３＝‘０’であるとき、トランジスタ８０及び８３がオン、トランジスタ８１及び８２がオフになっている。この状態から、レベルシフト＆ラッチ回路１１２の出力が低レベルに遷移すると、トランジスタ７０及び７１がオン、トランジスタ７２がオフになる。この際、電源ラインＶＣＣＱからトランジスタ７０を通った正電荷は、トランジスタ７１のみならず、トランジスタ８０及び８３も通り、出力線へ流れる。したがって、計数値が小さいほど、立ち上がり位相可変インバータ１２２の出力電位が高速に高レベルに遷移する。
【００３９】
出力バッファ回路１３は、電源ラインＶＣＣＱと出力データＤＯの出力端との間に接続されたＰＭＯＳトランジスタ１３１と、この出力端とグランドとの間に接続されたＮＭＯＳトランジスタ１３２とからなり、トランジスタ１３１及び１３２のゲートにはそれぞれ立ち下がり位相可変インバータ１２１及び立ち上がり位相可変インバータ１２２の出力が供給される。
【００４０】
ＤＡＴＡが高レベルのときにクロックＣＬＫが高レベルに遷移すると、レベルシフト＆ラッチ回路１１１及び１１２の出力が高レベルに遷移し、立ち下がり位相可変インバータ１２１及び立ち上がり位相可変インバータ１２２の出力が低レベルに遷移し、出力バッファ回路１３のトランジスタ１３１及び１３２がそれぞれオン及びオフに変化して出力データＤＯが高レベルに遷移する。したがって、カウンタ２７の計数値が大きいほど出力データＤＯが高レベルに高速に遷移する。
【００４１】
次にクロックＣＬＫが低レベルに遷移し、その後ＤＡＴＡが低レベルに遷移し、次にクロックＣＬＫが高レベルに遷移すると、レベルシフト＆ラッチ回路１１１及び１１２の出力が低レベルに遷移し、インバータ１２１及び１２２の出力が高レベルに遷移し、出力バッファ回路１３のトランジスタ１３１及び１３２がそれぞれオフ及びオンに変化して出力データＤＯが低レベルに遷移する。したがって、カウンタ２７の計数値が小さいほど出力データＤＯが低レベルに高速に遷移する。
【００４２】
以上のことから、カウンタ２７の計数値が大きくなるほど、出力データＤＯの立ち上がり位相が進むと共に出力データＤＯの立ち下がり位相が遅れ、カウンタ２７の計数値が小さくなるほど、出力データＤＯの立ち上がり位相が遅れると共に出力データＤＯの立ち下がり位相が進む。
【００４３】
図４のゲート回路２１０、レベルシフト＆ラッチ回路２１１、２１２、立ち下がり位相可変インバータ２２１、立ち上がり位相可変インバータ２２２及び出力バッファ回路２３はそれぞれ、図５のゲート回路１１０、レベルシフト＆ラッチ回路１１１、１１２、立ち下がり位相可変インバータ１２１、立ち上がり位相可変インバータ１２２及び出力バッファ回路１３のサイズを一様に縮小したものである。図４のインバータ２２１及び２２２の要素には、図５の対応する要素の符号にＲが付加されている。カウンタ２７の出力ビットＱ０〜Ｑ４はそれぞれ、ＮＭＯＳトランジスタ６０Ｒ〜６３Ｒのゲート及びＰＭＯＳトランジスタ８０Ｒ〜８３Ｒのゲートに供給されている。
【００４４】
図６に示す如く、負荷１４は、出力バッファ回路１３の出力端子をＳＳＴＬインターフェースの他のチップのデータ入力端子に接続した場合の等化回路であり、出力バッファ回路１３の出力端と終端電圧Ｖｔｔとの間にスタブ抵抗Ｒｓと終端抵抗Ｒｔとが直列接続され、抵抗ＲｓとＲｔの接続ノードとグランドとの間に負荷容量ＣＬが接続されている。Ｖｒｅｆ＝Ｖｔｔ＝ＶＣＣＱ／２であり、例えばＶＣＣＱ＝２．５Ｖである。
【００４５】
一方、負荷１４に対応したダミー負荷２４は、負荷容量である。ローパスフィルタ２５は、出力バッファ回路２３の出力端とグランドとの間に抵抗２５１とキャパシタ２５２とが直列接続されたＣＲ積分回路である。抵抗２５１とキャパシタ２５２の接続ノードと参照電圧Ｖｒｅｆとの間には、この接続ノードの電位を参照電圧ＶｒｅｆにリセットするためのＰＭＯＳトランジスタ２５３が接続され、そのゲートにリセット信号＊ＲＳＴが供給される。
【００４６】
比較回路２６は、差動ラッチ型比較回路２６１とゲート回路２６２とからなる。
【００４７】
回路２６１は、ＮＭＯＳトランジスタ９０〜９４と、ＰＭＯＳトランジスタ９５〜９８とからなり、トランジスタ９１及び９２のゲートにはそれぞれローパスフィルタ２５の出力及び参照電圧Ｖｒｅｆが供給され、トランジスタ９０、９５及び９８のゲートにはイネーブル信号ＥＮが供給される。トランジスタ９３、９４、９６及び９７は、出力を増幅し保持するフリップフロップを構成している。差動ラッチ型比較回路２６１の相補出力はトランジスタ９６及び９７のドレインであり、それぞれゲート回路２６２のインバータ１００及び１０１を介してアンドゲート１０２及び１０３の一方に入力端に供給される。アンドゲート１０２及び１０３の他方の入力端にはイネーブル信号ＥＮが供給される。
【００４８】
イネーブル信号ＥＮが低レベルの場合には、トランジスタ９０がオフになるので無駄な電力消費が削減され、また、トランジスタ９５及び９８がオンになり、トランジスタ９３、９４、９６及び９７のドレイン及びゲートの電位がＶＣＣＱになって、トランジスタ９３及び９４がオフ、トランジスタ９６及び９７がオンになり、上記フリップフロップが不活性状態になる。さらに、アンドゲート１０２及び１０３の出力が共に低レベルとなって、カウンタ２７の計数値が固定される。カウンタ２７のロード入力端ＬＤには、リセット信号＊ＲＳＴが供給される。
【００４９】
立ち下がり位相可変インバータ２２１及び立ち上がり位相可変インバータ２２２の調整を常時行う必要はないので、例えば４サイクル毎に１サイクルの間において、イネーブル信号ＥＮが高レベルにされる。イネーブル信号ＥＮが高レベルのとき、ＰＭＯＳトランジスタ９５及び９８がオフになって、上記フリップフロップが活性状態になる。
【００５０】
次に、上記の如く構成された図４〜６の回路の動作を説明する。
【００５１】
電源投入時などのリセット信号＊ＲＳＴの負パルスにより、ＰＭＯＳトランジスタ２５３が一時的にオンになって平均電圧Ｖｍが参照電圧Ｖｒｅｆにリセットされる。これにより、キャパシタ２５２が抵抗２５１を介して充電されるのに要する時間が短縮されて、フィードバック制御の初期応答が速くなる。また、リセット信号＊ＲＳＴのパルスによりカウンタ２７に初期値がロードされて、計数値がリセットされる。
【００５２】
Ｖｍ＜Ｖｒｅｆのとき、トランジスタ９１の抵抗がトランジスタ９２のそれより大きいので、トランジスタ９１のドレイン電位がトランジスタ９２のそれよりも高くなり、トランジスタ９３のドレイン電位がトランジスタ９４のそれよりも高くなる。トランジスタ９３と９４のドレイン電位差がフリップフロップで増幅されて、トランジスタ９６及び９４がオン、トランジスタ９７及び９３がオフとなってインバータ１００及び１０１の出力がそれぞれ低レベル及び高レベルとなり、アンドゲート１０２及び１０３の出力も低レベル及び高レベルになる。これにより、カウンタ２７の計数値がインクリメントされる。ディレイ回路２８により、カウンタ２７の計数値が安定している間にレベルシフト＆ラッチ回路２１１及び２１２の出力が遷移する。なお、カウンタ２７の計数値とレベルシフト＆ラッチ回路２１１及び２１２の出力の変化時点が重なる場合には、これを避けるために回路２６又は２７の出力を適当に遅延させる。計数値増加により、ダミー出力データＤＤＯ及び出力データＤＯの立ち上がり時点が早くなる（立ち上がり位相が進む）とともに、立ち下がり時点（位相）が遅れて、平均電圧Ｖｍが上昇する。
【００５３】
Ｖｍ＞Ｖｒｅｆのときには、上記と逆の動作が行われる。
【００５４】
このようにして、半導体装置の製造プロセスのばらつき並びに半導体装置の電源電圧及び温度の変動によらずダミー出力データＤＤＯの高レベル期間と低レベル期間がほぼ等しくなり、出力データＤＯの不確定期間Ｂがこれらの原因で長くなるのが防止される。したって、クロックＣＬＫのより高速化が可能となる。
【００５５】
図７〜図９は図４〜図６の回路のシュミレーション結果を示す。シミュレーションの条件は、次の通りである。
【００５６】
クロックＣＬＫの周波数：１００ＭＨＺ
半導体装置の温度：８５°Ｃ
ＶＣＣＱ＝２．５Ｖ，Ｖｉｉ＝１．８Ｖ
図７は、出力データＤＯ及びダミー出力データＤＤＯのシミュレーション波形図、図８は、カウントアップ信号、カウントダウン信号及びカウンタ出力信号のシミュレーション波形図、図９は、クロックＣＬＫの１サイクル毎にＤＡＴＡを反転させた場合の出力データＤＯの高レベル期間ｔＡＣ（Ｈ）と低レベル期間ｔＡＣ（Ｌ）の時間的変化を示す図である。
【００５７】
図９から、本第１実施形態の回路によりＨの期間とＬの期間の差を約５０ｐｓ以下に低減することができる。従来の回路のこの差は通常、２００ｐｓ程度である。
【００５８】
［第２実施形態］
図１０は、本発明の第２実施形態の半導体装置の、出力回路１０Ａとその出力データの立ち上がり位相と立ち下がり位相の差を自動的に低減する回路の概略構成を示す。
【００５９】
出力回路１０Ａでは、ラッチ回路１１の前段に位相差被調整回路１２Ａが配置されており、位相差が調整されたデータがラッチ回路１１に保持され、その値が出力バッファ回路１３を介して出力される。同様に、レプリカ回路２０Ａも出力回路１０Ａに対応して、ラッチ回路２１の前段に位相差被調整回路２２Ａが配置されている。
【００６０】
また、カウンタ２７Ａは、アップイネーブル信号入力端ＵＰＥが高レベルのときクロック入力端ＣＫに供給されるパルスをカウントアップし、ダウンイネーブル信号入力端ＤＮＥが高レベルのときクロック入力端ＣＫに供給されるパルスをカウントダウンする。カウンタ２７Ａの入力端ＵＰＥ及びＤＮＥにはそれぞれ比較回路２６の出力＊Ｑ及びＱが供給される。カウンタ２７Ａのクロック入力端ＣＫには、クロックＣＬＫがディレイ回路２８を介しクロックＣＬＫ１として供給される。ディレイ回路２８は、カウンタ２７Ａの出力が安定している時点で位相差被調整回路２２の入力が変化するようにするためのものである。
【００６１】
他の点は、図１と同一構成である。
【００６２】
この第２実施形態によっても、上記第１実施形態と同じ効果が得られる。
【００６３】
なお、本発明には外にも種々の変形例が含まれる。
【００６４】
例えば、制御回路としては比較回路２６とカウンタ２７の代わりに、Ａ／Ｄ変換器を用いてもよい。また、出力回路にはレベルシフト回路が含まれていなくてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体装置の、出力回路とその出力データの立ち上がり位相と立ち下がり位相の差を自動的に低減する回路の概略構成を示す図である。
【図２】位相差自動調整時の、クロックの立ち下がりエッジに対するダミー出力データＤＤＯの立ち上がり位相と立ち下がり位相の変化を示す線図である。
【図３】ダミー出力データＤＤＯの波形を参照電圧Ｖｒｅｆ及び平均電圧Ｖｍと共に示す線図である。
【図４】図１の回路の一部の構成例を示す図である。
【図５】図１の回路の他の一部の構成例を示す図である。
【図６】図１の回路の残りの部分の構成例を示す図である。
【図７】出力データＤＯ及びダミー出力データＤＤＯのシミュレーション波形図である。
【図８】カウントアップ信号、カウントダウン信号及びカウンタ出力信号のシミュレーション波形図である。
【図９】クロックの１サイクル毎にＤＡＴＡを反転させた場合の出力データＤＯの高レベル期間ｔＡＣ（Ｈ）と低レベル期間ｔＡＣ（Ｌ）の時間的変化を示す図である。
【図１０】本発明の第２実施形態の半導体装置の、出力回路とその出力データの立ち上がり位相と立ち下がり位相の差を自動的に低減する回路の概略構成を示す図である。
【図１１】出力回路から出力されるデータとクロックとの関係を示すタイムチャートである。
【符号の説明】
１０、１０Ａ 出力回路
１１、２１ ラッチ回路
１２、１２Ａ、２２、２２Ａ 位相差被調整回路
１３、２３ 出力バッファ回路
１４ 負荷
１５、２８ ディレイ回路
１６ ２分周回路
２０、２０Ａ レプリカ回路
２４ ダミー負荷
２５ ローパスフィルタ
２６ 比較回路
２７ カウンタ
３０、３１ アンドゲート
３２ インバータ
４０〜４３、５１、５２、６０〜６３、６０Ｒ〜６３Ｒ、７２、１３２、９０〜９４、２３２ ＮＭＯＳトランジスタ
４４、４５、５０、７０、７１、８０〜８３、８０Ｒ〜８３Ｒ、９５〜９８、１３１、２３１、２５３ ＰＭＯＳトランジスタ
１１０、２１０ ゲート回路
１１１、１１２、２１１、２１２ レベルシフト＆ラッチ回路
１２１、２２１ 立ち下がり位相可変インバータ
１２２、２２２ 立ち上がり位相可変インバータ
ＤＤ ダミーデータ
ＤＯ 出力データ
ＤＤＯ ダミー出力データ
Ｖｍ 平均電圧
【発明の属する技術分野】
本発明は、クロックに同期してデータをラッチし駆動能力を増幅して出力する出力回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
図１１（Ａ）は、この種の半導体装置、例えばＤＲＡＭの出力回路から出力されるデータＤＡＴＡとクロックＣＬＫとの関係を示すタイムチャートである。このＤＡＴＡを受け取る入力側では、クロックＣＬＫのエッジに同期してＤＡＴＡを保持するので、該エッジの時点でＤＡＴＡが確定していなければならない。
【０００３】
半導体装置の製造プロセスのばらつき並びに半導体装置の温度及び電源電圧の変動などの原因により、データ不確定時間Ｂが増大して、データ確定時間Ａ＝Ｔ−Ｂが短くなる。ここにＴはクロックＣＬＫの周期である。例えばクロックＣＬＫが１００ＭＨＺの場合、Ｔ＝１０ｎｓと短いので、クロック周波数を高めるには、不確定期間Ｂを短くする必要がある。
【０００４】
上記原因により図１１（Ｂ）に示す如く、クロックＣＬＫの立ち上がりに対するＤＡＴＡの立ち上がり位相と立ち下がり位相との差φがあると、ＤＡＴＡの高レベル期間と低レベル期間との差が生じて、不確定期間Ｂが長くなる。
【０００５】
従来では、製品（半導体装置）出荷前に位相差φが小さくなるように出力回路を調整していた。
【０００６】
【発明が解決しようとする課題】
しかし、その製品が用いられる装置毎に温度や電源電圧にばらつきがあるので、位相差φが増加して不確定期間Ｂが長くなるという問題があった。
【０００７】
本発明の目的は、このような問題点に鑑み、クロックのエッジに対するデータの立ち上がり位相と立ち下がり位相の差を自動的に低減することによりデータ不確定期間が長くなるのを阻止することが可能な半導体装置を提供することにある。
【０００８】
【課題を解決するための手段及びその作用効果】
請求項１の半導体装置では、
クロックに応答してデータを出力し、該データの出力タイミングを制御信号に応答して調整可能な出力回路と、
該クロックに応答して、周期的に反転するダミーデータを出力し、該ダミーデータの出力タイミングを該制御信号に応答して調整可能なレプリカ回路と、
該レプリカ回路の出力が供給されるダミー負荷回路と、
該ダミー負荷回路の出力の高レベル期間と低レベル期間が等しくなるように該レプリカ回路に対し該制御信号を供給すると共に、該制御信号を該出力回路に対しても同様に供給する制御回路とを有する。
【０００９】
この半導体装置によれば、製品間のプロセス、電源電圧及び温度のばらつきによらずレプリカ回路の出力の高レベル期間と低レベル期間がほぼ等しくなって、出力回路の出力の不確定期間がこれらの原因で長くなるのが防止される。したって、クロックのより高速化が可能となる。
【００１０】
請求項２の半導体装置では、請求項１において、上記制御回路は、
上記ダミー負荷回路の出力を平滑化する平滑化回路と、
上記平滑化回路の出力と参照値とを比較する比較回路と、
該比較回路の比較結果に応じてカウントアップ又はカウントダウンし、カウント値を上記制御信号として出力するアップダウンカウンタとを有する。
【００１１】
この半導体装置によれば、制御回路の構成が、Ａ／Ｄ変換器を用いる場合よりも簡単になる。
【００１２】
請求項３の半導体装置では、請求項１又は２において、上記出力回路は、
上記クロックに同期して上記データをラッチするラッチ回路と、
該ラッチ回路の出力を受け、該クロックに対する該データの上記出力タイミングが、該データが高レベルであるか低レベルであるかにかかわらず同じになるように、上記制御信号に応答してタイミング調整可能な位相差被調整回路と、
該位相差被調整回路の出力が供給される出力バッファ回路とを有する。
【００１３】
請求項４の半導体装置では、請求項１又は２において、上記出力回路は、
上記クロックに同期して上記データを受け、該クロックに対する該データの上記出力タイミングが、該データが高レベルであるか低レベルであるかにかかわらず同じになるように、上記制御信号に応答してタイミング調整した位相調整データを出力する位相差被調整回路と、
該位相差被調整回路の該位相調整データをラッチするラッチ回路と、
該ラッチ回路の出力が供給される出力バッファ回路とを有する。
【００１４】
請求項５の半導体装置では、請求項３又は４において、上記位相差被調整回路は、
入力信号を受けるＣＭＯＳインバータと、
該ＣＭＯＳインバータに直列接続され、上記制御信号に応答して制御される可変負荷手段とを有し、
該可変負荷手段は、互いに並列接続された複数のトランジスタを有し、その各々のゲートが該制御信号を受ける。
【００１５】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１７】
［第１実施形態］
図１は、本発明の第１実施形態の半導体装置、例えばＤＲＡＭの、出力回路１０とその出力データの立ち上がり位相と立ち下がり位相の差を自動的に低減する回路の概略構成を示す。
【００１８】
出力回路１０は、データ入力端Ｄに供給されるＤＡＴＡを、クロック入力端ＣＫに供給されるクロックＣＬＫのエッジ、例えば立ち下がりで保持するラッチ回路１１と、回路１１の出力の立ち上がり位相と立ち下がり位相との差φが制御入力により調整される位相差被調整回路１２と、調整されたデータ信号のレベルをデータ受信側装置の入力インタフェース規格に従って変換するとともに駆動能力を増幅する出力バッファ回路１３とからなる。出力バッファ回路１３のトランジスタサイズは、ラッチ回路１１及び位相差被調整回路１２のそれに比し大きい。
【００１９】
出力回路１０のデータ出力端は、該データ受信側装置、例えばマイクロプロセッサのデータ入力端に接続されており、図１では、この接続状態での出力回路１０の出力負荷をボックス１４で表している。
【００２０】
レプリカ回路２０は、出力回路１０の動作を模擬的にモニタするためのものであり、消費電力低減のために出力回路１０のレイアウトパターンを縮小して形成されたものである。レプリカ回路２０は、出力回路１０の回路１１、１２及び１３に対応してそれぞれラッチ回路２１、位相差被調整回路２２及び出力バッファ回路２３を備えている。ラッチ回路２１のデータ入力端Ｄには、クロックＣＬＫの１周期毎に反転するダミーデータＤＤが供給される。このＤＤは、クロックＣＬＫがディレイ回路１５を介し２分周回路１６に供給されて生成される。
【００２１】
レプリカ回路２０の出力端には、負荷１４に対応してダミー負荷２４が接続されている。ダミー負荷２４の出力は、ローパスフィルタ２５を通って平滑化され、平均電圧Ｖｍとして比較回路２６の一方の入力端に供給される。比較回路２６の他方の入力端には、ダミー出力データＤＤＯの高レベルと低レベルの平均値である参照電圧Ｖｒｅｆが供給される。比較回路２６の非反転出力端Ｑは、Ｖｍ＞Ｖｒｅｆのとき高レベル、Ｖｍ＜Ｖｒｅｆのとき低レベルとなる。
【００２２】
比較回路２６の非反転出力端Ｑ及び反転出力端＊Ｑはそれぞれカウンタ２７のダウン信号入力端ＤＮ及びアップ信号入力端ＵＰに接続されている。カウンタ２７は、アップ信号入力端ＵＰに供給されるパルスをカウントアップし、ダウン信号入力端ＤＮに供給されるパルスをカウントダウンする。カウンタ２７の計数値は、位相差被調整回路１２及び２２の制御入力端に供給される。
【００２３】
次に、上記の如く構成された図１の回路の動作を、図２及び図３を参照して説明する。
【００２４】
図２は、位相差自動調整時の、クロックＣＬＫの立ち下がりエッジに対するダミー出力データＤＤＯの立ち上がり位相と立ち下がり位相の変化を示す。ＤＤＯ（１）のとき、立ち上がり時点が速く、立ち下がり時点が遅いので、ダミー出力データＤＤＯ（１）の波形は図３（Ａ）に示す如く、高レベル期間が低レベル期間よりも長くなる。このとき、Ｖｍ＞Ｖｒｅｆとなっており、カウンタ２７はダウン信号入力端ＤＮのパルスをカウントダウンする。これにより、位相差被調整回路１２及び２２では、位相差φが減少するように調整され、ダミー出力データＤＤＯは図２に示すＤＤＯ（１）の状態からＤＤＯ（２）、さらにＤＤＯ（３）の状態に変化する。さらにＤＤＯ（４）の状態になると、アップ信号入力端ＵＰが高レベルになったりダウン信号入力端ＤＮが高レベルになったりして、カウンタ２７の計数値がほぼ一定の値になる。このとき、ダミー出力データＤＤＯの波形は図３（Ｂ）に示すように、高レベル期間と低レベル期間がほぼ等しくなる。
【００２５】
図４〜図６は、図１の回路の構成例を示す。
【００２６】
図４のディレイ回路１５、２分周回路１６及びゲート回路２１０並びに図５のゲート回路１１０には内部電源電圧Ｖｉｉ、例えば１．８Ｖが供給され、他の回路には電源電圧ＶＣＣＱ、例えば２．５Ｖが供給される。
【００２７】
図５に示す如く、ラッチ回路１１は、ゲート回路１１０と、互いに同一構成のレベルシフト＆ラッチ回路１１１及び１１２とからなる。
【００２８】
ゲート回路１１０では、アンドゲート３０及び３１の一方の入力端にクロックＣＬＫが供給され、アンドゲート３０及び３１の他方の入力端にそれぞれＤＡＴＡ及びこれをインバータ３２で反転したものが供給される。したがって、アンドゲート３０及び３１の出力Ｑ及び＊Ｑは、クロックＣＬＫが高レベルの期間ではそれぞれＤＡＴＡ及びその相補信号に一致し、クロックＣＬＫが低レベルの期間ではともに低レベルになる。
【００２９】
レベルシフト＆ラッチ回路１１１は、ＮＭＯＳトランジスタ４０〜４３と、ＰＭＯＳトランジスタ４４及び４５とからなり、トランジスタ４４及び４５とトランジスタ４２及び４３とでフリップフロップが構成されている。トランジスタ４０及び４１のゲートにはそれぞれアンドゲート３０及び３１の出力が供給される。
【００３０】
クロックＣＬＫ及びＤＡＴＡが共に高レベルのとき、トランジスタ４０及び４１がそれぞれオン及びオフになる。これにより、トランジスタ４５がオン、レベルシフト＆ラッチ回路１１１の出力が高レベル、トランジスタ４３、４４及び４２がそれぞれオフ、オフ及びオンになる。この状態からクロックＣＬＫが低レベルに遷移すると、トランジスタ４０がオフになるが、レベルシフト＆ラッチ回路１１１の出力は高レベルを維持する。
【００３１】
クロックＣＬＫが高レベルでＤＡＴＡが低レベルのとき、トランジスタのオン／オフが上記の場合と逆になり、レベルシフト＆ラッチ回路１１１の出力が低レベルになる。この状態からクロックＣＬＫが低レベルに遷移すると、トランジスタ４１がオフになるが、レベルシフト＆ラッチ回路１１１の出力は低レベルを維持する。
【００３２】
すなわち、レベルシフト＆ラッチ回路１１１は、クロックＣＬＫが高レベルの間スルー状態であり、クロックＣＬＫの立ち下がり時のＤＡＴＡを、クロックＣＬＫが低レベルの間保持する。
【００３３】
レベルシフト＆ラッチ回路１１２はレベルシフト＆ラッチ回路１１１と同じ動作をする。
【００３４】
位相差被調整回路１２は、レベルシフト＆ラッチ回路１１１の出力を反転した信号の立ち下がり位相を調整可能なインバータ１２１と、レベルシフト＆ラッチ回路１１２の出力を反転した信号の立ち上がり位相を調整可能なインバータ１２２とからなる。
【００３５】
立ち下がり位相可変インバータ１２１は、電源ラインＶＣＣＱとグランドとの間にＰＭＯＳトランジスタ５０、ＮＭＯＳトランジスタ５１及び５２が直列接続され、トランジスタ５１にＮＭＯＳトランジスタ６０〜６３が並列接続されている。トランジスタ５１及び６０〜６３は、可変負荷手段を構成している。トランジスタ５０、５１及び５２のゲートには、レベルシフト＆ラッチ回路１１１の出力が供給される。トランジスタ６０〜６３のゲートには、図４のカウンタ２７の出力Ｑ０〜Ｑ３（Ｑ０はＬＳＢ）が供給される。トランジスタ６０〜６３のゲート幅の比は１：２：４：８となっている。
【００３６】
レベルシフト＆ラッチ回路１１１の出力が低レベルのとき、トランジスタ５０、５１及び５２がそれぞれオン、オフ及びオフになっている。例えばカウンタ２７の計数値が６のとき、Ｑ０＝‘０’、Ｑ１＝‘１’、Ｑ２＝‘１’、Ｑ３＝‘０’であるので、トランジスタ６０及び６３がオフ、トランジスタ６１及び６２がオンになっている。この状態から、レベルシフト＆ラッチ回路１１１の出力が高レベルに遷移すると、トランジスタ５０がオフ、トランジスタ５１及び５２がオンになる。この際、立ち下がり位相可変インバータ１２１の出力配線上の正電荷は、トランジスタ５１のみならず、トランジスタ６１及び６２も通り、さらにトランジスタ５２を通ってグランドへ流れる。したがって、計数値が大きいほど、立ち下がり位相可変インバータ１２１の出力電位が高速に低レベルに遷移する。
【００３７】
同様に、立ち上がり位相可変インバータ１２２は、電源ラインＶＣＣＱとグランドとの間にＰＭＯＳトランジスタ７０、７１及びＮＭＯＳトランジスタ７２が直列接続され、トランジスタ７１にＰＭＯＳトランジスタ８０〜８３が並列接続され、トランジスタ７０、７１及び７２のゲートにレベルシフト＆ラッチ回路１１２の出力が供給される。トランジスタ８０〜８３のゲートには、図４のカウンタ２７の出力Ｑ０〜Ｑ３が供給される。トランジスタ８０〜８３のゲート幅の比は１：２：４：８となっている。
【００３８】
レベルシフト＆ラッチ回路１１２の出力が高レベルのとき、トランジスタ７０及び７１がオフ、トランジスタ７２がオンになっている。例えば上記のようにＱ０＝‘０’、Ｑ１＝‘１’、Ｑ２＝‘１’、Ｑ３＝‘０’であるとき、トランジスタ８０及び８３がオン、トランジスタ８１及び８２がオフになっている。この状態から、レベルシフト＆ラッチ回路１１２の出力が低レベルに遷移すると、トランジスタ７０及び７１がオン、トランジスタ７２がオフになる。この際、電源ラインＶＣＣＱからトランジスタ７０を通った正電荷は、トランジスタ７１のみならず、トランジスタ８０及び８３も通り、出力線へ流れる。したがって、計数値が小さいほど、立ち上がり位相可変インバータ１２２の出力電位が高速に高レベルに遷移する。
【００３９】
出力バッファ回路１３は、電源ラインＶＣＣＱと出力データＤＯの出力端との間に接続されたＰＭＯＳトランジスタ１３１と、この出力端とグランドとの間に接続されたＮＭＯＳトランジスタ１３２とからなり、トランジスタ１３１及び１３２のゲートにはそれぞれ立ち下がり位相可変インバータ１２１及び立ち上がり位相可変インバータ１２２の出力が供給される。
【００４０】
ＤＡＴＡが高レベルのときにクロックＣＬＫが高レベルに遷移すると、レベルシフト＆ラッチ回路１１１及び１１２の出力が高レベルに遷移し、立ち下がり位相可変インバータ１２１及び立ち上がり位相可変インバータ１２２の出力が低レベルに遷移し、出力バッファ回路１３のトランジスタ１３１及び１３２がそれぞれオン及びオフに変化して出力データＤＯが高レベルに遷移する。したがって、カウンタ２７の計数値が大きいほど出力データＤＯが高レベルに高速に遷移する。
【００４１】
次にクロックＣＬＫが低レベルに遷移し、その後ＤＡＴＡが低レベルに遷移し、次にクロックＣＬＫが高レベルに遷移すると、レベルシフト＆ラッチ回路１１１及び１１２の出力が低レベルに遷移し、インバータ１２１及び１２２の出力が高レベルに遷移し、出力バッファ回路１３のトランジスタ１３１及び１３２がそれぞれオフ及びオンに変化して出力データＤＯが低レベルに遷移する。したがって、カウンタ２７の計数値が小さいほど出力データＤＯが低レベルに高速に遷移する。
【００４２】
以上のことから、カウンタ２７の計数値が大きくなるほど、出力データＤＯの立ち上がり位相が進むと共に出力データＤＯの立ち下がり位相が遅れ、カウンタ２７の計数値が小さくなるほど、出力データＤＯの立ち上がり位相が遅れると共に出力データＤＯの立ち下がり位相が進む。
【００４３】
図４のゲート回路２１０、レベルシフト＆ラッチ回路２１１、２１２、立ち下がり位相可変インバータ２２１、立ち上がり位相可変インバータ２２２及び出力バッファ回路２３はそれぞれ、図５のゲート回路１１０、レベルシフト＆ラッチ回路１１１、１１２、立ち下がり位相可変インバータ１２１、立ち上がり位相可変インバータ１２２及び出力バッファ回路１３のサイズを一様に縮小したものである。図４のインバータ２２１及び２２２の要素には、図５の対応する要素の符号にＲが付加されている。カウンタ２７の出力ビットＱ０〜Ｑ４はそれぞれ、ＮＭＯＳトランジスタ６０Ｒ〜６３Ｒのゲート及びＰＭＯＳトランジスタ８０Ｒ〜８３Ｒのゲートに供給されている。
【００４４】
図６に示す如く、負荷１４は、出力バッファ回路１３の出力端子をＳＳＴＬインターフェースの他のチップのデータ入力端子に接続した場合の等化回路であり、出力バッファ回路１３の出力端と終端電圧Ｖｔｔとの間にスタブ抵抗Ｒｓと終端抵抗Ｒｔとが直列接続され、抵抗ＲｓとＲｔの接続ノードとグランドとの間に負荷容量ＣＬが接続されている。Ｖｒｅｆ＝Ｖｔｔ＝ＶＣＣＱ／２であり、例えばＶＣＣＱ＝２．５Ｖである。
【００４５】
一方、負荷１４に対応したダミー負荷２４は、負荷容量である。ローパスフィルタ２５は、出力バッファ回路２３の出力端とグランドとの間に抵抗２５１とキャパシタ２５２とが直列接続されたＣＲ積分回路である。抵抗２５１とキャパシタ２５２の接続ノードと参照電圧Ｖｒｅｆとの間には、この接続ノードの電位を参照電圧ＶｒｅｆにリセットするためのＰＭＯＳトランジスタ２５３が接続され、そのゲートにリセット信号＊ＲＳＴが供給される。
【００４６】
比較回路２６は、差動ラッチ型比較回路２６１とゲート回路２６２とからなる。
【００４７】
回路２６１は、ＮＭＯＳトランジスタ９０〜９４と、ＰＭＯＳトランジスタ９５〜９８とからなり、トランジスタ９１及び９２のゲートにはそれぞれローパスフィルタ２５の出力及び参照電圧Ｖｒｅｆが供給され、トランジスタ９０、９５及び９８のゲートにはイネーブル信号ＥＮが供給される。トランジスタ９３、９４、９６及び９７は、出力を増幅し保持するフリップフロップを構成している。差動ラッチ型比較回路２６１の相補出力はトランジスタ９６及び９７のドレインであり、それぞれゲート回路２６２のインバータ１００及び１０１を介してアンドゲート１０２及び１０３の一方に入力端に供給される。アンドゲート１０２及び１０３の他方の入力端にはイネーブル信号ＥＮが供給される。
【００４８】
イネーブル信号ＥＮが低レベルの場合には、トランジスタ９０がオフになるので無駄な電力消費が削減され、また、トランジスタ９５及び９８がオンになり、トランジスタ９３、９４、９６及び９７のドレイン及びゲートの電位がＶＣＣＱになって、トランジスタ９３及び９４がオフ、トランジスタ９６及び９７がオンになり、上記フリップフロップが不活性状態になる。さらに、アンドゲート１０２及び１０３の出力が共に低レベルとなって、カウンタ２７の計数値が固定される。カウンタ２７のロード入力端ＬＤには、リセット信号＊ＲＳＴが供給される。
【００４９】
立ち下がり位相可変インバータ２２１及び立ち上がり位相可変インバータ２２２の調整を常時行う必要はないので、例えば４サイクル毎に１サイクルの間において、イネーブル信号ＥＮが高レベルにされる。イネーブル信号ＥＮが高レベルのとき、ＰＭＯＳトランジスタ９５及び９８がオフになって、上記フリップフロップが活性状態になる。
【００５０】
次に、上記の如く構成された図４〜６の回路の動作を説明する。
【００５１】
電源投入時などのリセット信号＊ＲＳＴの負パルスにより、ＰＭＯＳトランジスタ２５３が一時的にオンになって平均電圧Ｖｍが参照電圧Ｖｒｅｆにリセットされる。これにより、キャパシタ２５２が抵抗２５１を介して充電されるのに要する時間が短縮されて、フィードバック制御の初期応答が速くなる。また、リセット信号＊ＲＳＴのパルスによりカウンタ２７に初期値がロードされて、計数値がリセットされる。
【００５２】
Ｖｍ＜Ｖｒｅｆのとき、トランジスタ９１の抵抗がトランジスタ９２のそれより大きいので、トランジスタ９１のドレイン電位がトランジスタ９２のそれよりも高くなり、トランジスタ９３のドレイン電位がトランジスタ９４のそれよりも高くなる。トランジスタ９３と９４のドレイン電位差がフリップフロップで増幅されて、トランジスタ９６及び９４がオン、トランジスタ９７及び９３がオフとなってインバータ１００及び１０１の出力がそれぞれ低レベル及び高レベルとなり、アンドゲート１０２及び１０３の出力も低レベル及び高レベルになる。これにより、カウンタ２７の計数値がインクリメントされる。ディレイ回路２８により、カウンタ２７の計数値が安定している間にレベルシフト＆ラッチ回路２１１及び２１２の出力が遷移する。なお、カウンタ２７の計数値とレベルシフト＆ラッチ回路２１１及び２１２の出力の変化時点が重なる場合には、これを避けるために回路２６又は２７の出力を適当に遅延させる。計数値増加により、ダミー出力データＤＤＯ及び出力データＤＯの立ち上がり時点が早くなる（立ち上がり位相が進む）とともに、立ち下がり時点（位相）が遅れて、平均電圧Ｖｍが上昇する。
【００５３】
Ｖｍ＞Ｖｒｅｆのときには、上記と逆の動作が行われる。
【００５４】
このようにして、半導体装置の製造プロセスのばらつき並びに半導体装置の電源電圧及び温度の変動によらずダミー出力データＤＤＯの高レベル期間と低レベル期間がほぼ等しくなり、出力データＤＯの不確定期間Ｂがこれらの原因で長くなるのが防止される。したって、クロックＣＬＫのより高速化が可能となる。
【００５５】
図７〜図９は図４〜図６の回路のシュミレーション結果を示す。シミュレーションの条件は、次の通りである。
【００５６】
クロックＣＬＫの周波数：１００ＭＨＺ
半導体装置の温度：８５°Ｃ
ＶＣＣＱ＝２．５Ｖ，Ｖｉｉ＝１．８Ｖ
図７は、出力データＤＯ及びダミー出力データＤＤＯのシミュレーション波形図、図８は、カウントアップ信号、カウントダウン信号及びカウンタ出力信号のシミュレーション波形図、図９は、クロックＣＬＫの１サイクル毎にＤＡＴＡを反転させた場合の出力データＤＯの高レベル期間ｔＡＣ（Ｈ）と低レベル期間ｔＡＣ（Ｌ）の時間的変化を示す図である。
【００５７】
図９から、本第１実施形態の回路によりＨの期間とＬの期間の差を約５０ｐｓ以下に低減することができる。従来の回路のこの差は通常、２００ｐｓ程度である。
【００５８】
［第２実施形態］
図１０は、本発明の第２実施形態の半導体装置の、出力回路１０Ａとその出力データの立ち上がり位相と立ち下がり位相の差を自動的に低減する回路の概略構成を示す。
【００５９】
出力回路１０Ａでは、ラッチ回路１１の前段に位相差被調整回路１２Ａが配置されており、位相差が調整されたデータがラッチ回路１１に保持され、その値が出力バッファ回路１３を介して出力される。同様に、レプリカ回路２０Ａも出力回路１０Ａに対応して、ラッチ回路２１の前段に位相差被調整回路２２Ａが配置されている。
【００６０】
また、カウンタ２７Ａは、アップイネーブル信号入力端ＵＰＥが高レベルのときクロック入力端ＣＫに供給されるパルスをカウントアップし、ダウンイネーブル信号入力端ＤＮＥが高レベルのときクロック入力端ＣＫに供給されるパルスをカウントダウンする。カウンタ２７Ａの入力端ＵＰＥ及びＤＮＥにはそれぞれ比較回路２６の出力＊Ｑ及びＱが供給される。カウンタ２７Ａのクロック入力端ＣＫには、クロックＣＬＫがディレイ回路２８を介しクロックＣＬＫ１として供給される。ディレイ回路２８は、カウンタ２７Ａの出力が安定している時点で位相差被調整回路２２の入力が変化するようにするためのものである。
【００６１】
他の点は、図１と同一構成である。
【００６２】
この第２実施形態によっても、上記第１実施形態と同じ効果が得られる。
【００６３】
なお、本発明には外にも種々の変形例が含まれる。
【００６４】
例えば、制御回路としては比較回路２６とカウンタ２７の代わりに、Ａ／Ｄ変換器を用いてもよい。また、出力回路にはレベルシフト回路が含まれていなくてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体装置の、出力回路とその出力データの立ち上がり位相と立ち下がり位相の差を自動的に低減する回路の概略構成を示す図である。
【図２】位相差自動調整時の、クロックの立ち下がりエッジに対するダミー出力データＤＤＯの立ち上がり位相と立ち下がり位相の変化を示す線図である。
【図３】ダミー出力データＤＤＯの波形を参照電圧Ｖｒｅｆ及び平均電圧Ｖｍと共に示す線図である。
【図４】図１の回路の一部の構成例を示す図である。
【図５】図１の回路の他の一部の構成例を示す図である。
【図６】図１の回路の残りの部分の構成例を示す図である。
【図７】出力データＤＯ及びダミー出力データＤＤＯのシミュレーション波形図である。
【図８】カウントアップ信号、カウントダウン信号及びカウンタ出力信号のシミュレーション波形図である。
【図９】クロックの１サイクル毎にＤＡＴＡを反転させた場合の出力データＤＯの高レベル期間ｔＡＣ（Ｈ）と低レベル期間ｔＡＣ（Ｌ）の時間的変化を示す図である。
【図１０】本発明の第２実施形態の半導体装置の、出力回路とその出力データの立ち上がり位相と立ち下がり位相の差を自動的に低減する回路の概略構成を示す図である。
【図１１】出力回路から出力されるデータとクロックとの関係を示すタイムチャートである。
【符号の説明】
１０、１０Ａ 出力回路
１１、２１ ラッチ回路
１２、１２Ａ、２２、２２Ａ 位相差被調整回路
１３、２３ 出力バッファ回路
１４ 負荷
１５、２８ ディレイ回路
１６ ２分周回路
２０、２０Ａ レプリカ回路
２４ ダミー負荷
２５ ローパスフィルタ
２６ 比較回路
２７ カウンタ
３０、３１ アンドゲート
３２ インバータ
４０〜４３、５１、５２、６０〜６３、６０Ｒ〜６３Ｒ、７２、１３２、９０〜９４、２３２ ＮＭＯＳトランジスタ
４４、４５、５０、７０、７１、８０〜８３、８０Ｒ〜８３Ｒ、９５〜９８、１３１、２３１、２５３ ＰＭＯＳトランジスタ
１１０、２１０ ゲート回路
１１１、１１２、２１１、２１２ レベルシフト＆ラッチ回路
１２１、２２１ 立ち下がり位相可変インバータ
１２２、２２２ 立ち上がり位相可変インバータ
ＤＤ ダミーデータ
ＤＯ 出力データ
ＤＤＯ ダミー出力データ
Ｖｍ 平均電圧
Claims (5)
- 第１クロックに応答してデータ信号を出力し、該データ信号の出力タイミングを制御信号に応答して調整可能な出力回路と、該第１クロックをｎ（ｎは２以上の整数）分周した第２クロックが入力データ信号として供給される、該出力回路のレプリカ回路と、該レプリカ回路の出力が供給されるダミー負荷回路と、該ダミー負荷回路の出力の高レベル期間と低レベル期間が等しくなるように該レプリカ回路に対し該制御信号を供給すると共に、該制御信号を該出力回路に対しても同様に供給する制御回路と、を有することを特徴とする半導体装置。
- 上記制御回路は、
上記ダミー負荷回路の出力を平滑化する平滑化回路と、
上記平滑化回路の出力と参照値とを比較する比較回路と、
該比較回路の比較結果に応じてカウントアップ又はカウントダウンし、カウント値を上記制御信号として出力するアップダウンカウンタと、
を有することを特徴とする請求項１記載の半導体装置。 - 上記出力回路は、上記第１クロックに同期して入力データ信号をラッチするラッチ回路と、該ラッチ回路の出力信号レベルの変化に応答して出力信号レベルが変化し、この変化の応答速度が上記制御信号に応じて変化する位相差被調整回路と、該位相差被調整回路の出力が供給される出力バッファ回路と、を有することを特徴とする請求項１又は２記載の半導体装置。
- 上記出力回路は、入力データ信号レベルの変化に応答して出力信号レベルが変化し、この変化の応答速度が上記制御信号に応じて変化する位相差被調整回路と、該位相差被調整回路の該位相調整データをラッチするラッチ回路と、該ラッチ回路の出力が供給される出力バッファ回路と、を有することを特徴とする請求項１又は２記載の半導体装置。
- 上記位相差被調整回路は、
入力信号を受けるＣＭＯＳインバータと、
該ＣＭＯＳインバータに直列接続され、上記制御信号に応答して制御される可変負荷手段とを有し、
該可変負荷手段は、互いに並列接続された複数のトランジスタを有し、その各々のゲートが該制御信号を受けることを特徴とする請求項３又は４記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30626599A JP4582841B2 (ja) | 1999-10-28 | 1999-10-28 | 半導体装置 |
| US09/696,048 US6339345B1 (en) | 1999-10-28 | 2000-10-26 | Semiconductor device equipped with output circuit adjusting duration of high and low levels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30626599A JP4582841B2 (ja) | 1999-10-28 | 1999-10-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001126482A JP2001126482A (ja) | 2001-05-11 |
| JP4582841B2 true JP4582841B2 (ja) | 2010-11-17 |
Family
ID=17955008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30626599A Expired - Fee Related JP4582841B2 (ja) | 1999-10-28 | 1999-10-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6339345B1 (ja) |
| JP (1) | JP4582841B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531905B1 (en) * | 2001-12-19 | 2003-03-11 | Neoaxiom Corporation | Flip-flop with metastability reduction |
| AU2003269604A1 (en) * | 2003-10-16 | 2005-05-05 | Tyco Projects (Australia) Pty Ltd | Non-linear dummy load for monitored ac loads |
| JP2020009240A (ja) * | 2018-07-10 | 2020-01-16 | ソニー株式会社 | 信号処理回路、信号処理装置及び信号処理方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195656A (ja) * | 1994-10-11 | 1996-07-30 | Symbios Logic Inc | クロック信号発生回路およびクロック信号発生方法 |
| JPH10112182A (ja) * | 1996-08-13 | 1998-04-28 | Fujitsu Ltd | 半導体装置、半導体装置システム及びディジタル遅延回路 |
| JPH10327053A (ja) * | 1997-05-23 | 1998-12-08 | Nec Corp | デューティ制御回路 |
| JPH1127132A (ja) * | 1997-07-01 | 1999-01-29 | Hitachi Ltd | インピーダンスマッチング回路および半導体記憶装置 |
| JPH11243327A (ja) * | 1998-02-25 | 1999-09-07 | Hitachi Ltd | パルスデューティ補正回路 |
| JPH11266150A (ja) * | 1997-12-31 | 1999-09-28 | Samsung Electronics Co Ltd | 半導体装置 |
| JP2001119277A (ja) * | 1999-10-18 | 2001-04-27 | Nec Corp | スルーレート調整可能な出力回路を備えた半導体回路およびその調整方法ならびに自動調整装置 |
| JP2005294947A (ja) * | 2004-03-31 | 2005-10-20 | Nec Corp | 出力バッファ回路および半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254883A (en) * | 1992-04-22 | 1993-10-19 | Rambus, Inc. | Electrical current source circuitry for a bus |
| DE69334054T2 (de) * | 1992-06-15 | 2006-12-07 | Fujitsu Ltd., Kawasaki | Integrierte Halbleiterschaltung mit Eingangs/Ausgangschnittstelle geeignet für niedrige Amplituden |
| JP3745123B2 (ja) * | 1998-08-24 | 2006-02-15 | 三菱電機株式会社 | デューティ比補正回路及びクロック生成回路 |
-
1999
- 1999-10-28 JP JP30626599A patent/JP4582841B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-26 US US09/696,048 patent/US6339345B1/en not_active Expired - Lifetime
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195656A (ja) * | 1994-10-11 | 1996-07-30 | Symbios Logic Inc | クロック信号発生回路およびクロック信号発生方法 |
| JPH10112182A (ja) * | 1996-08-13 | 1998-04-28 | Fujitsu Ltd | 半導体装置、半導体装置システム及びディジタル遅延回路 |
| JPH10327053A (ja) * | 1997-05-23 | 1998-12-08 | Nec Corp | デューティ制御回路 |
| JPH1127132A (ja) * | 1997-07-01 | 1999-01-29 | Hitachi Ltd | インピーダンスマッチング回路および半導体記憶装置 |
| JPH11266150A (ja) * | 1997-12-31 | 1999-09-28 | Samsung Electronics Co Ltd | 半導体装置 |
| JPH11243327A (ja) * | 1998-02-25 | 1999-09-07 | Hitachi Ltd | パルスデューティ補正回路 |
| JP2001119277A (ja) * | 1999-10-18 | 2001-04-27 | Nec Corp | スルーレート調整可能な出力回路を備えた半導体回路およびその調整方法ならびに自動調整装置 |
| JP2005294947A (ja) * | 2004-03-31 | 2005-10-20 | Nec Corp | 出力バッファ回路および半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6339345B1 (en) | 2002-01-15 |
| JP2001126482A (ja) | 2001-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2621993B2 (ja) | フリップフロップ回路 | |
| KR100342454B1 (ko) | 래치회로 | |
| US7233213B2 (en) | Oscillator of semiconductor device | |
| US7203126B2 (en) | Integrated circuit systems and devices having high precision digital delay lines therein | |
| JP3993717B2 (ja) | 半導体集積回路装置 | |
| JP4817348B2 (ja) | 半導体メモリ装置で用いられる遅延固定ループ | |
| US5619170A (en) | PLL timing generator with voltage controlled oscillator | |
| US5087835A (en) | Positive edge triggered synchronized pulse generator | |
| JP2001084763A5 (ja) | ||
| JP2002025259A (ja) | リング遅延とカウンタを利用したレジスタ制御遅延固定ループ | |
| JP2000261315A (ja) | アナログ混用ディジタルｄｌｌ | |
| JP4117977B2 (ja) | 半導体装置 | |
| US6600352B2 (en) | Timing signal generating circuit | |
| JP3786879B2 (ja) | 出力回路 | |
| JP2021129255A (ja) | パルス信号送信回路 | |
| KR100307637B1 (ko) | 부스팅 커패시터를 구비하는 입력버퍼 회로 | |
| US10361692B2 (en) | Duty cycle detector and phase difference detector | |
| KR100668515B1 (ko) | 슬루-레이트가 제어된 오픈-루프 출력 드라이버 | |
| US7528630B2 (en) | High speed flip-flop | |
| KR100416379B1 (ko) | 고속 방전-억제 디 플립플롭 | |
| JP4582841B2 (ja) | 半導体装置 | |
| US5812000A (en) | Pulse signal shaper in a semiconductor integrated circuit | |
| JP3945894B2 (ja) | 半導体装置及び信号入力状態検出回路 | |
| KR100510531B1 (ko) | 동작 전원전압에 둔감한 지연 스테이지 및 이를 구비하는지연회로 | |
| US6346823B1 (en) | Pulse generator for providing pulse signal with constant pulse width |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061024 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090929 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091127 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091215 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100831 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100831 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |