JP2020009240A - 信号処理回路、信号処理装置及び信号処理方法 - Google Patents

信号処理回路、信号処理装置及び信号処理方法 Download PDF

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Akihito Sekiya
彰人 関谷
智宏 松本
Tomohiro Matsumoto
智宏 松本
山岸　弘幸
Hiroyuki Yamagishi
弘幸 山岸
藤波　靖
Yasushi Fujinami
靖 藤波
祐輔 大池
Yusuke Oike
祐輔 大池
亮志 池谷
Ryoji Iketani
亮志 池谷
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Abstract

【課題】消費電力を抑制する。【解決手段】信号処理回路は、第１入力信号が変化する第１タイミングが第２入力信号が変化する第２タイミングよりも先又は同じである場合には、第１出力信号を第１タイミングで出力すると共に、第２出力信号を第２タイミングで出力し、第１タイミングが第２タイミングよりも後である場合には、第１出力信号及び第２出力信号を第２タイミングで出力する。【選択図】図４

Description

本開示は、信号処理回路、信号処理装置及び信号処理方法に関する。
特許文献１には、演算結果の情報を２つの信号の時間差で表す積和演算装置が記載されている。特許文献１記載の積和演算装置は、ニューラルネットワーク回路に利用可能である。ニューラルネットワーク回路では、複数の積和演算回路を夫々含む複数の層が、多層に接続される。そして、１つの層と他の１つの層との間に、各種の信号処理を行う信号処理回路が設けられる。各種の信号処理は、活性化関数演算処理、最大値抽出（Max Pooling）処理が例示される。
上記した各種の信号処理は、ディジタル信号処理回路で行われる。そのため、上記した各種の信号処理を行う前に、時間差で情報を表す２つの信号をディジタル信号に変換する、時間−ディジタル（Time-to-Digital）変換回路が必要である。この時間−ディジタル変換回路は、アナログ−ディジタル（Ａ／Ｄ）変換回路に相当する。更に、上記した各種の信号処理を行った後に、ディジタル信号を、時間差で情報を表す２つの信号に変換する、ディジタル−時間（Digital-to-Time）変換回路が必要である。このディジタル−時間変換回路は、ディジタル−アナログ（Ｄ／Ａ）変換回路に相当する。
国際公開第２０１８／０３４１６３号
しかしながら、時間−ディジタル変換回路及びディジタル−時間変換回路は、消費電力が大きい。
そこで、本開示では、消費電力を抑制することができる信号処理回路、信号処理装置及び信号処理方法を提案する。
本開示によれば、第１入力信号が変化する第１タイミングが第２入力信号が変化する第２タイミングよりも先又は同じである場合には、第１出力信号を前記第１タイミングで出力すると共に、第２出力信号を前記第２タイミングで出力し、前記第１タイミングが前記第２タイミングよりも後である場合には、前記第１出力信号及び前記第２出力信号を前記第２タイミングで出力する。
また、本開示によれば、複数の信号に第１群の係数を夫々乗じた後に加算する第１積和演算を行って第１信号を出力し、前記複数の信号に第２群の係数を夫々乗じた後に加算する第２積和演算を行って第２信号を出力する、積和演算回路と、前記第１信号が変化する第１タイミングが前記第２信号が変化する第２タイミングよりも先又は同じである場合には、第１出力信号を前記第１タイミングで出力すると共に、第２出力信号を前記第２タイミングで出力し、前記第１タイミングが前記第２タイミングよりも後である場合には、前記第１出力信号及び前記第２出力信号を前記第２タイミングで出力する、信号処理回路と、を有する。
本開示によれば、消費電力を抑制することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示の第１の実施形態に係るニューラルネットワーク装置の構成を示す図である。 本開示の第１の実施形態に係るニューラルネットワーク装置の積和演算回路の構成を示す図である。 ＲｅＬＵの入出力特性を示す図である。 本開示の第１の実施形態に係るニューラルネットワーク装置の活性化関数回路の構成を示す図である。 本開示の第１の実施形態に係るニューラルネットワーク装置の活性化関数回路の動作タイミングを示すタイミング図である。 本開示の第１の実施形態に係るニューラルネットワーク装置の活性化関数回路の動作タイミングを示すタイミング図である。 本開示の第１の実施形態に係るニューラルネットワーク装置の活性化関数回路の入力タイミングと出力タイミングとの関係を示す図である。 本開示の第１の実施形態に係るニューラルネットワーク装置の最大値抽出回路の構成を示す図である。 本開示の第１の実施形態に係るニューラルネットワーク装置の最大値抽出回路の動作タイミングを示すタイミング図である。 本開示の第２の実施形態の活性化関数回路の構成を示す図である。 本開示の第３の実施形態の活性化関数回路の構成を示す図である。 本開示の第４の実施形態の活性化関数回路の構成を示す図である。 本開示の第５の実施形態の最大値抽出回路の構成を示す図である。 本開示の第６の実施形態の最大値抽出回路の構成を示す図である。 本開示の第７の実施形態の最大値抽出回路のコンパレータの構成を示す図である。
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
（第１の実施形態）
［第１の実施形態に係るニューラルネットワーク装置の構成］
図１は、本開示の第１の実施形態に係るニューラルネットワーク装置の構成を示す図である。ニューラルネットワーク装置１は、第１層回路２と、第１層間回路３と、第２層回路４と、第２層間回路５と、を含む。
ニューラルネットワーク装置１が、本開示の信号処理装置の一例である。
第１の実施形態では、ニューラルネットワーク装置１は、第１層回路２と、第２層回路４と、の２つの層を含むこととしたが、本開示はこれに限定されない。ニューラルネットワーク装置１は、３つ以上の層を含むこととしても良い。また、ニューラルネットワーク装置１は、半導体チップ（ダイ）上に形成されても良い。
第１層回路２は、複数の入力信号ｘｉ（ｉは１からＮまでの自然数、Ｎは２以上の自然数）に積和演算を行って、演算結果を表す信号を第１層間回路３に出力する。第１層間回路３は、第１層回路２の出力信号に後述する処理を行って、処理結果を表す信号を第２層回路４に出力する。第２層回路４は、第１層間回路３の出力信号に積和演算を行って、処理結果を表す信号を第２層間回路５に出力する。第２層間回路５は、第２層回路４の出力信号に後述する処理を行って、処理結果を表す信号を後段の回路に出力する。
第１層回路２は、複数の積和演算回路１１を含む。第１層間回路３は、複数の活性化関数回路１２と、複数の最大値抽出回路１３と、を含む。第２層回路４は、複数の積和演算回路１１を含む。第２層間回路５は、複数の活性化関数回路１２と、複数の最大値抽出回路１３と、を含む。
活性化関数回路１２が、本開示の信号処理回路の一例である。最大値抽出回路１３が、本開示の第２信号処理回路の一例である。積和演算回路１１が、本開示の積和演算回路の一例である。
［積和演算回路の構成及び動作］
図２は、本開示の第１の実施形態に係るニューラルネットワーク装置の積和演算回路の構成を示す図である。積和演算回路１１は、第１積和演算回路１１ｐと、第２積和演算回路１１ｍと、を含む。
積和演算回路１１は、第１積和演算回路１１ｐの出力信号である、正の絶対値の信号ｔｖｉｎ ＋と、第２積和演算回路１１ｍの出力信号である、負の絶対値の信号ｔｖｉｎ −と、の間の時間差で演算結果の情報を表す、時間軸積和演算回路である。
第１積和演算回路１１ｐは、一端が基準電位に電気的に接続されたコンデンサＣｐを含む。基準電位は、接地電位が例示されるが、本開示はこれに限定されない。また、コンデンサＣｐは、他の蓄電素子、例えば、ＭＯＳトランジスタのゲート容量であっても良い。
第１積和演算回路１１ｐは、抵抗Ｒｐ０を含む。また、第１積和演算回路１１ｐは、アノードが抵抗Ｒｐ０の一端に電気的に接続され、カソードがコンデンサＣｐの他端に電気的に接続された、逆流防止のためのダイオードＤを含む。抵抗Ｒｐ０の他端には、バイアス電圧ＢＴｐが入力される。従って、バイアス電圧ＢＴｐと抵抗Ｒｐ０の抵抗値とに応じた電流が、コンデンサＣｐに供給される。
第１積和演算回路１１ｐは、複数の抵抗Ｒｐｉ（ｉは１からＮまでの自然数、Ｎは２以上の自然数）を含む。また、第１積和演算回路１１ｐは、アノードが抵抗Ｒｐｉの一端に夫々電気的に接続され、カソードがコンデンサＣｐの他端に電気的に接続された、逆流防止のための複数のダイオードＤを含む。抵抗Ｒｐｉの他端には、入力信号ｘｉが入力される。従って、入力信号ｘｉの電圧と抵抗Ｒｐｉの抵抗値とに応じた電流が、コンデンサＣｐに供給され、コンデンサＣｐの電圧が上昇する。入力信号ｘｉは、パルス幅変調信号であっても良い。
従って、第１積和演算回路１１ｐは、次の式（１）の積和演算を行うことになる。式（１）において、ｗｉは、重み付け係数であり、抵抗Ｒｐｉの抵抗値（より詳しくは、抵抗値の逆数）で定まる。第１積和演算回路１１ｐでは、ｗｉは、正の荷重を表す係数である。
Figure 2020009240
抵抗Ｒｐｉの抵抗値は、切り替え可能であっても良いし、変更可能であっても良い。
第１積和演算回路１１ｐは、コンパレータＣＭＰｐを含む。コンパレータＣＭＰｐは、コンデンサＣｐの電圧が閾値電圧Ｖｔｈより小さい場合には、ローレベルの信号ｔｖｉｎ ＋を出力する。コンパレータＣＭＰｐは、コンデンサＣｐの電圧が閾値電圧Ｖｔｈ以上の場合には、ハイレベルの信号ｔｖｉｎ ＋を出力する。
積和演算結果が大きいほど、コンデンサＣｐの電圧が早く上昇するので、第１積和演算回路１１ｐがハイレベルの信号ｔｖｉｎ ＋を出力するタイミングが早くなる。積和演算結果が小さいほど、コンデンサＣｐの電圧がゆっくり上昇するので、第１積和演算回路１１ｐがハイレベルの信号ｔｖｉｎ ＋を出力するタイミングが遅くなる。
第２積和演算回路１１ｍは、一端が基準電位に電気的に接続されたコンデンサＣｍを含む。コンデンサＣｍは、他の蓄電素子、例えば、ＭＯＳトランジスタのゲート容量であっても良い。
第２積和演算回路１１ｍは、抵抗Ｒｍ０を含む。また、第２積和演算回路１１ｍは、アノードが抵抗Ｒｍ０の一端に電気的に接続され、カソードがコンデンサＣｍの他端に電気的に接続された、逆流防止のためのダイオードＤを含む。抵抗Ｒｍ０の他端には、バイアス電圧ＢＴｍが入力される。従って、バイアス電圧ＢＴｍと抵抗Ｒｍ０の抵抗値とに応じた電流が、コンデンサＣｍに供給される。
第２積和演算回路１１ｍは、複数の抵抗Ｒｍｉ（ｉは１からＮまでの自然数、Ｎは２以上の自然数）を含む。また、第２積和演算回路１１ｍは、アノードが抵抗Ｒｍｉの一端に夫々電気的に接続され、カソードがコンデンサＣｍの他端に電気的に接続された、逆流防止のための複数のダイオードＤを含む。抵抗Ｒｍｉの他端には、入力信号ｘｉが入力される。従って、入力信号ｘｉの電圧と抵抗Ｒｍｉの抵抗値とに応じた電流が、コンデンサＣｍに供給され、コンデンサＣｍの電圧が上昇する。
従って、第２積和演算回路１１ｍは、上記した式（１）の積和演算を行うことになる。第２積和演算回路１１ｍでは、ｗｉは、負の荷重の絶対値を表す係数である。
抵抗Ｒｍｉの抵抗値は、切り替え可能であっても良いし、変更可能であっても良い。
第２積和演算回路１１ｍは、コンパレータＣＭＰｍを含む。コンパレータＣＭＰｍは、コンデンサＣｍの電圧が閾値電圧Ｖｔｈより小さい場合には、ローレベルの信号ｔｖｉｎ −を出力する。コンパレータＣＭＰｍは、コンデンサＣｍの電圧が閾値電圧Ｖｔｈ以上の場合には、ハイレベルの信号ｔｖｉｎ −を出力する。
積和演算結果が大きいほど、コンデンサＣｍの電圧が早く上昇するので、第２積和演算回路１１ｍがハイレベルの信号ｔｖｉｎ −を出力するタイミングが早くなる。積和演算結果が小さいほど、コンデンサＣｍの電圧がゆっくり上昇するので、第２積和演算回路１１ｍがハイレベルの信号ｔｖｉｎ −を出力するタイミングが遅くなる。
積和演算回路１１は、信号ｔｖｉｎ ＋と、信号ｔｖｉｎ −と、の間の時間差で演算結果の情報を表す。
［活性化関数回路の構成及び動作］
活性化関数回路１２は、積和演算回路１１の出力信号である信号ｔｖｉｎ ＋及びｔｖｉｎ −に非線形関数演算を行う回路である。第１の実施形態では、非線形関数は、ＲｅＬＵ（Rectified Linear Unit）とする。ＲｅＬＵは、次の式（２）で表される。ＲｅＬＵは、ランプ関数とも呼ばれることがある。
Figure 2020009240
図３は、ＲｅＬＵの入出力特性を示す図である。図３のグラフ１０１に示すように、入力値が０より小さい場合には、出力値は０になる。入力値が０以上である場合には、出力値は入力値と同じになる。
図４は、本開示の第１の実施形態に係るニューラルネットワーク装置の活性化関数回路の構成を示す図である。活性化関数回路１２は、論理回路を含む。
論理回路は、組み合わせ回路と、順序回路と、に大別される。組み合わせ回路は、現在の出力信号が、現在の入力信号にだけ依存し、過去の入力信号に依存しない回路である。組み合わせ回路は、論理和回路（ＯＲゲート回路）、論理積回路（ＡＮＤゲート回路）等が例示される。順序回路は、現在の出力信号が、現在の入力信号と、過去の入力信号と、に依存する回路である。順序回路は、Ｄ型フリップフロップ、ＲＳ型フリップフロップ等が例示される。
図４に示すように、活性化関数回路１２は、組み合わせ回路である論理和回路（ＯＲゲート回路）２１を含む。
論理和回路２１が、本開示の第１論理回路の一例である。
論理和回路２１は、信号ｔｖｉｎ ＋と、信号ｔｖｉｎ −と、に論理和演算を行い、論理和演算の結果である信号ｔｖｏｕｔ ＋を出力する。
活性化関数回路１２は、信号ｔｖｉｎ −を、そのまま信号ｔｖｏｕｔ −として出力する。
図５は、本開示の第１の実施形態に係るニューラルネットワーク装置の活性化関数回路の動作タイミングを示すタイミング図である。詳しくは、図５は、信号ｔｖｉｎ ＋の立ち上がりのタイミングが信号ｔｖｉｎ −の立ち上がりのタイミングより早い場合の、活性化関数回路１２の動作タイミングを示す図である。
信号ｔｖｉｎ ＋は、タイミングｔ１でローレベルからハイレベルに立ち上がる。タイミングｔ１と、予め定められたタイミングＴと、の間の時間１０２が、第１積和演算回路１１ｐ（図２参照）の演算結果である、正の絶対値に対応する。
信号ｔｖｉｎ −は、タイミングｔ１よりも後のタイミングｔ２で、ローレベルからハイレベルに立ち上がる。タイミングｔ２と、予め定められたタイミングＴと、の間の時間１０３が、第２積和演算回路１１ｍ（図２参照）の演算結果である、負の絶対値に対応する。
そして、積和演算回路１１は、タイミングｔ１と、タイミングｔ２と、の間の時間差１０４（正の時間差）で、積和演算結果の情報を表す。
論理和回路２１は、タイミングｔ１において、信号ｔｖｉｎ ＋がハイレベルになるので、ハイレベルの信号ｔｖｏｕｔ ＋を出力する。
活性化関数回路１２は、タイミングｔ２において、信号ｔｖｉｎ −がハイレベルになるので、ハイレベルの信号ｔｖｏｕｔ −を出力する。
従って、信号ｔｖｏｕｔ ＋と、信号ｔｖｏｕｔ −と、の間の時間差１０５は、信号ｔｖｉｎ ＋と、信号ｔｖｉｎ −と、の間の時間差１０４と同じになる。
図６は、本開示の第１の実施形態に係るニューラルネットワーク装置の活性化関数回路の動作タイミングを示すタイミング図である。詳しくは、図６は、信号ｔｖｉｎ ＋の立ち上がりのタイミングが信号ｔｖｉｎ −の立ち上がりのタイミングより遅い場合の、活性化関数回路１２の動作タイミングを示す図である。
信号ｔｖｉｎ −は、タイミングｔ１１でローレベルからハイレベルに立ち上がる。タイミングｔ１１と、予め定められたタイミングＴと、の間の時間１０７が、第２積和演算回路１１ｍの演算結果に対応する。
信号ｔｖｉｎ ＋は、タイミングｔ１１よりも後のタイミングｔ１２で、ローレベルからハイレベルに立ち上がる。タイミングｔ１２と、予め定められたタイミングＴと、の間の時間１０６が、第１積和演算回路１１ｐの演算結果に対応する。
そして、積和演算回路１１は、タイミングｔ１１と、タイミングｔ１２と、の間の時間差１０８（負の時間差）で、積和演算結果の情報を表す。
論理和回路２１は、タイミングｔ１１において、信号ｔｖｉｎ −がハイレベルになるので、ハイレベルの信号ｔｖｏｕｔ ＋を出力する。
活性化関数回路１２は、タイミングｔ１１において、信号ｔｖｉｎ −がハイレベルになるので、ハイレベルの信号ｔｖｏｕｔ −を出力する。
従って、信号ｔｖｏｕｔ ＋と、信号ｔｖｏｕｔ −と、は、同じタイミングで出力される。
図７は、本開示の第１の実施形態に係るニューラルネットワーク装置の活性化関数回路の入力タイミングと出力タイミングとの関係を示す図である。
信号ｔｖｉｎ ＋の立ち上がりのタイミングが信号ｔｖｉｎ −の立ち上がりのタイミングより先又は同じである場合には、信号ｔｖｏｕｔ ＋の立ち上がりのタイミングは、信号ｔｖｉｎ ＋の立ち上がりのタイミングよりも遅延時間αだけ後になる。ここで、遅延時間αは、活性化関数回路１２の伝搬遅延時間である。また、信号ｔｖｏｕｔ −の立ち上がりのタイミングは、信号ｔｖｉｎ −の立ち上がりのタイミングよりも遅延時間αだけ後になる。
信号ｔｖｉｎ ＋の立ち上がりのタイミングが信号ｔｖｉｎ −の立ち上がりのタイミングより後である場合には、信号ｔｖｏｕｔ ＋の立ち上がりのタイミングは、信号ｔｖｉｎ −の立ち上がりのタイミングよりも遅延時間αだけ後になる。同様に、信号ｔｖｏｕｔ −の立ち上がりのタイミングは、信号ｔｖｉｎ −の立ち上がりのタイミングよりも遅延時間αだけ後になる。
以上のように、活性化関数回路１２は、時間−ディジタル変換回路を必要とすることなく、活性化関数処理を行うことができる。また、活性化関数回路１２は、ディジタル−時間変換回路を必要とすることなく、後段の回路に活性化関数演算結果の信号を出力できる。このように、活性化関数回路１２は、時間−ディジタル変換回路及びディジタル−時間変換回路を不要にすることができる。従って、活性化関数回路１２は、時間−ディジタル変換回路及びディジタル−時間変換回路が消費する分の消費電力を抑制することができる。
また、活性化関数回路１２は、時間−ディジタル変換回路及びディジタル−時間変換回路を不要にすることができる。従って、活性化関数回路１２は、ニューラルネットワーク装置１の回路を、時間−ディジタル変換回路及びディジタル−時間変換回路の分だけ、小型化することができる。
また、活性化関数回路１２は、組み合わせ回路（第１の実施形態では論理和回路２１）で実現できる。従って、活性化関数回路１２は、時間−ディジタル変換の後にディジタル信号処理回路によって非線形関数処理を実現する場合と比較して、回路を小型化できると共に、消費電力を抑制できる。
また、活性化関数回路１２は、消費電力を抑制し、回路を小型化できる。従って、活性化関数回路１２は、ニューラルネットワーク装置１をより多層化することを可能とすることができる。
［最大値抽出回路の構成及び動作］
最大値抽出回路１３は、２つの活性化関数回路１２の出力信号の内の大きい方を抽出して出力する、Max Pooling処理を行う回路である。
図８は、本開示の第１の実施形態に係るニューラルネットワーク装置の最大値抽出回路の構成を示す図である。
最大値抽出回路１３は、２つの第１回路４１−１及び４１−２と、第２回路４２と、を含む。
一方の第１回路４１−１は、第１入力信号である信号Ｓ２が変化する第１タイミングと、第２入力信号である信号Ｓ３が変化する第２タイミングと、の間の時間長を表す第１時間長信号である信号Ｓ４を出力する、第１時間長信号出力回路５１を含む。
また、第１回路４１−１は、イネーブル制御信号である信号Ｓ１に基づくタイミングで、信号Ｓ４を、第２時間長信号である信号Ｓ６として出力する、第２時間長信号出力回路５２を含む。
信号Ｓ２及びＳ３は、１つの活性化関数回路１２の出力信号である、信号ｔｖｏｕｔ ＋及びｔｖｏｕｔ −である。
第１時間長信号出力回路５１は、信号Ｓ２と信号Ｓ３とに排他的論理和演算を行う組み合わせ回路である、排他的論理和回路（ＸＯＲゲート回路）である。
第２時間長信号出力回路５２は、信号Ｓ４に基づいてコンデンサ６２に電荷をチャージし、イネーブル制御信号である信号Ｓ１に基づいてコンデンサ６２をディスチャージする、充放電回路５３を含む。
充放電回路５３は、リファレンス電位Ｖｒｅｆを出力する第１定電圧源６１を含む。また、充放電回路５３は、一端が第１定電圧源６１に電気的に接続され、他端がノードＮに電気的に接続されたコンデンサ６２を含む。
また、充放電回路５３は、高電位側の電源電位ＶＤＤに一端が電気的に接続された第１定電流源６４を含む。また、充放電回路５３は、入出力経路が第１定電流源６４の他端とノードＮとの間に接続され、制御端子に信号Ｓ４が供給される第１スイッチ６５を含む。
また、充放電回路５３は、基準電位に一端が接続された、第２定電流源６６を含む。また、充放電回路５３は、入出力経路が、ノードＮと第２定電流源６６の他端との間に接続され、制御端子に信号Ｓ１が供給される、第２スイッチ６７を含む。
また、充放電回路５３は、入出力経路がコンデンサ６２の両端に接続され、制御端子にリセット信号である信号Ｓ０が供給される第３スイッチ６３を含む。
第２時間長信号出力回路５２は、リファレンス電位Ｖｒｅｆを出力する第２定電圧源６８に反転入力端子が電気的に接続され、ノードＮに非反転入力端子が電気的に接続されたコンパレータ６９を含む。
コンパレータ６９は、信号Ｓ５とリファレンス電位Ｖｒｅｆとを比較し、信号Ｓ５がリファレンス電位Ｖｒｅｆ以上の期間に、ハイレベルの信号Ｓ６を出力する。
他方の第１回路４１−２は、第１入力信号である信号Ｓ７が変化する第１タイミングと、第２入力信号である信号Ｓ８が変化する第２タイミングと、の間の時間長を表す第１時間長信号である信号Ｓ９を出力する、第１時間長信号出力回路５１を含む。
また、第１回路４１−２は、信号Ｓ１に基づくタイミングで、信号Ｓ９を第２時間長信号である信号Ｓ１１として出力する、第２時間長信号出力回路５２を含む。
信号Ｓ７及びＳ８は、他の１つの活性化関数回路１２の出力信号である、信号ｔｖｏｕｔ ＋及びｔｖｏｕｔ −である。
第１回路４１−２の回路構成は、第１回路４１−１の回路構成と同様であるので、説明を省略する。
第２回路４２は、信号Ｓ６と信号Ｓ１１とに論理和演算を行う組み合わせ回路である論理和回路（ＯＲゲート回路）７１を含む。
また、第２回路４２は、論理和回路７１の出力信号である信号Ｓ１２の立ち上がりエッジで、ハイレベル（電源電位ＶＤＤ）を保持して信号Ｓ１３を出力する順序回路であるＤ型の第１フリップフロップ７２を含む。
また、第２回路４２は、信号Ｓ１２を反転する組み合わせ回路である反転回路（ＮＯＴゲート回路）７３を含む。また、第２回路４２は、反転回路７３の出力信号の立ち上がりエッジで、ハイレベルを保持して信号Ｓ１４を出力する順序回路であるＤ型の第２フリップフロップ７４を含む。
なお、第１の実施形態では、第２回路４２は、２つの第１回路４１−１及び４１−２の出力信号の内の大きい方を抽出して出力することとしたが、本開示はこれに限定されない。第２回路４２は、３つ以上の第１回路の出力信号の内の一番大きい信号を抽出して出力することとしても良い。例えば、論理和回路７１を３入力の論理和回路とし、論理和回路７１の３つの入力に、３つの第１回路を電気的に接続しても良い。
図９は、本開示の第１の実施形態に係るニューラルネットワーク装置の最大値抽出回路の動作タイミングを示すタイミング図である。
タイミング０から予め定められたタイミングＴまでの期間が、リセット期間である。タイミングｔ１１からタイミングｔ１２までの間、リセット信号である信号Ｓ０がハイレベルになる。
タイミングｔ１１において、信号Ｓ０がハイレベルになると、第１回路４１−１内の第３スイッチ６３がオン状態になるので、コンデンサ６２の両端が短絡される。従って、ノードＮの電位である信号Ｓ５は、リファレンス電位Ｖｒｅｆになる。
同様に、第１回路４１−２内の第３スイッチ６３がオン状態になるので、コンデンサ６２の両端が短絡される。従って、ノードＮの電位である信号Ｓ１０は、リファレンス電位Ｖｒｅｆになる。
タイミングＴから予め定められたタイミング２Ｔまでの期間が、チャージ期間である。
タイミングｔ１３において、第１回路４１−２の第１入力信号である信号Ｓ７がハイレベルになる。信号Ｓ７がハイレベルになるので、排他的論理和回路である第１時間長信号出力回路５１は、ハイレベルの信号Ｓ９を出力する。信号Ｓ９がハイレベルになるので、第１スイッチ６５は、オン状態になる。第１スイッチ６５がオン状態になるので、第１定電流源６４は、コンデンサ６２をチャージする。従って、ノードＮの電位である信号Ｓ１０は、直線状に上昇する。
タイミングｔ１４において、第１回路４１−１の第１入力信号である信号Ｓ２がハイレベルになる。信号Ｓ２がハイレベルになるので、排他的論理和回路である第１時間長信号出力回路５１は、ハイレベルの信号Ｓ４を出力する。信号Ｓ４がハイレベルになるので、第１スイッチ６５は、オン状態になる。第１スイッチ６５がオン状態になるので、第１定電流源６４は、コンデンサ６２をチャージする。従って、ノードＮの電位である信号Ｓ５は、直線状に上昇する。
タイミングｔ１５において、第１回路４１−１の第２入力信号である信号Ｓ３がハイレベルになる。信号Ｓ３がハイレベルになるので、排他的論理和回路である第１時間長信号出力回路５１は、ローレベルの信号Ｓ４を出力する。信号Ｓ４がローレベルになるので、第１スイッチ６５は、オフ状態になる。第１スイッチ６５がオフ状態になるので、コンデンサ６２は、チャージされない。従って、ノードＮの電位である信号Ｓ５は、上昇を停止し、一定になる。
ここで、第１定電流源６４の電流値をIcharge、コンデンサ６２の静電容量値をC、タイミングｔ１４からタイミングｔ１５までの時間長をΔTchargeとすると、コンデンサ６２の電圧Vcは、次の式（３）で表される。
Vc=(Icharge/C)*ΔTcharge+Vref ・・・（３）
タイミングｔ１６において、第１回路４１−２の第２入力信号である信号Ｓ８がハイレベルになる。信号Ｓ８がハイレベルになるので、排他的論理和回路である第１時間長信号出力回路５１は、ローレベルの信号Ｓ９を出力する。信号Ｓ９がローレベルになるので、第１スイッチ６５は、オフ状態になる。第１スイッチ６５がオフ状態になるので、コンデンサ６２は、チャージされない。従って、ノードＮの電位である信号Ｓ１０は、上昇を停止し、一定になる。
このとき、第１回路４１−２のコンデンサ６２の電圧Vcは、上記した式（３）で表される。
タイミング２Ｔから予め定められたタイミング３Ｔまでの期間が、出力期間である。
タイミング２Ｔにおいて、イネーブル制御信号である信号Ｓ１が、ハイレベルになる。
第１回路４１−１では、信号Ｓ１がハイレベルになるので、第２スイッチ６７は、オン状態になる。第２スイッチ６７がオン状態になるので、第２定電流源６６は、コンデンサ６２をディスチャージする。従って、ノードＮの電位である信号Ｓ５は、直線状に下降する。タイミング２Ｔにおいて、信号Ｓ５の電位は、上記した式（３）により、リファレンス電位Ｖｒｅｆよりも高い。従って、コンパレータ６９は、ハイレベルの信号Ｓ６を出力する。
同様に、第１回路４１−２では、信号Ｓ１がハイレベルになるので、第２スイッチ６７は、オン状態になる。第２スイッチ６７がオン状態になるので、第２定電流源６６は、コンデンサ６２をディスチャージする。従って、ノードＮの電位である信号Ｓ１０は、直線状に下降する。タイミング２Ｔにおいて、信号Ｓ１０の電位は、上記した式（３）により、リファレンス電位Ｖｒｅｆよりも高い。従って、コンパレータ６９は、ハイレベルの信号Ｓ１１を出力する。
第２回路４２では、信号Ｓ６及び信号Ｓ１１がハイレベルになるので、論理和回路７１は、ハイレベルの信号Ｓ１２を出力する。信号Ｓ１２がハイレベルになるので、第１フリップフロップ７２は、予め定められた電位（ここでは、電源電位ＶＤＤ）であるハイレベルを保持し、ハイレベルの信号Ｓ１３を出力する。
タイミングｔ１７において、第１回路４１−１のノードＮの電位である信号Ｓ５は、リファレンス電位Ｖｒｅｆよりも低くなる。従って、コンパレータ６９は、ローレベルの信号Ｓ６を出力する。
ここで、第２定電流源６６の電流値をIdischargeとすると、タイミング２Ｔからタイミングｔ１７までの時間長ΔTdischargeは、次の式（４）で表される。
ΔTdischarge
=(Vc-Vref)/(Idischarge/C)
=(Icharge/Idischarge)*ΔTcharge ・・・（４）
従って、時間長ΔTdischargeは、時間長ΔTchargeに正比例する。つまり、ディスチャージ時間は、チャージ時間に正比例する。
Idischrage=Ichargeとすれば、充放電回路５３は、時間長ΔTdischargeを時間長ΔTchargeと同じにできる。つまり、充放電回路５３は、ディスチャージ時間をチャージ時間と同じにできる。
Idischrage<Ichargeとすれば、充放電回路５３は、時間長ΔTdischargeを時間長ΔTchargeよりも長くすることができる。つまり、充放電回路５３は、ディスチャージ時間をチャージ時間よりも長くできる。これにより、充放電回路５３は、入力の時間情報に対する増幅機能も実現することができる。
タイミングｔ１８において、第１回路４１−２のノードＮの電位である信号Ｓ１０は、リファレンス電位Ｖｒｅｆよりも低くなる。従って、コンパレータ６９は、ローレベルの信号Ｓ１１を出力する。
このとき、タイミング２Ｔからタイミングｔ１８までの時間長ΔTdischargeは、上記した式（４）で表される。
第２回路４２では、信号Ｓ６及び信号Ｓ１１がローレベルになるので、論理和回路７１は、ローレベルの信号Ｓ１２を出力する。
論理和回路７１は、信号Ｓ６の立ち上がりエッジのタイミングと、信号Ｓ１１の立ち上がりエッジのタイミングと、が揃っていることから、信号Ｓ６と信号Ｓ１１との論理和により、信号Ｓ１１と同じ時間長の信号Ｓ１２を出力することができる。
反転回路７３は、信号Ｓ１２がローレベルになるので、ハイレベルの信号を出力する。第２フリップフロップ７４は、予め定められた電位（ここでは、電源電位ＶＤＤ）であるハイレベルを保持し、ハイレベルの信号Ｓ１４を出力する。
なお、第２回路４２は、次の層への信号が、差動信号（信号Ｓ１３と信号Ｓ１４）ではなく、パルス信号（信号Ｓ１２）で良い場合には、第１フリップフロップ２４、反転回路７３、及び、第２フリップフロップ２５を省くことができる。
以上のように、最大値抽出回路１３は、１つの活性化関数回路１２の出力信号である信号Ｓ２及び信号Ｓ３と、他の１つの活性化関数回路１２の出力信号である信号Ｓ７及び信号Ｓ８と、の内の大きい方である信号Ｓ７及び信号Ｓ８を抽出する。そして、最大値抽出回路１３は、抽出した方の信号Ｓ７と信号Ｓ８との間の時間差と同じ時間差を有する信号Ｓ１３及び信号Ｓ１４を出力する。これにより、最大値抽出回路１３は、Max Pooling処理を実現することができる。
最大値抽出回路１３は、時間−ディジタル変換回路を必要とすることなく、Max Pooling処理を行うことができる。また、最大値抽出回路１３は、ディジタル−時間変換回路を必要とすることなく、後段の回路に最大値抽出結果の信号を出力できる。このように、最大値抽出回路１３は、時間−ディジタル変換回路及びディジタル−時間変換回路を不要にすることができる。従って、最大値抽出回路１３は、時間−ディジタル変換回路及びディジタル−時間変換回路が消費する分の消費電力を抑制することができる。
また、最大値抽出回路１３は、時間−ディジタル変換回路及びディジタル−時間変換回路を不要にすることができる。従って、最大値抽出回路１３は、ニューラルネットワーク装置１の回路を、時間−ディジタル変換回路及びディジタル−時間変換回路の分だけ、小型化することができる。
また、最大値抽出回路１３は、消費電力を抑制し、回路を小型化できる。従って、最大値抽出回路１３は、ニューラルネットワーク装置１をより多層化することを可能とすることができる。
また、最大値抽出回路１３は、Idischrage<Ichargeに調整すれば、時間長ΔTdischargeを時間長ΔTchargeよりも長くすることができる。つまり、最大値抽出回路１３は、ディスチャージ時間をチャージ時間よりも長くできる。これにより、最大値抽出回路１３は、入力の時間情報を増幅することもできる。
［まとめ］
以上説明したように、活性化関数回路１２は、時間−ディジタル変換回路を必要とすることなく、活性化関数処理を行うことができる。また、活性化関数回路１２は、ディジタル−時間変換回路を必要とすることなく、後段の回路に活性化関数演算結果の信号を出力できる。このように、活性化関数回路１２は、時間−ディジタル変換回路及びディジタル−時間変換回路を不要にすることができる。従って、活性化関数回路１２は、時間−ディジタル変換回路及びディジタル−時間変換回路が消費する分の消費電力を抑制することができる。
また、活性化関数回路１２は、時間−ディジタル変換回路及びディジタル−時間変換回路を不要にすることができる。従って、活性化関数回路１２は、ニューラルネットワーク装置１の回路を、時間−ディジタル変換回路及びディジタル−時間変換回路の分だけ、小型化することができる。
また、活性化関数回路１２は、組み合わせ回路（第１の実施形態では論理和回路２１）で実現できる。従って、活性化関数回路１２は、時間−ディジタル変換の後にディジタル信号処理によって非線形関数処理を実現する場合と比較して、回路を小型化できると共に、消費電力を抑制できる。
また、活性化関数回路１２は、消費電力を抑制し、回路を小型化できる。従って、活性化関数回路１２は、ニューラルネットワーク装置１をより多層化することを可能とすることができる。
（第２の実施形態）
図１０は、本開示の第２の実施形態の活性化関数回路の構成を示す図である。
活性化関数回路１２Ａは、第１の実施形態の活性化関数回路１２（図４参照）と比較して、論理和回路（ＯＲゲート回路）２２を更に含む。
論理和回路２２が、本開示の第２論理回路の一例である。
論理和回路２２は、信号ｔｖｉｎ −と、信号ｔｖｉｎ −と、に論理和演算を行い、論理和演算の結果である信号ｔｖｏｕｔ −を出力する。信号ｔｖｉｎ −と、信号ｔｖｉｎ −と、の論理和は、信号ｔｖｉｎ −と同じである。
活性化関数回路１２Ａでは、信号ｔｖｏｕｔ ＋の遅延時間は、論理和回路２１の遅延時間であり、信号ｔｖｏｕｔ −の遅延時間は、論理和回路２２の遅延時間である。ここで、論理和回路２１の遅延時間と論理和回路２２の遅延時間とは、同じである。
従って、活性化関数回路１２Ａは、信号ｔｖｏｕｔ ＋の遅延時間と、信号ｔｖｏｕｔ −の遅延時間と、の間の差を抑制することができる。
なお、活性化関数回路１２Ａが、論理和回路２２に代えて、他の組み合わせ回路、例えばバッファ回路を含むこととしても良い。但し、論理和回路２１の遅延時間との間の差を抑制するという観点から、活性化関数回路１２Ａは、論理和回路２１の遅延時間と同じ遅延時間を有する論理和回路２２を含むことが好適である。
（第３の実施形態）
図１１は、本開示の第３の実施形態の活性化関数回路の構成を示す図である。
活性化関数回路１２Ｂは、第１の実施形態の活性化関数回路１２（図４参照）と比較して、組み合わせ回路２３と、第１フリップフロップ２４と、第２フリップフロップ２５と、を更に含む。
組み合わせ回路２３が、本開示の第３論理回路の一例である。第１フリップフロップ２４が、本開示の第１順序回路の一例である。第２フリップフロップ２５が、本開示の第２順序回路の一例である。
組み合わせ回路２３は、複数のバッファ回路（遅延回路）が多段接続された第１バッファ回路群２６と、複数のバッファ回路（遅延回路）が多段接続された第２バッファ回路群２７と、排他的論理和回路２８と、を含む。
第１バッファ回路群２６は、論理和回路２１の出力信号を遅延させて、排他的論理和回路２８の一方の入力端子に出力する。第２バッファ回路群２７は、信号ｔｖｉｎ −を遅延させて、排他的論理和回路２８の他方の入力端子に出力する。
Ｄ型の第１フリップフロップ２４は、組み合わせ回路２３の出力信号Ｓの立ち上がりエッジ及び立ち下がりエッジで、論理和回路２１の出力信号を保持し、信号ｔｖｏｕｔ ＋を出力する。
Ｄ型の第２フリップフロップ２５は、組み合わせ回路２３の出力信号Ｓの立ち上がりエッジ及び立ち下がりエッジで、信号ｔｖｉｎ −を保持し、信号ｔｖｏｕｔ −を出力する。
組み合わせ回路２３は、第１フリップフロップ２４及び第２フリップフロップ２５のセットアップ時間を確保するために、第１バッファ回路群２６と、第２バッファ回路群２７と、を含む。
第１バッファ回路群２６が論理和回路２１の出力信号を遅延させ、第２バッファ回路群２７が信号ｔｖｉｎ −を遅延させる。従って、排他的論理和回路２８の出力信号Ｓは、論理和回路２１の出力信号及び信号ｔｖｉｎ −よりも遅いタイミングで、第１フリップフロップ２４及び第２フリップフロップ２５に入力される。
これにより、第１フリップフロップ２４は、セットアップ時間が確保されるので、論理和回路２１の出力信号を確実に保持することができる。同様に、第２フリップフロップ２５は、セットアップ時間が確保されるので、信号ｔｖｉｎ −を確実に保持することができる。
なお、信号ｔｖｉｎ ＋が論理和回路２１を通過して第１フリップフロップ２４に入力されるのに対して、信号ｔｖｉｎ −は、論理回路を通過しないで第２フリップフロップ２５に入力される。従って、第２バッファ回路群２７のバッファ回路の個数は、第１バッファ回路群２６のバッファ回路の個数よりも、多いことが好ましい。一例として、第１バッファ回路群２６が３個のバッファ回路を含み、第２バッファ回路群２７が４個のバッファ回路を含むことが、示される。
活性化関数回路１２Ｂでは、第１フリップフロップ２４が、論理和回路２１の出力信号を保持し、信号ｔｖｏｕｔ ＋を出力する。また、第２フリップフロップ２５が、信号ｔｖｉｎ −を保持し、信号ｔｖｏｕｔ −を出力する。従って、第１フリップフロップ２４が論理和回路２１の出力信号を保持し且つ第２フリップフロップ２５が信号ｔｖｉｎ −を保持した後では、前段の積和演算回路１１（図２参照）は、信号ｔｖｉｎ ＋及び信号ｔｖｉｎ −の出力を停止しても良い。これにより、前段の積和演算回路１１は、次の積和演算を開始することができる。
これにより、活性化関数回路１２Ｂは、ニューラル演算の高速化を実現することができる。
（第４の実施形態）
図１２は、本開示の第４の実施形態の活性化関数回路の構成を示す図である。
活性化関数回路１２Ｃは、第３の実施形態の活性化関数回路１２Ｂ（図１１参照）と比較して、論理和回路２２（第２の実施形態の図１０参照）を更に含む。活性化関数回路１２Ｃは、第３の実施形態の活性化関数回路１２Ｂと比較して、組み合わせ回路２３に代えて、組み合わせ回路２３Ａを含む。
組み合わせ回路２３Ａは、第３の実施形態の組み合わせ回路２３（図１１参照）と比較して、第２バッファ回路群２７に代えて、第２バッファ回路群２７Ａを含む。
活性化関数回路１２Ｃでは、信号ｔｖｉｎ ＋が論理和回路２１を通過して第１フリップフロップ２４に入力され、信号ｔｖｉｎ −が論理和回路２２を通過して第２フリップフロップ２５に入力される。
従って、第２バッファ回路群２７Ａのバッファ回路の個数は、第１バッファ回路群２６のバッファ回路の個数と同じであることが好ましい。一例として、第１バッファ回路群２６が３個のバッファ回路を含み、第２バッファ回路群２７Ａが３個のバッファ回路を含むことが、示される。
活性化関数回路１２Ｃは、活性化関数回路１２Ｂと同様の動作をすることができる。
なお、第４の実施形態では、組み合わせ回路２３Ａは、排他的論理和回路２８の入力端子側に第１バッファ回路群２６及び第２バッファ回路群２７Ａを含むこととしたが、本開示はこれに限定されない。組み合わせ回路２３Ａは、第１バッファ回路群２６及び第２バッファ回路群２７Ａに代えて、排他的論理和回路２８の出力端子側に１個のバッファ回路群を含んでも良い。このようにすれば、バッファ回路の個数を抑制できる。
（第５の実施形態）
図１３は、本開示の第５の実施形態の最大値抽出回路の構成を示す図である。
最大値抽出回路１３Ａは、第１の実施形態の最大値抽出回路１３（図８参照）と比較して、第１回路４１−１及び４１−２に代えて、第１回路４１−１Ａ及び４１−２Ａを含む。
第１回路４１−１Ａは、第１回路４１−１（図８参照）と比較して、第２時間長信号出力回路５２に代えて、第２時間長信号出力回路５２Ａを含む。
第２時間長信号出力回路５２Ａは、第２時間長信号出力回路５２（図８参照）と比較して、充放電回路５３に代えて、充放電回路５３Ａを含む。
充放電回路５３Ａは、充放電回路５３（図８参照）と比較して、第１定電流源６４に代えて、抵抗６４Ａを含む。また、充放電回路５３Ａは、充放電回路５３と比較して、第２定電流源６６に代えて、抵抗６６Ａを含む。
第１回路４１−２Ａの回路構成は、第１回路４１−１Ａの回路構成と同様であるので、説明を省略する。
第１スイッチ６５がオン状態になったとき、コンデンサ６２は、電源電位ＶＤＤから抵抗６４Ａを介してチャージされる。また、コンデンサ６２は、第２スイッチ６７がオン状態になったとき、抵抗６６Ａを介してディスチャージされる。
抵抗６４Ａの抵抗値をRchargeとし、抵抗６６Ａの抵抗値をRdischargeとし、コンデンサ６２の静電容量値をCとする。抵抗６４Ａとコンデンサ６２とのＲＣ直列回路の時定数は、（Rcharge*C）である。抵抗６６Ａとコンデンサ６２とのＲＣ直列回路の時定数は、（Rdischarge*C）である。チャージ時間が、時定数が（Rcharge*C）よりも十分短く、且つ、ディスチャージ時間が、時定数（Rdischarge*C）よりも十分短ければ、下記の式（５）及び式（６）が近似式として成り立つ。
Vc≒((VDD/Rcharge)/C)*ΔTcharge+Vref ・・・（５）
ΔTdischarge
≒(Vc-Vref)/(VDD/Rdischarge/C)
=(Rdischarge/Rcharge)*ΔTcharge ・・・（６）
このように、最大値抽出回路１３Ａは、最大値抽出回路１３と同様の動作を行うことができる。
また、最大値抽出回路１３Ａは、Rcharge<Rdischargeに調整すれば、時間長ΔTdischargeを時間長ΔTchargeよりも長くすることができる。つまり、最大値抽出回路１３Ａは、ディスチャージ時間をチャージ時間よりも長くできる。これにより、最大値抽出回路１３Ａは、入力の時間情報を増幅することもできる。
（第６の実施形態）
図１４は、本開示の第６の実施形態の最大値抽出回路の構成を示す図である。
最大値抽出回路１３Ｂは、第１の実施形態の最大値抽出回路１３（図８参照）と比較して、第１回路４１−１及び４１−２に代えて、第１回路４１−１Ｂ及び４１−２Ｂを含む。
第１回路４１−１Ｂは、第１回路４１−１（図８参照）と比較して、第２時間長信号出力回路５２に代えて、第２時間長信号出力回路５２Ｂを含む。
第２時間長信号出力回路５２Ｂは、第２時間長信号出力回路５２（図８参照）と比較して、充放電回路５３に代えて、充放電回路５３Ｂを含む。
充放電回路５３Ｂは、充放電回路５３（図８参照）と比較して、第１定電圧源６１及び第２定電圧源６８を含んでいない。
第１回路４１−１Ｂ及び第１回路４１−２Ｂの両方内の、充放電回路５３Ｂのコンデンサ６２の一端及びコンパレータ６９の反転端子には、１個の第１定電圧源６１からリファレンス電位Ｖｒｅｆが供給される。
従って、最大値抽出回路１３Ｂは、最大値抽出回路１３と比較して、定電圧源の数を減らすことができる。
（第７の実施形態）
図１５は、本開示の第７の実施形態の最大値抽出回路のコンパレータの構成を示す図である。
先に説明した各実施形態において、コンパレータ６９のオフセットに起因する時間長の誤差が許容できる場合は、コンパレータ６９は、オフセット除去機能を有しなくても良い。しかしながら、コンパレータ６９のオフセットに起因する時間長の誤差が許容できない場合には、図１５に示すように、コンパレータ６９が、オフセット除去機能を有することが好ましい。
コンパレータ６９は、第１回路９１と、第２回路９２と、第３回路９３と、を含む。
差動対回路である第１回路９１は、コンデンサ１２１を含む。また、第１回路９１は、Ｎチャネル型のトランジスタ１２２、１２３及び１２５を含む。更に、第１回路９１は、Ｐチャネル型のトランジスタ１２４及び１２６を含む。
トランジスタ１２２のソースは、基準電位に接続されている。トランジスタ１２２のゲートには、予め定められたバイアス電位Ｖｂｉａｓが入力される。トランジスタ１２２のドレインは、トランジスタ１２３のソース及びトランジスタ１２５のソースに電気的に接続されている。
トランジスタ１２３のゲートには、入力コンデンサである、コンデンサ１２１を介して、信号Ｓ５が入力される。トランジスタ１２３のドレインは、トランジスタ１２４のドレイン及びゲートに電気的に接続されている。
トランジスタ１２４のソースは、電源電位ＶＤＤに電気的に接続されている。
トランジスタ１２５のゲートには、リファレンス電位Ｖｒｅｆが入力される。トランジスタ１２５のドレインは、ノードＮ１に電気的に接続されている。
トランジスタ１２６のドレインは、ノードＮ１に電気的に接続されている。トランジスタ１２６のゲートは、トランジスタ１２４のゲート及びドレインに電気的に接続されている。トランジスタ１２６のソースは、電源電位ＶＤＤに電気的に接続されている。
第２回路９２は、Ｎチャネル型のトランジスタ１２７と、Ｐチャネル型のトランジスタ１２９と、コンデンサ１２８と、を含む。
トランジスタ１２７のソースは、基準電位に電気的に接続されている。トランジスタ１２７のゲートには、バイアス電位Ｖｂｉａｓが入力される。トランジスタ１２７のドレインは、ノードＮ２に電気的に接続されている。
トランジスタ１２９のドレインは、ノードＮ２に電気的に接続されている。トランジスタ１２９のゲートは、ノードＮ１に電気的に接続されている。トランジスタ１２９のソースは、電源電位ＶＤＤに電気的に接続されている。
コンデンサ１２８の一端は、ノードＮ２に電気的に接続されている。コンデンサ１２８の他端は、スイッチ１３７を介して、ノードＮ１に電気的に接続されている。スイッチ１３７の制御端子には、リセット信号である信号Ｓ０が入力される。
スイッチ１３６は、トランジスタ１２３のゲートとノードＮ２との間に、電気的に接続されている。スイッチ１３６の制御端子には、リセット信号である信号Ｓ０が入力される。
第３回路９３は、スイッチ１３０、１３３及び１３５と、Ｎチャネル型のトランジスタ１３１と、Ｐチャネル型のトランジスタ１３２と、反転回路（インバータ回路）１３４と、を含む。
トランジスタ１３１のソースは、スイッチ１３０を介して、基準電位に電気的に接続されている。スイッチ１３０の制御端子には、イネーブル制御信号である信号Ｓ１が入力される。トランジスタ１３１のゲートは、ノードＮ２に電気的に接続されている。トランジスタ１３１のドレインは、ノードＮ３に電気的に接続されている。
トランジスタ１３２のドレインは、ノードＮ３に接続されている。トランジスタ１３２のゲートは、ノードＮ２に電気的に接続されている。トランジスタ１３２のソースは、スイッチ１３３を介して、電源電位ＶＤＤに電気的に接続されている。スイッチ１３３の制御端子には、信号Ｓ１が入力される。
反転回路１３４は、信号Ｓ１を反転して、スイッチ１３５の制御端子に出力する。スイッチ１３５は、ノードＮ３と基準電位との間に電気的に接続されている。
第３回路９３は、ノードＮ３から、信号Ｓ６を出力する。
差動対回路である第１回路９１は、信号Ｓ５の電位がリファレンス電位Ｖｒｅｆよりも小さい場合には、ノードＮ１から、ローレベルの信号を出力する。また、第１回路９１は、信号Ｓ５の電位がリファレンス電位Ｖｒｅｆ以上の場合には、ノードＮ１から、ハイレベルの信号を出力する。
第２回路９２は、ノードＮ１からローレベルの信号が入力された場合には、トランジスタ１２９がオン状態になり、ハイレベルの信号をノードＮ２から出力する。また、第２回路９２は、ノードＮ１からハイレベルの信号が入力された場合には、トランジスタ１２９がオフ状態になり、ローレベルの信号をノードＮ２から出力する。
第３回路９３は、イネーブル制御信号である信号Ｓ１がハイレベルであり且つノードＮ２からハイレベルの信号が入力された場合には、トランジスタ１３１がオン状態になり、ローレベルの信号Ｓ６をノードＮ３から出力する。
第３回路９３は、イネーブル制御信号である信号Ｓ１がハイレベルであり且つノードＮ２からローレベルの信号が入力された場合には、トランジスタ１３２がオン状態になり、ハイレベルの信号Ｓ６をノードＮ３から出力する。
なお、イネーブル制御信号である信号Ｓ１がローレベルになった場合には、トランジスタ１３１及び１３２がオフ状態になり、スイッチ１３５がオン状態になり、ノードＮ３は基準電位になる。従って、第３回路９３は、ローレベルの信号Ｓ６をノードＮ３から出力する。
また、コンパレータ６９は、リセット信号である信号Ｓ０を、オフセット情報取得信号として利用する。リセット信号である信号Ｓ０がハイレベルになった場合には、ノードＮ１とノードＮ２との間が、コンデンサ１２８を介して電気的に接続されるとともに、ノードＮ２とトランジスタ１２３のゲートとの間が、電気的に接続される。
これにより、コンパレータ６９は、コンパレータ６９のオフセット情報を表す電荷を、コンデンサ１２１に一度保持する。その後、コンパレータ６９は、信号Ｓ５とリファレンス電位Ｖｒｅｆとの比較動作を行うことで、オフセットフリーのコンパレータ機能を実現することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
第１入力信号が変化する第１タイミングが第２入力信号が変化する第２タイミングよりも先又は同じである場合には、第１出力信号を前記第１タイミングで出力すると共に、第２出力信号を前記第２タイミングで出力し、前記第１タイミングが前記第２タイミングよりも後である場合には、前記第１出力信号及び前記第２出力信号を前記第２タイミングで出力する、
信号処理回路。
（２）
前記第１入力信号と前記第２入力信号とに論理演算を行って前記第１出力信号を出力する、第１論理回路
を有する前記（１）に記載の信号処理回路。
（３）
前記第１論理回路は、前記第１入力信号と前記第２入力信号とに論理和演算を行って前記第１出力信号を出力する、論理和回路である、
前記（２）に記載の信号処理回路。
（４）
前記第２入力信号を前記第２出力信号として出力する、
前記（２）又は（３）に記載の信号処理回路。
（５）
前記第２入力信号に論理演算を行って前記第２出力信号を出力する、第２論理回路
を有する前記（２）又は（３）に記載の信号処理回路。
（６）
前記第２論理回路の回路遅延時間は、前記第１論理回路の回路遅延時間と同じである、
前記（５）に記載の信号処理回路。
（７）
前記第２論理回路は、前記第２入力信号と前記第２入力信号とに論理和演算を行って前記第２出力信号を出力する、論理和回路である、
前記（５）又は（６）に記載の信号処理回路。
（８）
前記第１出力信号と前記第２出力信号とに論理演算を行って、前記第１出力信号及び前記第２出力信号を保持するタイミングを表すタイミング信号を出力する、第３論理回路と、
前記タイミング信号に基づいて、前記第１出力信号を保持して出力する第１順序回路と、
前記タイミング信号に基づいて、前記第２出力信号を保持して出力する第２順序回路と、
を更に有する前記（２）から前記（７）のいずれか１つに記載の信号処理回路。
（９）
前記第１順序回路及び前記第２順序回路の各々は、フリップフロップである、
前記（８）に記載の信号処理回路。
（１０）
複数の信号に第１群の係数を夫々乗じた後に加算する第１積和演算を行って第１信号を出力し、前記複数の信号に第２群の係数を夫々乗じた後に加算する第２積和演算を行って第２信号を出力する、積和演算回路と、
前記第１信号が変化する第１タイミングが前記第２信号が変化する第２タイミングよりも先又は同じである場合には、第１出力信号を前記第１タイミングで出力すると共に、第２出力信号を前記第２タイミングで出力し、前記第１タイミングが前記第２タイミングよりも後である場合には、前記第１出力信号及び前記第２出力信号を前記第２タイミングで出力する、信号処理回路と、
を有する信号処理装置。
（１１）
複数の前記信号処理回路に電気的に接続され、前記第１出力信号が変化する第１タイミングと、前記第２出力信号が変化する第２タイミングと、の間の時間長が最も長い前記第１出力信号及び前記第２出力信号を出力する、第２信号処理回路
を更に有する前記（１０）に記載の信号処理装置。
（１２）
前記第１群の係数は、正の荷重を夫々表す係数であり、
前記第２群の係数は、負の荷重の絶対値を夫々表す係数である、
前記（１０）又は前記（１１）に記載の信号処理装置。
（１３）
第１入力信号が変化する第１タイミングが第２入力信号が変化する第２タイミングよりも先又は同じである場合には、第１出力信号を前記第１タイミングで出力すると共に、第２出力信号を前記第２タイミングで出力し、
前記第１タイミングが前記第２タイミングよりも後である場合には、前記第１出力信号及び前記第２出力信号を前記第２タイミングで出力する、
信号処理方法。
１ ニューラルネットワーク装置
２ 第１層回路
３ 第１層間回路
４ 第２層回路
５ 第２層間回路
１１ 積和演算回路
１１ｐ 第１積和演算回路
１１ｍ 第２積和演算回路
１２ 活性化関数回路
１２Ａ 活性化関数回路
１２Ｂ 活性化関数回路
１２Ｃ 活性化関数回路
１３ 最大値抽出回路
１３Ａ 最大値抽出回路
１３Ｂ 最大値抽出回路
２１ 論理和回路
２２ 論理和回路
２３ 組み合わせ回路
２３Ａ 組み合わせ回路
２４ 第１フリップフロップ
２５ 第２フリップフロップ
２６ 第１バッファ回路群
２７ 第２バッファ回路群
２７Ａ 第２バッファ回路群
２８ 排他的論理和回路
４１−１ 第１回路
４１−１Ａ 第１回路
４１−１Ｂ 第１回路
４１−２ 第１回路
４１−２Ａ 第１回路
４１−２Ｂ 第１回路
４２ 第２回路
５１ 第１時間長信号出力回路
５２ 第２時間長信号出力回路
５２Ａ 第２時間長信号出力回路
５２Ｂ 第２時間長信号出力回路
５３ 充放電回路
５３Ａ 充放電回路
５３Ｂ 充放電回路
６９ コンパレータ
９１ 第１回路
９２ 第２回路
９３ 第３回路

Claims (13)

  1. 第１入力信号が変化する第１タイミングが第２入力信号が変化する第２タイミングよりも先又は同じである場合には、第１出力信号を前記第１タイミングで出力すると共に、第２出力信号を前記第２タイミングで出力し、前記第１タイミングが前記第２タイミングよりも後である場合には、前記第１出力信号及び前記第２出力信号を前記第２タイミングで出力する、
    信号処理回路。
  2. 前記第１入力信号と前記第２入力信号とに論理演算を行って前記第１出力信号を出力する、第１論理回路
    を有する請求項１に記載の信号処理回路。
  3. 前記第１論理回路は、前記第１入力信号と前記第２入力信号とに論理和演算を行って前記第１出力信号を出力する、論理和回路である、
    請求項２に記載の信号処理回路。
  4. 前記第２入力信号を前記第２出力信号として出力する、
    請求項２に記載の信号処理回路。
  5. 前記第２入力信号に論理演算を行って前記第２出力信号を出力する、第２論理回路
    を有する請求項２に記載の信号処理回路。
  6. 前記第２論理回路の回路遅延時間は、前記第１論理回路の回路遅延時間と同じである、
    請求項５に記載の信号処理回路。
  7. 前記第２論理回路は、前記第２入力信号と前記第２入力信号とに論理和演算を行って前記第２出力信号を出力する、論理和回路である、
    請求項５に記載の信号処理回路。
  8. 前記第１出力信号と前記第２出力信号とに論理演算を行って、前記第１出力信号及び前記第２出力信号を保持するタイミングを表すタイミング信号を出力する、第３論理回路と、
    前記タイミング信号に基づいて、前記第１出力信号を保持して出力する第１順序回路と、
    前記タイミング信号に基づいて、前記第２出力信号を保持して出力する第２順序回路と、
    を更に有する請求項２に記載の信号処理回路。
  9. 前記第１順序回路及び前記第２順序回路の各々は、フリップフロップである、
    請求項８に記載の信号処理回路。
  10. 複数の信号に第１群の係数を夫々乗じた後に加算する第１積和演算を行って第１信号を出力し、前記複数の信号に第２群の係数を夫々乗じた後に加算する第２積和演算を行って第２信号を出力する、積和演算回路と、
    前記第１信号が変化する第１タイミングが前記第２信号が変化する第２タイミングよりも先又は同じである場合には、第１出力信号を前記第１タイミングで出力すると共に、第２出力信号を前記第２タイミングで出力し、前記第１タイミングが前記第２タイミングよりも後である場合には、前記第１出力信号及び前記第２出力信号を前記第２タイミングで出力する、信号処理回路と、
    を有する信号処理装置。
  11. 複数の前記信号処理回路に電気的に接続され、前記第１出力信号が変化する第１タイミングと、前記第２出力信号が変化する第２タイミングと、の間の時間長が最も長い前記第１出力信号及び前記第２出力信号を出力する、第２信号処理回路
    を更に有する請求項１０に記載の信号処理装置。
  12. 前記第１群の係数は、正の荷重を夫々表す係数であり、
    前記第２群の係数は、負の荷重の絶対値を夫々表す係数である、
    請求項１０に記載の信号処理装置。
  13. 第１入力信号が変化する第１タイミングが第２入力信号が変化する第２タイミングよりも先又は同じである場合には、第１出力信号を前記第１タイミングで出力すると共に、第２出力信号を前記第２タイミングで出力し、
    前記第１タイミングが前記第２タイミングよりも後である場合には、前記第１出力信号及び前記第２出力信号を前記第２タイミングで出力する、
    信号処理方法。
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