CN112424786A - 信号处理电路、信号处理设备以及信号处理方法 - Google Patents

信号处理电路、信号处理设备以及信号处理方法 Download PDF

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CN112424786A CN201980043953.7A CN201980043953A CN112424786A CN 112424786 A CN112424786 A CN 112424786A CN 201980043953 A CN201980043953 A CN 201980043953A CN 112424786 A CN112424786 A CN 112424786A
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山岸弘幸
藤波靖
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Abstract

一种信号处理电路(12)，在第一输入信号改变的第一定时早于或与第二输入信号改变的第二定时相同的情况下，在第一定时输出第一输出信号并且在第二定时输出第二输出信号；并且在第一定时晚于第二定时的情况下，在第二定时输出第一输出信号和第二输出信号。

Description

信号处理电路、信号处理设备以及信号处理方法
技术领域
本公开涉及一种信号处理电路、信号处理设备以及信号处理方法。
背景技术
专利文献1描述了通过使用两个信号之间的时间差而表示运算结果信息的乘积累加运算设备。专利文献1中所描述的乘积累加运算设备可应用于神经网络电路。神经网络电路具有包括多层的相互连接的多层配置，每层包括多个乘积累加的运算电路。此外，将执行各种类型的信号处理的信号处理电路设置在一层与另一层之间。各种类型的信号处理的实例包括激活函数算术处理和最大池化处理(最大池化)。
通过数字信号处理电路执行上述各种类型的信号处理。因此，在执行上述各种类型的信号处理之前，需要使用将表示具有时间差的信息的两个信号转换成数字信号的时间-数字转换器电路。该时间-数字转换器电路与模数(A/D)转换器电路对应。进一步地，在执行上述各种类型的信号处理之后，需要使用将数字信号转换成表示具有时间差的信息的两个信号的数字-时间转换器电路。该数字-时间转换器电路与数字-模拟(D/A)转换器电路对应。
引用列表
专利文献
专利文献1：WO 2018/034163 A
发明内容
技术问题
然而，不幸的是，时间-数字转换器电路与数字-时间转换器电路消耗大量的功率。
鉴于此，本公开提议一种能够抑制功耗的信号处理电路、信号处理设备以及信号处理方法。
问题的解决方案
根据本公开，提供一种信号处理电路：在第一输入信号改变的第一定时早于或与第二输入信号改变的第二定时相同的情况下，在第一定时输出第一输出信号并且在第二定时输出第二输出信号，并且在第一定时晚于第二定时的情况下，在第二定时输出第一输出信号和第二输出信号。
而且，根据本公开，提供一种信号处理设备，包括：乘积累加运算电路，执行分别使多个信号与第一组的系数相乘并且相加的第一乘积累加运算并且输出第一信号，并且执行分别使多个信号与第二组的系数相乘并且相加的第二乘积累加运算并且输出第二信号；和信号处理电路，在第一信号改变的第一定时早于或与第二信号改变的第二定时相同的情况下，在第一定时输出第一输出信号并且在第二定时输出第二输出信号，并且在第一定时晚于第二定时的情况下，在第二定时输出第一输出信号和第二输出信号。
发明的有利效果
根据本公开，可以抑制功耗。应注意，此处所述的效果不一定必须受限制并且可以是本公开中所描述的任意效果。
附图说明
图1是示出根据本公开的第一实施方式的神经网络设备的配置的示图。
图2是示出根据本公开的第一实施方式的神经网络设备的乘积累加运算电路的配置的示图。
图3是示出ReLU的输入/输出特征的示图。
图4是示出根据本公开的第一实施方式的神经网络设备的激活函数电路(activation function circuit)的配置的示图。
图5是示出根据本公开的第一实施方式的神经网络设备的激活函数电路的操作定时的时序图。
图6是示出根据本公开的第一实施方式的神经网络设备的激活函数电路的操作定时的时序图。
图7是示出根据本公开的第一实施方式的神经网络设备的激活函数电路的输入定时与输出定时之间的关系的示图。
图8是示出根据本公开的第一实施方式的神经网络设备的最大池化电路(MaxPooling circuit)的配置的示图。
图9是示出根据本公开的第一实施方式的神经网络设备的最大池化电路的操作定时的时序图。
图10是示出根据本公开的第二实施方式的激活函数电路的配置的示图。
图11是示出根据本公开的第三实施方式的激活函数电路的配置的示图。
图12是示出根据本公开的第四实施方式的激活函数电路的配置的示图。
图13是示出根据本公开的第五实施方式的最大池化电路的配置的示图。
图14是示出根据本公开的第六实施方式的最大池化电路的配置的示图。
图15是示出根据本公开的第七实施方式的最大池化电路的比较器的配置的示图。
具体实施方式
下面将参考附图对本公开的实施方式进行详细描述。在下列的各个实施方式中，以相同参考符号表示相同的部件，并且将省去其重复性描述。
(第一实施方式)
[根据第一实施方式的神经网络设备的配置]
图1是示出根据本公开的第一实施方式的神经网络设备的配置的示图。神经网络设备1包括第一层电路2、第一层间电路3、第二层电路4以及第二层间电路5。
神经网络设备1是本公开的信号处理设备的实例。
在第一实施方式中，神经网络设备1包括两层，即，第一层电路2和第二层电路4。然而，本公开并不局限于该配置。神经网络设备1可以包括三层或多层。进一步地，神经网络设备1可以形成在半导体芯片(裸片)上。
第一层电路2对多个输入信号xi(i是1至N的自然数；N是2或更大的自然数)执行乘积累加运算并且将表示运算结果的信号输出至第一层间电路3。第一层间电路3对来自第一层间电路2的输出信号执行下述处理并且将表示处理结果的信号输出至第二层电路4。第二层电路4对来自第一层间电路3的输出信号执行乘积累加运算并且将表示处理结果的信号输出至第二层间电路5。第二层间电路5对来自第二层电路4的输出信号执行下述处理并且将表示处理结果的信号输出至随后的电路。
第一层电路2包括多个乘积累加运算电路11。第一层间电路3包括多个激活函数电路12和多个最大池化电路13。第二层电路4包括多个乘积累加运算电路11。第二层间电路5包括多个激活函数电路12和多个最大池化电路13。
激活函数电路12是本公开的信号处理电路的实例。最大池化电路13是本公开的第二信号处理电路的实例。乘积累加运算电路11是本公开的乘积累加运算电路的实例。
[乘积累加运算电路的配置与操作]
图2是示出根据本公开的第一实施方式的神经网络设备的乘积累加运算电路的配置的示图。乘积累加运算电路11包括第一乘积累加运算电路11p和第二乘积累加运算电路11m。
乘积累加运算电路11是通过正绝对值信号tvin +(即，来自第一乘积累加运算电路11p的输出信号)与负绝对值信号tvin -(即，来自第二乘积累加运算电路11m的输出信号)之间的时间差表示运算结果信息的时间轴乘积累加运算电路。
第一乘积累加运算电路11p包括一端电连接至标准电位的电容器Cp。标准电位的实例是接地电位，但本公开并不局限于此。进一步地，电容器Cp可以是另一存储设备(例如，MOS晶体管)的栅极电容。
第一乘积累加运算电路11p包括电阻器Rp0。第一乘积累加运算电路11p还包括用于防止回流的二极管D，二极管D的阳极电连接至电阻器Rp0的一端，而阴极电连接至电容器Cp的另一端。将偏置电压BTp输入至电阻器Rp0的另一端。相应地，将与偏置电压BTp及电阻器Rp0的电阻值对应的电流供应至电容器Cp。
第一乘积累加运算电路11p包括多个电阻器Rpi(i是1至N的自然数；N是2或更大的自然数)。此外，第一乘积累加运算电路11p包括用于防止回流的多个二极管D，其中，阳极电连接至电阻器Rpi的一端，而阴极电连接至电容器Cp的另一端。将输入信号xi输入至电阻器Rpi的另一端。相应地，将与输入信号xi的电压和电阻器Rpi的电阻值对应的电流供应至电容器Cp，以提高电容器Cp的电压。输入信号xi可以是脉冲宽度调制信号。
因此，第一乘积累加运算电路11p执行下列式子(1)的乘积累加运算。在式子(1)中，wi是加权因子并且由电阻器Rpi的电阻值(更具体地，电阻值的倒数)而确定。在第一乘积累加运算电路11p中，wi是表示正负载的系数。
Figure BDA0002866203560000071
电阻器Rpi的电阻值可以是可切换或可改变的。
第一乘积累加运算电路11p包括比较器CMPp。当电容器Cp的电压低于阈电压Vth时，比较器CMPp输出低电平信号tvin +。当电容器Cp的电压是阈电压Vth或更大时，比较器CMPp输出高电平信号tvin +。
乘积累加运算结果越大，电容器Cp的电压上升越快，导致第一乘积累加运算电路11p输出高电平信号tvin +的定时越早。乘积累加运算结果越小，电容器Cp的电压上升越慢，导致第一乘积累加运算电路11p输出高电平信号tvin +的定时延迟。
第二乘积累加运算电路11m包括一端电连接至标准电位的电容器Cm。电容器Cm可以是另一存储设备(例如，MOS晶体管)的栅极电容。
第二乘积累加运算电路11m包括电阻器Rm0。第二乘积累加运算电路11m还包括用于防止回流的二极管D，其中，阳极电连接至电阻器Rm0的一端并且阴极电连接至电容器Cm的另一端。将偏置电压BTm输入至电阻器Rm0的另一端。相应地，将与偏置电压BTm及电阻器Rm0的电阻值对应的电流供应至电容器Cm。
第二乘积累加运算电路11m包括多个电阻器Rmi(i是1至N的自然数；N是2或更大的自然数)。此外，第二乘积累加运算电路11m包括用于防止回流的多个二极管D，其中，阳极电连接至电阻器Rmi的一端，而阴极电连接至电容器Cm的另一端。将输入信号xi输入至电阻器Rmi的另一端。相应地，将与输入信号xi的电压及电阻器Rmi的电阻值对应的电流供应至电容器Cm，以提高电容器Cm的电压。
因此，第二乘积累加运算电路11m执行上述式子(1)的乘积累加运算。在第二乘积累加运算电路11m中，wi是表示负负载的绝对值的系数。
电阻器Rmi的电阻值可以是可切换或可改变的。
第二乘积累加运算电路11m包括比较器CMPm。当电容器Cm的电压低于阈电压Vth时，比较器CMPm输出低电平信号tvin -。当电容器Cm的电压是阈电压Vth或更大时，比较器CMPm输出高电平信号tvin -。
乘积累加运算结果越大，电容器Cm的电压上升越快，导致第二乘积累加运算电路11m输出高电平信号tvin -的定时越早。乘积累加运算结果越小，电容器Cm的电压上升越慢，导致第二乘积累加运算电路11m输出高电平信号tvin -的定时延迟。
乘积累加运算电路11通过信号tvin +与信号tvin -之间的时间差表示运算结果信息。
[激活函数电路的配置与操作]
激活函数电路12是对信号tvin +和tvin -(即，来自乘积累加运算电路11的输出信号)执行非线性函数运算的电路。在第一实施方式中，所使用的非线性函数是修正的线性单元(ReLU)。由下列式子(2)表达ReLU。ReLU有时被称为斜坡函数。
Figure BDA0002866203560000081
图3是示出ReLU的输入/输出特征的示图。如图3的图表101中示出的，当输入值小于0时，输出值是0。当输入值是0或更大时，输出值等于输入值。
图4是示出根据本公开的第一实施方式的神经网络设备的激活函数电路的配置的示图。激活函数电路12包括逻辑电路。
将逻辑电路粗略地分类成组合电路和时序电路。组合电路是其中当前输出信号仅取决于当前输入信号并且并不取决于之前输入信号的电路。组合电路的实例包括逻辑或电路(或门电路)和逻辑与电路(与门电路)。时序电路(sequential circuit)是其中当前输出信号取决于当前输入信号和之前输入信号两者的电路。时序电路的实例包括D型触发器和RS型触发器。
如图4中示出的，激活函数电路12包括逻辑或电路(或门电路)21，其为组合电路。
逻辑或电路21是本公开的第一逻辑电路的实例。
逻辑或电路21对信号tvin +和信号tvin -执行逻辑或运算，并且然后，输出信号tvout +，其为逻辑或运算的结果。
激活函数电路12将信号tvin -原封不动地输出作为信号tvout -。
图5是示出根据本公开的第一实施方式的神经网络设备的激活函数电路的操作定时的时序图。具体地，图5是示出当信号tvin +的上升定时早于信号tvin -的上升定时之时的激活函数电路12的操作定时的示图。
信号tvin +在定时t1从低电平上升至高电平。定时t1与预定定时T之间的时间102与作为第一乘积累加运算电路11p的运算结果(参考图2)的正的绝对值对应。
信号tvin -在定时t1之后的定时t2从低电平上升至高电平。定时t2与预定定时T之间的时间103与作为第二乘积累加运算电路11m的运算结果(参考图2)的负的绝对值对应。
此外，乘积累加运算电路11通过定时t1与定时t2之间的时间差104(正的时间差)表示乘积累加运算结果信息。
因为信号tvin +在定时t1上升至高电平，所以逻辑或电路21输出高电平信号tvout +。
因为信号tvin -在定时t2上升至高电平，所以激活函数电路12输出高电平信号tvout -。
因此，信号tvout +和信号tvout -之间的时间差105与信号tvin +和信号tvin -之间的时间差104相同。
图6是示出根据本公开的第一实施方式的神经网络设备的激活函数电路的操作定时的时序图。具体地，图6是示出当信号tvin +的上升定时晚于信号tvin -的上升定时之时的激活函数电路12的操作定时的示图。
信号tvin -在定时t11从低电平上升至高电平。定时t11与预定定时T之间的时间107与第二乘积累加运算电路11m的运算结果对应。
信号tvin +在定时t11之后的定时t12从低电平上升至高电平。定时t12与预定定时T之间的时间106与第一乘积累加运算电路11p的运算结果对应。
此外，乘积累加运算电路11通过定时t11与定时t12之间的时间差108(负的时间差)表示乘积累加运算结果信息。
因为信号tvin -在定时t11上升至高电平，所以逻辑或电路21输出高电平信号tvout +。
因为信号tvin -在定时t11上升至高电平，所以激活函数电路12输出高电平信号tvout -。
因此，在同一定时输出信号tvout +和信号tvout -。
图7是示出根据本公开的第一实施方式的神经网络设备的激活函数电路的输入定时与输出定时之间的关系的示图。
在信号tvin +的上升定时早于或与信号tvin -的上升定时相同的情况下，与信号tvin +的上升定时相比较，信号tvout +的上升定时延迟延迟时间α。此处，延迟时间α是激活函数电路12的传播延迟时间。进一步地，与信号tvin -的上升定时相比较，信号tvin -的上升定时延迟延迟时间α。
在其中信号tvin +的上升定时晚于信号tvin -的上升定时的情况下，与信号tvin -的上升定时相比较，信号tvout +的上升定时延迟延迟时间α。类似地，与信号tvin -的上升定时相比较，信号tvout -的上升定时延迟延迟时间α。
如上所述，激活函数电路12能够在不需要使用时间-数字转换器电路的情况下执行激活函数处理。进一步地，激活函数电路12能够在不需要使用数字-时间转换器电路的情况下将由激活函数运算产生的信号输出至时序电路。以这种方式，激活函数电路12能够消除对时间-数字转换器电路和数字-时间转换器电路的需求。相应地，激活函数电路12能够抑制时间-数字转换器电路和数字-时间转换器电路的功耗。
进一步地，激活函数电路12能够消除对时间-数字转换器电路和数字-时间转换器电路的需求。相应地，激活函数电路12能够使得神经网络设备1的电路缩小由时间-数字转换器电路和数字-时间转换器电路占据的面积。
进一步地，通过组合电路(第一实施方式中的逻辑或电路21)能够获得激活函数电路12。相应地，与经过时间-数字转换之后通过数字信号处理电路实现非线性函数处理的情况相比较，激活函数电路12能够使得电路减小尺寸并且抑制功耗。
进一步地，激活函数电路12能够抑制功耗并且使得电路减小尺寸。相应地，激活函数电路12能够使得神经网络设备1的层数增加。
[最大池化电路的配置与操作]
最大池化电路13是执行提取并且输出两个激活函数电路12的输出信号中的较大信号的最大池化处理的电路。
图8是示出根据本公开的第一实施方式的神经网络设备的最大池化电路的配置的示图。
最大池化电路13包括两个第一电路41-1和41-2以及第二电路42。
一个电路，即，第一电路41-1包括输出信号S4的第一时间长度信号输出电路51，信号S4为表示作为第一输入信号的信号S2改变的第一定时与作为第二输入信号的信号S3改变的第二定时之间的时间长度的第一时间长度信号。
进一步地，第一电路41-1包括第二时间长度信号输出电路52，第二时间长度信号输出电路52在基于作为使能控制信号的信号S1的定时输出信号S4作为第二时间长度信号S6。
信号S2和S3分别与作为一个激活函数电路12的输出信号的信号tvout +和tvout -对应。
第一时间长度信号输出电路51是异或电路(XOR门电路)，其是对信号S2和信号S3执行异或操作的组合电路。
第二时间长度信号输出电路52包括基于信号S4对电容器62进行充电并且基于作为使能控制信号的信号S1对电容器62进行放电的充电/放电电路53。
充电/放电电路53包括输出参考电位Vref的第一恒定电压源61。进一步地，充电/放电电路53包括具有电连接至第一恒定电压源61的一端和电连接至节点N的另一端的电容器62。
进一步地，充电/放电电路53包括一端电连接至高电位侧的电源电位VDD的第一恒定电流源64。进一步地，充电/放电电路53包括第一开关65，其中，输入/输出路径连接在第一恒定电流源64的另一端与节点N之间，而信号S4被供应至控制端子。
进一步地，充电/放电电路53进一步包括第二恒定电流源66，其一端连接至标准电位。进一步地，充电/放电电路53包括第二开关67，其中，输入/输出路径连接在节点N与第二恒定电流源66的另一端之间，而信号S1被供应至控制端子。
进一步地，充电/放电电路53包括第三开关63，其中，输入/输出路径连接至电容器62的两端，而作为重置信号的信号S0被供应至控制端子。
第二时间长度信号输出电路52包括比较器69，其中，反相输入端子电连接至输出参考电位Vref的第二恒定电压源68，而非反相输入端子电连接至节点N。
比较器69将信号S5与参考电位Vref进行比较并且在其中信号S5是参考电位Vref或更大的时间段期间输出高电平信号S6。
另一电路，即，第一电路41-2包括输出信号S9的第一时间长度信号输出电路51，信号S9为表示作为第一输入信号的信号S7改变的第一定时与作为第二输入信号的信号S8改变的第二定时之间的时间长度的第一时间长度信号。
进一步地，第一电路41-2包括第二时间长度信号输出电路52，第二时间长度信号输出电路52在基于信号S1的定时输出信号S9作为信号S11(其为第二时间长度信号)。
信号S7和S8与作为另一激活函数电路12的输出信号的信号tvout +和tvout -对应。
因为第一电路41-2的电路配置与第一电路41-1的电路配置相似，所以将省去其描述。
第二电路42包括逻辑或电路(或门电路)71，其为对信号S6和信号S11执行逻辑或运算的组合电路。
进一步地，第二电路42包括D型第一触发器72，其为在作为逻辑或电路71的输出信号的信号S12的上升边缘保持高电平(电源电位VDD)并且输出信号S13的时序电路。
进一步地，第二电路42包括反相电路(非门电路)73，其为使得信号S12反相的组合信号。进一步地，第二电路42包括D型第二触发器74，其为在反相电路73的输出信号的上升边缘保持高电平并且输出信号S14的时序电路。
在第一实施方式中，第二电路42提取并且输出两个第一电路41-1和41-2的输出信号中的较大信号。然而，本公开并不局限于此。第二电路42可以提取并且输出三个或多个第一电路的输出信号之中的最大信号。例如，逻辑或电路71可以是3-输入逻辑或电路，并且三个第一电路可以电连接至逻辑或电路71的三个输入部。
图9是示出根据本公开的第一实施方式的神经网络设备的最大池化电路的操作定时的时序图。
从定时0至预定定时T的时间段是重置时间段。在从定时t11至定时t12的时间期间，作为重置信号的信号S0上升至高电平。
当信号S0在定时t11上升至高电平时，第一电路41-1中的第三开关63接通，从而使得电容器62的两端发生短路。相应地，具有节点N的电位的信号S5表示参考电位Vref。
类似地，第一电路41-2中的第三开关63接通，从而使得电容器62的两端发生短路。相应地，作为节点N的电位的信号S10表示参考电位Vref。
从定时T至预定定时2T的时间段与充电周期对应。
在定时t13，作为第一电路41-2的第一输入信号的信号S7上升至高电平。因为信号S7上升至高电平，所以作为异或电路的第一时间长度信号输出电路51输出高电平信号S9。当信号S9上升至高电平时，第一开关65接通。因为第一开关65接通，所以第一恒定电流源64对电容器62进行充电。相应地，作为节点N的电位的信号S10线性上升。
在定时t14，作为第一电路41-1的第一输入信号的信号S2上升至高电平。因为信号S2上升至高电平，所以作为异或电路的第一时间长度信号输出电路51输出高电平信号S4。当信号S4上升至高电平时，第一开关65接通。因为第一开关65接通，所以第一恒定电流源64对电容器62进行充电。相应地，作为节点N的电位的信号S5(线性上升。
在定时t15，作为第一电路41-1的第二输入信号的信号S3上升至高电平。因为信号S3上升至高电平，所以，作为异或电路的第一时间长度信号输出电路51输出低电平信号S4。当信号S4下降至低电平时，第一开关65关断。因为第一开关65关断，所以不对电容器62进行充电。相应地，作为节点N的电位的信号S5停止上升并且保持处于恒定电平。
此处，当第一恒定电流源64的电流值是Icharge时，电容器62的电容值是C，并且从定时t14至定时t15的时间长度是ΔTcharge，通过下列式子(3)表达电容器62的电压Vc：
Vc＝(Icharge/C)*ΔTcharge+Vref (3)
在定时t16，作为第一电路41-2的第二输入信号的信号S8上升至高电平。因为信号S8上升至高电平，所以，作为异或电路的第一时间长度信号输出电路51输出低电平信号S9。因为信号S9下降至低电平，所以第一开关65关断。因为第一开关65关断，所以不对电容器62进行充电。因此，作为节点N的电位的信号S10停止上升至恒定的电平。
此时，通过上述式子(3)表达第一电路41-2的电容器62的电压Vc。
将从定时2T至预定定时3T的时间段定义为输出时间段。
在定时2T，作为使能控制信号的信号S1上升至高电平。
在第一电路41-1中，信号S1处于高电平，并且由此，第二开关67接通。因为第二开关67接通，所以第二恒定电流源66对电容器62进行放电。相应地，具有节点N的电位的信号S5线性下降。根据上述式子(3)，在定时2T，信号S5的电位高于参考电位Vref。相应地，比较器69输出高电平信号S6。
类似地，在第一电路41-2中，信号S1处于高电平，并且由此，第二开关67接通。因为第二开关67接通，所以第二恒定电流源66对电容器62进行放电。因此，作为节点N的电位的信号S10线性下降。根据上述式子(3)，在定时2T，信号S10的电位高于参考电位Vref。因此，比较器69输出高电平信号S11。
在第二电路42中，因为信号S6和信号S11上升至高电平，所以逻辑或电路71输出高电平信号S12。因为信号S12上升至高电平，所以第一触发器72保持为预定电位(此处，电源电位VDD)的高电平并且输出高电平信号S13。
在定时t17，具有第一电路41-1的节点N的电位的信号S5下降至参考电位Vref以下。相应地，比较器69输出低电平信号S6。
此处，当第二恒定电流源66的电流值是Idischarge时，通过下列式子(4)表达从定时2T至定时t17的时间长度ΔTdischarge。
ΔTdischarge
＝(Vc-Vref)/(Idischarge/C)
＝(Icharge/Idischarge)*ΔTcharge (4)
因此，时间长度ΔTdischarge与时间长度ΔTcharge直接成比例。即，放电时间与充电时间直接成比例。
当Idischrage＝Icharge时，充电/放电电路53能够将时间长度ΔTdischarge设置为等于时间长度ΔTcharge。即，充电/放电电路53能够将放电时间设置为等于充电时间。
当Idischrage<Icharge时，充电/放电电路53能够将时间长度ΔTdischarge设置为比时间长度ΔTcharge更长。即，充电/放电电路53能够将放电时间设置为比充电时间更长。通过该设置，充电/放电电路53还能够获得关于输入时间信息的放大函数。
在定时t18，具有第一电路41-2的节点N的电位的信号S10下降至参考电位Vref以下。相应地，比较器69输出低电平信号S11。
此时，通过上述式子(4)表达从定时2T至定时t18的时间长度ΔTdischarge。
在第二电路42中，因为信号S6和信号S11下降至低电平，所以逻辑或电路71输出低电平信号S12。
因为信号S6的上升边缘的定时与信号S11的上升边缘的定时匹配，所以由于信号S6与信号S11的逻辑或，逻辑或电路71能够输出与信号S11具有相同时间长度的信号S12。
因为信号S12下降至低电平，所以反相电路73输出高电平信号。第二触发器74保持为预定电位(此处，电源电位VDD)的高电平并且输出高电平信号S14。
在脉冲信号(信号S12)、而非差分信号(信号S13和信号S14)足以作为下一层的信号的情况下，第二电路42能够省去第一触发器24、反相电路73、以及第二触发器25。
如上所述，当将作为一个激活函数电路12的输出信号的信号S2和S3与作为另一激活函数电路12的输出信号的信号S7和S8进行比较时，最大池化电路13提取为较大信号的信号S7和信号S8。随后，最大池化电路13输出时间差与所提取的信号S7和信号S8之间的时间差相同的信号S13和信号S14。通过该配置，最大池化电路13能够实现最大池化处理。
最大池化电路13能够在不需要使用时间-数字转换器电路的情况下执行最大池化处理。进一步地，最大池化电路13能够在不需要使用数字-时间转换器电路的情况下将最大池化结果信号输出至时序电路。同样，最大池化电路13能够消除对时间-数字转换器电路和数字-时间转换器电路的需求。相应地，最大池化电路13能够抑制时间-数字转换器电路和数字-时间转换器电路的功耗。
此外，最大池化电路13能够消除对时间-数字转换器电路和数字-时间转换器电路的需求。相应地，最大池化电路13能够使得神经网络设备1的电路缩小由时间-数字转换器电路和数字-时间转换器电路占据的面积。
进一步地，最大池化电路13能够抑制功耗并且减小电路尺寸。相应地，最大池化电路13能够使得神经网络设备1的层数增加。
进一步地，当最大池化电路13进行调整以实现Idischrage<Icharge时，能够将时间长度ΔTdischarge设置为比时间长度ΔTcharge更长。即，最大池化电路13能够将放电时间设置为比充电时间更长。通过该设置，最大池化电来了13还能够对输入时间信息进行放大。
[总结]
如上所述，激活函数电路12能够在不需要使用时间-数字转换器电路的情况下执行激活函数处理。进一步地，激活函数电路12能够在不需要使用数字-时间转换器电路的情况下将由激活函数运算产生的信号输出至时序电路。以这种方式，激活函数电路12能够消除对时间-数字转换器电路和数字-时间转换器电路的需求。相应地，激活函数电路12能够抑制时间-数字转换器电路和数字-时间转换器电路的功耗。
进一步地，激活函数电路12能够消除对时间-数字转换器电路和数字-时间转换器电路的需求。相应地，激活函数电路12能够使得神经网络设备1的电路缩小由时间-数字转换器电路和数字-时间转换器电路占据的面积。
进一步地，通过组合电路(第一实施方式中的逻辑或电路21)能够获得激活函数电路12。相应地，与在时间-数字转换之后通过数字信号处理实现非线性函数处理的情况相比较，激活函数电路12能够减小电路尺寸并且抑制功耗。
进一步地，激活函数电路12能够抑制功耗并且减小电路尺寸。相应地，激活函数电路12能够使得神经网络设备1的层数增加。
(第二实施方式)
图10是示出根据本公开的第二实施方式的激活函数电路的配置的示图。
与第一实施方式的激活函数电路12(参考图4)相比较，激活函数电路12A进一步包括逻辑或电路(或门电路)22。
逻辑或电路22是本公开的第二逻辑电路的实例。
逻辑或电路22对信号tvin -和信号tvin -执行逻辑或运算并且输出作为逻辑或运算的结果的信号tvout -。信号tvin -与信号tvin -的逻辑和(或)与信号tvin -相同。
在激活函数电路12A中，信号tvout +的延迟时间是逻辑或电路21的延迟时间，而信号tvout -的延迟时间是逻辑或电路22的延迟时间。此处，逻辑或电路21的延迟时间与逻辑或电路22的延迟时间相同。
因此，激活函数电路12A能够抑制信号tvout +的延迟时间与信号tvout -的延迟时间之间的差。
应注意，激活函数电路12A可以包括另一组合电路，例如，缓冲器电路，而非逻辑或电路22。然而，就抑制与逻辑或电路21的延迟时间的差的观点而言，激活函数电路12A优选为包括延迟时间与逻辑或电路21的延迟时间相同的逻辑或电路22。
(第三实施方式)
图11是示出根据本公开的第三实施方式的激活函数电路的配置的示图。
与第一实施方式的激活函数电路12(参考图4)相比较，激活函数电路12B进一步包括组合电路23、第一触发器24、以及第二触发器25。
组合电路23是本公开的第三逻辑电路的实例。第一触发器24是本公开的第一时序电路的实施例。第二触发器25是本公开的第二时序电路的实施例。
组合电路23包括具有以多级连接的多个缓冲器电路(延迟电路)的第一缓冲器电路组26、具有以多级连接的多个缓冲器电路(延迟电路)的第二缓冲器电路组27以及异或电路28。
第一缓冲器电路组26对逻辑或电路21的输出信号进行延迟并且将信号输出至异或电路28的一个输入端子。第二缓冲器电路组27对信号tvin -进行延迟并且将信号输出至异或电路28的另一输入端子。
D型第一触发器24保持逻辑或电路21的输出信号处于组合电路23的输出信号S的上升边缘和下降边缘，并且输出信号tvout +。
D型第二触发器25保持信号tvin -处于组合电路23的输出信号S的上升边缘和下降边缘，并且输出信号tvout -。
组合电路23包括第一缓冲器电路组26和第二缓冲器电路组27，以确保第一触发器24和第二触发器25的设置时间。
第一缓冲器电路组26对逻辑或电路21的输出信号进行延迟，而第二缓冲器电路组27对信号tvin -进行延迟。相应地，在晚于逻辑或电路21的输出信号和信号tvin -的定时，将异或电路28的输出信号S输入至第一触发器24和第二触发器25。
这确保了第一触发器24的设置时间，使得可以可靠地保持逻辑或电路21的输出信号。同样，确保了第二触发器25的设置时间，使得可以可靠地保持信号tvin -。
应注意，信号tvin +经过逻辑或电路21，以被输入至第一触发器24，而在不经过逻辑电路的情况下，将信号tvin -输入至第二触发器25。因此，优选为将第二缓冲器电路组27中的缓冲器电路的数量设置为大于第一缓冲器电路组26中的缓冲器电路的数量。如实例中示出的，第一缓冲器电路组26包括三个缓冲器电路，而第二缓冲器电路组27包括四个缓冲器电路。
在激活函数电路12B中，第一触发器24保持逻辑或电路21的输出信号并且输出信号tvout +。进一步地，第二触发器25保持信号tvin -并且输出信号tvout -。因此，在第一触发器24保持逻辑或电路21的输出信号并且第二触发器25保持信号tvin -之后，前一级中的乘积累加运算电路11(参考图2)可以停止信号tvin +和信号tvin -的输出。通过该配置，前一级中的乘积累加运算电路11能够开始后续的乘积累加运算。
这能够使得激活函数电路12B实现高速神经运算。
(第四实施方式)
图12是示出根据本公开的第四实施方式的激活函数电路的配置的示图。
与第三实施方式的激活函数电路12B(参考图11)相比较，激活函数电路12C进一步包括逻辑或电路22(参考第二实施方式的图10)。与第三实施方式的激活函数电路12B相比较，激活函数电路12C包括组合电路23A、而非组合电路23。
与第三实施方式的组合电路23(参考图11)相比较，组合电路23A包括第二缓冲器电路组27A、而非第二缓冲器电路组27。
在激活函数电路12C中，信号tvin +经过逻辑或电路21，以被输入至第一触发器24，并且信号tvin -经过逻辑或电路22，以被输入至第二触发器25。
因此，优选为将第二缓冲器电路组27A中的缓冲器电路的数量设置为等于第一缓冲器电路组26中的缓冲器电路的数量。如实例中示出的，第一缓冲器电路组26包括三个缓冲器电路，且第二缓冲器电路组27A包括三个缓冲器电路。
激活函数电路12C在操作方面与激活函数电路12B类似。
在第四实施方式中，组合电路23A包括位于异或电路28的输入端子侧的第一缓冲器电路组26和第二缓冲器电路组27A。然而，本公开并不局限于此。组合电路23A可以包括位于异或电路28的输出端子侧的一个缓冲器电路组，而非第一缓冲器电路组26和第二缓冲器电路组27A。这使得可以抑制缓冲器电路的数量。
(第五实施方式)
图13是示出根据本公开的第五实施方式的最大池化电路的配置的示图。
与第一实施方式的最大池化电路13(参考图8)相比较，最大池化电路13A包括第一电路41-1A和41-2A，而非第一电路41-1和41-2。
与第一电路41-1(参考图8)相比较，第一电路41-1A包括第二时间长度信号输出电路52A，而非第二时间长度信号输出电路52。
与第二时间长度信号输出电路52(参考图8)相比较，第二时间长度信号输出电路52A包括充电/放电电路53A，而非充电/放电电路53。
与充电/放电电路53(参考图8)相比较，充电/放电电路53A包括电阻器64A，而非第一恒定电流源64。与充电/放电电路53相比较，充电/放电电路53A包括电阻器66A，而非第二恒定电流源66。
因为第一电路41-2A的电路配置与第一电路41-1A的电路配置相似，所以将省去其描述。
当第一开关65接通时，经由电阻器64A从电源电位VDD对电容器62进行充电。进一步地，当第二开关67接通时，经由电阻器66A对电容器62进行放电。
此处，电阻器64A的电阻值是Rcharge，电阻器66A的电阻值是Rdischarge，并且电容器62的电容值是C。由电阻器64A和电容器62形成的RC串联电路的时间常数是(Rcharge*C)。由电阻器66A和电容器62形成的RC串联电路的时间常数是(Rdischarge*C)。当充电时间充分短于时间常数(Rcharge*C)并且放电时间充分短于时间常数(Rdischarge*C)时，下列式子(5)和(6)保持为近似方程式。
Vc≈((VDD/Rcharge)/C)*ΔTcharge+Vref (5)
ΔTdischarge
≈(Vc-Vref)/(VDD/Rdischarge/C)
＝(Rdischarge/Rcharge)*ΔTcharge (6)
以这种方式，最大池化电路13A能够执行与最大池化电路13相似的运算。
进一步地，当调整为Rcharge<Rdischarge时，最大池化电路13A能够将时间长度ΔTdischarge设置为比时间长度ΔTcharge更长。即，最大池化电路13A能够将放电时间设置为比充电时间更长。通过该设置，最大池化电路13A还能够对输入时间信息进行放大。
(第六实施方式)
图14是示出根据本公开的第六实施方式的最大池化电路的配置的示图。
与第一实施方式的最大池化电路13(参考图8)相比较，最大池化电路13B包括第一电路41-1B和41-2B，而非第一电路41-1和41-2。
与第一电路41-1(参考图8)相比较，第一电路41-1B包括第二时间长度信号输出电路52B，而非第二时间长度信号输出电路52。
与第二时间长度信号输出电路52(参考图8)相比较，第二时间长度信号输出电路52B包括充电/放电电路53B，而非充电/放电电路53。
与充电/放电电路53(参考图8)相比较，充电/放电电路53B不包括第一恒定电压源61或第二恒定电压源68。
在第一电路41-1B和第一电路中41-2B两者中，从一个第一恒定电压源61向充电/放电电路53B的电容器62的一端和比较器69的反相端子供应参考电位Vref。
因此，与最大池化电路13相比较，最大池化电路13B能够减少恒定电压源的数量。
(第七实施方式)
图15是示出根据本公开的第七实施方式的最大池化电路的比较器的配置的示图。
在上述各个实施方式中，在能够容忍由于比较器69的偏差而产生的时间长度误差的情况下，比较器69不需要具有偏差去除功能。然而，如图15中示出的，在不可容忍由于比较器69的偏差而产生的时间长度误差的情况下，优选为比较器69具有偏差去除功能。
比较器69包括第一电路91、第二电路92以及第三电路93。
为差分对电路的第一电路91包括电容器121。第一电路91进一步包括N沟道晶体管122、123以及125。第一电路91进一步包括P沟道晶体管124和126。
晶体管122的源极连接至标准电位。将预定偏置电位Vbias输入至晶体管122的栅极。晶体管122的漏极电连接至晶体管123的源极和晶体管125的源极。
经由作为输入电容器的电容器121将信号S5输入至晶体管123的栅极。晶体管123的漏极电连接至晶体管124的漏极和栅极。
晶体管124的源极电连接至电源电位VDD。
将参考电位Vref输入至晶体管125的栅极。晶体管125的漏极电连接至节点N1。
晶体管126的漏极电连接至节点N1。晶体管126的栅极电连接至晶体管124的栅极和漏极。晶体管126的源极电连接至电源电位VDD。
第二电路92包括N沟道晶体管127、P沟道晶体管129以及电容器128。
晶体管127的源极电连接至标准电位。将偏置电位Vbias输入至晶体管127的栅极。晶体管127的漏极电连接至节点N2。
晶体管129的漏极电连接至节点N2。晶体管129的栅极电连接至节点N1。晶体管129的源极电连接至电源电位VDD。
电容器128的一端电连接至节点N2。电容器128的另一端经由开关137电连接至节点N1。将作为重置信号的信号S0输入至开关137的控制端子。
开关136电连接在晶体管123的栅极与节点N2之间。将作为重置信号的信号S0输入至开关136的控制端子。
第三电路93包括开关130、133以及135、N沟道晶体管131、P沟道晶体管132以及反相电路(反相器电路)134。
晶体管131的源极经由开关130电连接至标准电位。将作为使能控制信号的信号S1输入至开关130的控制端子。晶体管131的栅极电连接至节点N2。晶体管131的漏极电连接至节点N3。
晶体管132的漏极连接至节点N3。晶体管132的栅极电连接至节点N2。晶体管132的源极经由开关133电连接至电源电位VDD。将信号S1输入至开关133的控制端子。
反相电路134使信号S1反相并且将反相信号S1输出至开关135的控制端子。开关135电连接在节点N3与标准电位之间。
第三电路93从节点N3输出信号S6。
在信号S5的电位低于参考电位Vref的情况下，作为差分对电路的第一电路91从节点N1输出低电平信号。进一步地，当信号S5的电位是参考电位Vref以上时，第一电路91从节点N1输出高电平信号。
在从第二电路92的节点N1输入低电平信号的情况下，晶体管129接通并且从节点N2输出高电平信号。进一步地，在从第二电路92的节点N1输入高电平信号的情况下，晶体管129关断并且从节点N2输出低电平信号。
在第三电路93中，当作为使能控制信号的信号S1处于高电平并且从节点N2输入高电平信号时，晶体管131接通并且从节点N3输出低电平信号S6。
在第三电路93中，当作为使能控制信号的信号S1处于高电平并且从节点N2输入低电平信号时，晶体管132接通并且从节点N3输出高电平信号S6。
当作为使能控制信号的信号S1下降至低电平时，晶体管131和132关断，开关135接通，并且节点N3表示标准电位。因此，第三电路93从节点N3输出低电平信号S6。
进一步地，比较器69使用作为重置信号的信号S0作为偏差信息获取信号。当作为重置信号的信号S0上升至高电平时，节点N1和节点N2经由电容器128而电连接，并且节点N2与晶体管123的栅极电连接至彼此。
由此，比较器69先将表示比较器69的偏差信息的电荷保存在电容器121中。之后，比较器69执行信号S5与参考电位Vref之间的比较操作，从而实现无偏差比较器功能。
本说明书中描述的效果仅是实施例，并且由此，可以存在其他效果，并不局限于所例证的效果。
应注意，本技术还能够具有下列配置。
(1)一种信号处理电路，
在第一输入信号改变的第一定时早于或与第二输入信号改变的第二定时相同的情况下，在第一定时输出第一输出信号并且在第二定时输出第二输出信号，并且在第一定时晚于第二定时的情况下，在第二定时输出第一输出信号和第二输出信号。
(2)根据(1)所述的信号处理电路，包括：
第一逻辑电路，对第一输入信号和第二输入信号执行逻辑运算并且输出第一输出信号。
(3)根据(2)所述的信号处理电路，
其中，第一逻辑电路是对第一输入信号和第二输入信号执行逻辑或运算并且输出第一输出信号的逻辑或电路。
(4)根据(2)或(3)所述的信号处理电路，
其中，输出第二输入信号作为第二输出信号。
(5)根据(2)或(3)所述的信号处理电路，进一步包括：
第二逻辑电路，对第二输入信号执行逻辑运算并且输出第二输出信号。
(6)根据(5)所述的信号处理电路，
其中，第二逻辑电路的电路延迟时间与第一逻辑电路的电路延迟时间相同。
(7)根据(5)或(6)所述的信号处理电路，
其中，第二逻辑电路是对第二输入信号和第二输入信号执行逻辑或运算并且输出第二输出信号的逻辑或电路。
(8)根据(2)至(7)中任一项所述的信号处理电路，进一步包括：
第三逻辑电路，对第一输出信号和第二输出信号执行逻辑运算并且输出指示保持第一输出信号和第二输出信号的定时的定时信号；
第一时序电路，基于定时信号保持并且输出第一输出信号；以及
第二时序电路，基于定时信号保持并且输出第二输出信号。
(9)根据(8)所述的信号处理电路，
其中，第一时序电路和第二时序电路中的每个时序电路是触发器。
(10)一种信号处理设备，包括：
乘积累加运算电路，执行分别使多个信号与第一组的系数相乘并且相加的第一乘积累加运算并且输出第一信号，并且执行分别使多个信号与第二组的系数相乘并且相加的第二乘积累加运算并且输出第二信号；和
信号处理电路，在第一信号改变的第一定时早于或与第二信号改变的第二定时相同的情况下，在第一定时输出第一输出信号并且在第二定时输出第二输出信号，并且在第一定时晚于第二定时的情况下，在第二定时输出第一输出信号和第二输出信号。
(11)根据(10)所述的信号处理电路，进一步包括：
第二信号处理电路，电连接至多个信号处理电路并且输出第一输出信号和第二输出信号，第一输出信号和第二输出信号在第一输出信号改变的第一定时和第二输出信号改变的第二定时之间具有最长时间长度。
(12)根据(10)或(11)所述的信号处理设备，
其中，第一组的系数是分别表示正负载的系数；并且
第二组的系数是分别表示负负载的绝对值的系数。
(13)一种信号处理方法，包括：
在第一输入信号改变的第一定时早于或与第二输入信号改变的第二定时相同的情况下，在第一定时输出第一输出信号并且在第二定时输出第二输出信号；并且
在第一定时晚于第二定时的情况下，在第二定时输出第一输出信号和第二输出信号。
参考标号列表
1 神经网络设备
2 第一层电路
3 第一层间电路
4 第二层电路
5 第二层间电路
11 乘积累加运算电路
11p 第一乘积累加运算电路
11m 第二乘积累加运算电路
12 激活函数电路
12A 激活函数电路
12B激活函数电路
12C 激活函数电路
13 最大池化电路
13A 最大池化电路
13B 最大池化电路
21 逻辑或电路
22 逻辑或电路
23 组合电路
23A 组合电路
24 第一触发器
25第二触发器
26 第一缓冲器电路组
27 第二缓冲器电路组
27A 第二缓冲器电路组
28 异或电路
41-1 第一电路
41-1A第一电路
41-1B 第一电路
41-2 第一电路
41-2A 第一电路
41-2B 第一电路
42 第二电路
51 第一时间长度信号输出电路
52 第二时间长度信号输出电路
52A 第二时间长度信号输出电路
52B 第二时间长度信号输出电路
53 充电/放大电路
53A 充电/放大电路
53B 充电/放大电路
69 比较器
91 第一电路
92 第二电路
93 第三电路。

Claims (13)

1.一种信号处理电路，
在第一输入信号改变的第一定时早于或与第二输入信号改变的第二定时相同的情况下，在所述第一定时输出第一输出信号并且在所述第二定时输出第二输出信号，并且在所述第一定时晚于所述第二定时的情况下，在所述第二定时输出所述第一输出信号和所述第二输出信号。
2.根据权利要求1所述的信号处理电路，包括：
第一逻辑电路，对所述第一输入信号和所述第二输入信号执行逻辑运算并且输出所述第一输出信号。
3.根据权利要求2所述的信号处理电路，
其中，所述第一逻辑电路是对所述第一输入信号和所述第二输入信号执行逻辑或运算并且输出所述第一输出信号的逻辑或电路。
4.根据权利要求2所述的信号处理电路，
其中，输出所述第二输入信号作为所述第二输出信号。
5.根据权利要求2所述的信号处理电路，进一步包括：
第二逻辑电路，对所述第二输入信号执行逻辑运算并且输出所述第二输出信号。
6.根据权利要求5所述的信号处理电路，
其中，所述第二逻辑电路的电路延迟时间与所述第一逻辑电路的电路延迟时间相同。
7.根据权利要求5所述的信号处理电路，
其中，所述第二逻辑电路是对所述第二输入信号和所述第二输入信号执行逻辑或运算并且输出所述第二输出信号的逻辑或电路。
8.根据权利要求2所述的信号处理电路，进一步包括：
第三逻辑电路，对所述第一输出信号和所述第二输出信号执行逻辑运算并且输出指示保持所述第一输出信号和所述第二输出信号的定时的定时信号；
第一时序电路，基于所述定时信号保持并且输出所述第一输出信号；以及
第二时序电路，基于所述定时信号保持并且输出所述第二输出信号。
9.根据权利要求8所述的信号处理电路，
其中，所述第一时序电路和所述第二时序电路中的每个时序电路是触发器。
10.一种信号处理设备，包括：
乘积累加运算电路，执行分别使多个信号与第一组的系数相乘并且相加的第一乘积累加运算并且输出第一信号，并且执行分别使所述多个信号与第二组的系数相乘并且相加的第二乘积累加运算并且输出第二信号；和
信号处理电路，在所述第一信号改变的第一定时早于或与所述第二信号改变的第二定时相同的情况下，在所述第一定时输出第一输出信号并且在所述第二定时输出第二输出信号，并且在所述第一定时晚于所述第二定时的情况下，在所述第二定时输出所述第一输出信号和所述第二输出信号。
11.根据权利要求10所述的信号处理设备，进一步包括：
第二信号处理电路，电连接至多个所述信号处理电路并且输出所述第一输出信号和所述第二输出信号，所述第一输出信号和所述第二输出信号在所述第一输出信号改变的第一定时和所述第二输出信号改变的第二定时之间具有最长时间长度。
12.根据权利要求10所述的信号处理设备，
其中，所述第一组的所述系数是分别表示正负载的系数；并且
所述第二组的所述系数是分别表示负负载的绝对值的系数。
13.一种信号处理方法，包括：
在第一输入信号改变的第一定时早于或与第二输入信号改变的第二定时相同的情况下，在所述第一定时输出第一输出信号并且在所述第二定时输出第二输出信号；并且
在所述第一定时晚于所述第二定时的情况下，在所述第二定时输出所述第一输出信号和所述第二输出信号。
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