JP2022174262A - 電子回路 - Google Patents
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Abstract
Description
図7は、電子回路101の例を示した回路図である。電子回路101の前段部の構成は、電子回路100の前段部と同様である。電子回路101の前段部では、電子回路100と同様、サンプルホールド回路SH1の論理端子VC1に接続された遅延素子D0を省略することができる。以下では、電子回路101のうち、電子回路の後段部に相当する、複数のスイッチと、量子化回路51の構成を説明する。
図8は、電子回路102の例を示した回路図である。電子回路102の量子化回路51Aでは、比較器CMPy(y=1、2、・・・、2M)の前段部に、差動増幅器Ayが設けられている。すなわち、スイッチSWxは、差動増幅器Ayの第1端子に接続されている。ここで、差動増幅器は、増幅器の一例である。また、参照電位VRyは、差動増幅器Ayの第2端子に接続されている。そして、差動増幅器Ayの第1端子は、比較器CMPyの第1端子に接続されている。同様に、差動増幅器Ayの第2端子は、比較器CMPyの第2端子に接続されている。電子回路102の構成では、信号および参照電圧が増幅されてから比較器CMPyに供給されるため、量子化処理におけるノイズの影響を抑制することが可能である。差動増幅器Ayが追加されている点を除けば、電子回路102のその他の部分の構成は、上述の電子回路101と同様である。
図9は、電子回路103の例を示した回路図である。電子回路103の量子化回路52では、スイッチSWx(x=1、2、・・・、N)の制御端子に、DフリップフロップFxのQ端子ではなく、遅延素子VDxが接続されている。すなわち、電子回路103では、端子VTPと、スイッチSWNの制御端子との間には、N個の遅延素子VDxが直列に接続されている。それぞれの遅延素子VDxの遅延量は、端子CLKから供給されるクロック信号CLK_Bの周波数の逆数1/fbに等しい時間に設定されている。なお、端子CLKは、図1の分周器12のまたは、図7または図8のクロック生成器31に供給されているものとする。このため、端子VTPから供給された信号の時間遅れは、通過した遅延素子VDxの数に応じて大きくなる。電子回路102と同様、N個のスイッチSWxは、順次、番号xの昇順にONする(切り替わる)。
図10は、電子回路104の例を示した回路図である。電子回路104は、上述の電子回路100~103の機能に加え、追加的な機能を備えている。電子回路104では、電子回路100の前段部の構成が変更されている。電子回路104は、N個の遅延素子Dx(x=0、1、2、・・・、N-1)に代わり、遅延量(時間遅れ)が調整可能なN個の可変遅延素子D´x(x=0、1、2、・・・、N-1)を備えている。また、それぞれの可変遅延素子D´xは、遅延同期ループ回路33に接続されている。遅延同期ループ回路33は、それぞれの可変遅延素子D´xに対して遅延量の基準となる信号(基準信号)を送出する。それぞれの可変遅延素子D´xは、基準信号に対応する遅延量を設定する。一般に、遅延素子の遅延量は、電圧、温度、プロセスによってばらつくことが知られている。電子回路104を用いることにより、N個の可変遅延素子D´xの遅延量を高い精度で所望の値に設定することが可能になる。したがって、サンプリング処理において、一定のサンプリングレートを維持することができる。また、入力信号の種類、計測対象の回路、計測タイミングによって、サンプリングレートを変更することが可能となる。なお、電子回路104のその他の構成要素は、上述の電子回路100と同様である。
図11は、電子回路105の例を示した回路図である。電子回路105も、上述の電子回路100~103の機能に加え、追加的な機能を備えている。電子回路105でも、電子回路100の前段部の構成が変更されている。電子回路105は、N個の遅延素子Dx(x=0、1、2、・・・、N-1)に代わり、遅延量(時間遅れ)が調整可能なN個の可変遅延素子D´x(x=0、1、2、・・・、N-1)を備えている。また、それぞれの可変遅延素子D´xは、遅延制御回路35に接続されている。遅延制御回路35は、それぞれの可変遅延素子D´xの遅延量を変更させる。したがって、信号(例えば、パワーデバイスのドレイン電圧またはドレイン電流)の変化が遅い場合でも、サンプリングレートを変更し、波形の計測対象の部分(例えば、パルスの立ち上がりなど)を漏れなくサンプリングすることが可能となる。また、計測対象の波形に適合した、サンプリングレートを使うことができるようになる。なお、電子回路104のその他の構成要素は、上述の電子回路100と同様である。
上述の図6に示したタイミングチャートでは、サンプルホールド回路SH1の論理端子VC1に供給された第1パルス信号のパルスの立ち下がりエッジが、端子VINに入力される信号(入力信号)のパルスの立ち上がりのタイミングと一致している。このため、電子回路は、入力信号のパルスの立ち上がりタイミングをサンプリング期間Psampとして、アナログデジタル変換を行うことができた。ただし、このような処理を実現するためには、サンプリングを開始したいタイミングでサンプルホールド回路SH1の論理端子VC1にパルスを供給する必要がある。以下では、電子回路100との相違点を中心に、サンプリング処理の開始タイミングを制御することが可能な電子回路の例について述べる。
上述の電子回路100~106は、参照電圧とサンプリング電圧を比較する比較器CMPyまたは、サンプリング電圧を量子化したデジタル信号を生成するアナログデジタル変換器30を備えていた。電子回路の周辺にある回路(例えば、電圧回路)の電圧変動が、回路の寄生容量によって伝播し、比較器CMPyまたはアナログデジタル変換器30の誤作動を引き起こす可能性がある。そこで、計測対象の回路にパワーデバイスが含まれる場合、パワーデバイスを駆動する信号(例えば、トランジスタ21のゲート端子に供給される信号)のパルスのエッジから時差をおいて、サンプルホールド回路SH1のサンプリング電圧を、比較器CMPyまたは、アナログデジタル変換器30に転送すれば、ノイズの影響を軽減することが可能である。ここで、パルスのエッジは、立ち上がりエッジと、立ち下がりエッジの両方を含むものとする。端子VTPに電圧信号のパルスが供給されたことをトリガとして、サンプルホールド回路SH1のサンプリング電圧は、比較器CMPyまたは、アナログデジタル変換器30に転送される。
パワーデバイスでは、寄生容量および寄生インダクタンスの影響により、電圧変動が生じることがある。この電圧変動はリンギングとも称される。このリンギングは、例えば、スイッチング時におけるパワーデバイスの出力波形に現れる。パワーデバイスがトランジスタである場合、リンギングは、電圧波形の立ち上がりエッジおよび/または立ち下がりエッジ近傍における高周波成分のノイズとして現れる。以下では、リンギングの影響を軽減し、高い精度のアナログデジタル変換処理を実現する電子回路の例を説明する。
図18は、電子回路109の例を示した回路図である。電子回路109は、電子回路100にスイッチSWR1と、スイッチSWR2とを追加した構成となっている。電子回路109では、電源電位vddと、端子VINとの間にスイッチSWR2が接続されている。また、端子VINと、グラウンドvssとの間にスイッチSWR1が接続されている。なお、図18には、電子回路109だけでなく、電力回路20bも示されている。電力回路20bは、電力回路20の抵抗器r1およびr2がそれぞれコンデンサc1およびc2に置き換えられた回路である。電力回路20bのように、パワーデバイスの出力電圧(例えば、トランジスタ21のドレイン電圧)が容量分圧されてから端子VINに接続される構成を用いることができる。ただし、このような構成では、アナログデジタル変換を行う前に、計測される信号が以前端子VINに入力された信号に影響されないよう、端子VINの電圧レベルをリセットする必要がある。そこで、電子回路109では、スイッチSWR1およびSWR2をONにし、端子VINの電圧レベルをリセットする。スイッチSWR1およびSWR2は、例えば、上述の制御回路14または16(図示せず)によって制御される。これにより、パワーデバイスの出力電圧が容量分圧されている場合にも、高い精度でアナログデジタル変換を行うことが可能となる。
上述では、主にトランジスタのドレイン端子における電圧信号をアナログデジタル変換する場合を例に、電子回路の説明を行った。ただし、電子回路がアナログデジタル変換の対象とする信号は、これに限定されない。電子回路の端子VINは、トランジスタのドレイン以外の端子に接続されていてもよい。電子回路は、その他のパワーデバイスから出力される信号をアナログデジタル変換してもよい。例えば、以下で述べるように、電子回路は、電流信号を計測し、当該計測値に基づく電圧信号をアナログデジタル変換してもよい。
上述では、比較器またはアナログデジタル変換器を含む電子回路100~109について説明した。上述の電子回路100~109の回路図に、比較器が明示的に描かれていない場合であっても、アナログデジタル変換器を構成する回路の内部の構成要素として、比較器が含まれている場合もある。以下では、上述の電子回路100~109で使われる比較器の例について説明する。
10 信号生成回路
11、31 クロック生成器
12 分周器
13、17 ワンショット回路
14、16 制御回路
15 リンギング検出回路
20、20a、20b 電力回路
21 トランジスタ
22 ダイオード
23 インダクタ
24 信号発生器
30 アナログデジタル変換器
32 デコーダ
33 遅延同期ループ回路
34、34a シフトレジスタ
35 遅延制御回路
36、37 比較器
40 増幅回路
50、51、51A、52 量子化回路
100、101、102、103、104、105、106、107、108、109 電子回路
Claims (22)
- 第1パルス信号を遅延させ、第1信号にする第1遅延素子と、
前記第1信号を遅延させ、第2信号にする第2遅延素子と、
前記第1信号に応じて、入力信号の第1電圧を保持する第1保持回路と、
前記第2信号に応じて、前記入力信号の第2電圧を保持する第2保持回路と、
第2パルス信号に基づいて、異なる立ち上がり時刻である第3信号および第4信号にし、
前記第3信号に基づいて、前記第1電圧を量子化し、
前記第4信号に基づいて、前記第2電圧を量子化する量子化回路と、
前記第1保持回路および前記量子化回路に接続され、前記第3信号に応じて切り替わる第1スイッチと、
前記第2保持回路および前記量子化回路に接続され、前記第4信号に応じて切り替わる第2スイッチと、を備え、
前記量子化回路は、前記第1スイッチの切り替えに応じて前記第1電圧を量子化し、前記第2スイッチの切り替えに応じて前記第2電圧を量子化し、
前記量子化回路は、
前記第2パルス信号を遅延させ、前記第3信号にする第3遅延素子と、
前記第3信号を遅延させ、前記第4信号にする第4遅延素子と、
前記第1スイッチおよび前記第2スイッチに接続され、前記第1電圧および前記第2電圧を、第1参照電位と比較する第1比較器と、
前記第1スイッチおよび前記第2スイッチに接続され、前記第1電圧および前記第2電圧を、第2参照電位と比較する第2比較器と、
前記第1比較器における前記第1電圧の比較結果および前記第2電圧の比較結果、並びに前記第1比較器における前記第1電圧の比較結果および前記第2電圧の比較結果に基づき、前記第1電圧および前記第2電圧をデジタル化して出力する変換回路と、を含み、
前記第3信号は、前記第3遅延素子から前記第1スイッチに供給され、
前記第4信号は、前記第4遅延素子から前記第2スイッチに供給される、電子回路。 - 第1パルス信号を遅延させ、第1信号にする第1遅延素子と、
前記第1信号を遅延させ、第2信号にする第2遅延素子と、
前記第1信号に応じて、入力信号の第1電圧を保持する第1保持回路と、
前記第2信号に応じて、前記入力信号の第2電圧を保持する第2保持回路と、
第2パルス信号に基づいて、異なる立ち上がり時刻である第3信号および第4信号にし、
前記第3信号に基づいて、前記第1電圧を量子化し、
前記第4信号に基づいて、前記第2電圧を量子化する量子化回路と、
前記第1保持回路および前記量子化回路に接続され、前記第3信号に応じて切り替わる第1スイッチと、
前記第2保持回路および前記量子化回路に接続され、前記第4信号に応じて切り替わる第2スイッチと、
前記第3信号を前記第1スイッチに供給し、前記第4信号を前記第2スイッチに供給するシフトレジスタと、
前記第1スイッチおよび前記第2スイッチに接続されるアナログデジタル変換器と、
前記シフトレジスタに接続され、半導体素子に供給する入力電圧を決定し、前記入力電圧に基づいて、前記シフトレジスタが前記第2パルス信号を供給する時刻を決定する第2制御回路と、をさらに備え、
前記量子化回路は、前記第1スイッチの切り替えに応じて前記第1電圧を量子化し、前記第2スイッチの切り替えに応じて前記第2電圧を量子化し、クロック信号に基づいて前記第2パルス信号を遅延させて前記第3信号および前記第4信号にする、電子回路。 - 第1パルス信号を遅延させ、第1信号にする第1遅延素子と、
前記第1信号を遅延させ、第2信号にする第2遅延素子と、
前記第1信号に応じて、入力信号の第1電圧を保持する第1保持回路と、
前記第2信号に応じて、前記入力信号の第2電圧を保持する第2保持回路と、
第2パルス信号に基づいて、異なる立ち上がり時刻である第3信号および第4信号にし、
前記第3信号に基づいて、前記第1電圧を量子化し、
前記第4信号に基づいて、前記第2電圧を量子化する量子化回路と、
前記第1保持回路および前記量子化回路に接続され、前記第3信号に応じて切り替わる第1スイッチと、
前記第2保持回路および前記量子化回路に接続され、前記第4信号に応じて切り替わる第2スイッチと、
前記第3信号を前記第1スイッチに供給し、前記第4信号を前記第2スイッチに供給するシフトレジスタと、
前記第1スイッチおよび前記第2スイッチに接続されるアナログデジタル変換器と、
半導体素子に供給する入力電圧に基づいて、前記シフトレジスタが前記第2パルス信号を供給する時刻を決定する第2制御回路と、
前記入力電圧におけるリンギングを検出する検出回路と、
を備え、
前記量子化回路は、前記第1スイッチの切り替えに応じて前記第1電圧を量子化し、前記第2スイッチの切り替えに応じて前記第2電圧を量子化し、クロック信号に基づいて前記第2パルス信号を遅延させて前記第3信号および前記第4信号にし、
前記第2制御回路は、さらに前記検出回路から送信された前記リンギングの検出に関する通知に基づき、前記シフトレジスタが前記第2パルス信号を供給する時刻を決定する、電子回路。 - 第1パルス信号を遅延させ、第1信号にする第1遅延素子と、
前記第1信号を遅延させ、第2信号にする第2遅延素子と、
前記第1信号に応じて、入力信号の第1電圧を保持する第1保持回路と、
前記第2信号に応じて、前記入力信号の第2電圧を保持する第2保持回路と、
第2パルス信号に基づいて、異なる立ち上がり時刻である第3信号および第4信号にし、
前記第3信号に基づいて、前記第1電圧を量子化し、
前記第4信号に基づいて、前記第2電圧を量子化する量子化回路と、
前記第1保持回路および前記量子化回路に接続され、前記第3信号に応じて切り替わる第1スイッチと、
前記第2保持回路および前記量子化回路に接続され、前記第4信号に応じて切り替わる第2スイッチと、
前記第3信号を前記第1スイッチに供給し、前記第4信号を前記第2スイッチに供給するシフトレジスタと、
前記第1スイッチおよび前記第2スイッチに接続されるアナログデジタル変換器と、
前記入力信号が供給される入力端子と、
前記入力端子に接続される第1コンデンサと、
前記第1コンデンサとグラウンドとの間に接続される第2コンデンサと、
電源電位と前記入力端子との間に接続される第3スイッチと、
前記入力端子とグラウンドとの間に接続される第4スイッチとをさらに備え、
前記第3スイッチ及び前記第4スイッチは、前記アナログデジタル変換器がアナログデジタル変換を行う前にオンする、電子回路。 - 第1パルス信号を遅延させ、第1信号にする第1遅延素子と、
前記第1信号を遅延させ、第2信号にする第2遅延素子と、
前記第1信号に応じて、入力信号の第1電圧を保持する第1保持回路と、
前記第2信号に応じて、前記入力信号の第2電圧を保持する第2保持回路と、
第2パルス信号に基づいて、異なる立ち上がり時刻である第3信号および第4信号にし、
前記第3信号に基づいて、前記第1電圧を量子化し、
前記第4信号に基づいて、前記第2電圧を量子化する量子化回路と、
入力電圧を制御する信号発生器と、
前記入力信号と参照電位を比較する第3比較器と、
前記信号発生器および前記第3比較器に接続される第3制御回路と、をさらに備え、
前記第1遅延素子は可変遅延素子であり、
前記第3制御回路は、前記信号発生器が前記入力電圧を変更したときから、前記第3比較器の出力電圧が変化するまでの時差に基づき、前記可変遅延素子の遅延量を決定する、電子回路。 - 第1パルス信号を遅延させ、第1信号にする第1遅延素子と、
前記第1信号を遅延させ、第2信号にする第2遅延素子と、
前記第1信号に応じて、入力信号の第1電圧を保持する第1保持回路と、
前記第2信号に応じて、前記入力信号の第2電圧を保持する第2保持回路と、
第2パルス信号に基づいて、異なる立ち上がり時刻である第3信号および第4信号にし、
前記第3信号に基づいて、前記第1電圧を量子化し、
前記第4信号に基づいて、前記第2電圧を量子化する量子化回路と、
前記入力信号を供給する半導体素子およびグラウンドに接続される第1抵抗器と、
前記第1抵抗器と接続される第2抵抗器と、
前記第2抵抗器および参照電位に接続され、前記入力信号を供給する第2増幅器と、
前記第2抵抗器および前記第2増幅器の間にある第1ノードと、前記第2増幅器および入力端子の間にある第2ノードとを接続する第3抵抗器とをさらに備え、
前記半導体素子と前記第1抵抗器との接続ノードは、前記量子化回路の基準電圧に設定される、電子回路。 - 前記第1保持回路および前記量子化回路に接続され、前記第3信号に応じて切り替わる第1スイッチと、
前記第2保持回路および前記量子化回路に接続され、前記第4信号に応じて切り替わる第2スイッチとをさらに備え、
前記量子化回路は、前記第1スイッチの切り替えに応じて前記第1電圧を量子化し、前記第2スイッチの切り替えに応じて前記第2電圧を量子化する、
請求項5又は6に記載の電子回路。 - 前記量子化回路は、クロック信号に基づいて前記第2パルス信号を遅延させて前記第3信号および前記第4信号にし、
前記第3信号を前記第1スイッチに供給し、前記第4信号を前記第2スイッチに供給するシフトレジスタと、
前記第1スイッチおよび前記第2スイッチに接続されるアナログデジタル変換器と、を含む、
請求項1、又は7のいずれか一項に記載の電子回路。 - 前記量子化回路は、クロック信号に基づいて前記第2パルス信号を遅延させて前記第3信号および前記第4信号にし、
前記第3信号を前記第1スイッチに供給し、前記第4信号を前記第2スイッチに供給するシフトレジスタと、
前記第1スイッチおよび前記第2スイッチに接続され、前記第1電圧および前記第2電圧を、第1参照電位と比較する第1比較器と、
前記第1スイッチおよび前記第2スイッチに接続され、前記第1電圧および前記第2電圧を、第2参照電位と比較する第2比較器と、
前記第1比較器における前記第1電圧の比較結果および前記第2電圧の比較結果、並びに前記第1比較器における前記第1電圧の比較結果および前記第2電圧の比較結果に基づき、前記第1電圧および前記第2電圧をデジタル化して出力する変換回路とを含む、
請求項1、又は7に記載の電子回路。 - 前記量子化回路は、前記第1電圧、前記第2電圧、および第1参照電位を増幅し、前記第1比較器に供給する第1増幅器と、
前記第1電圧、前記第2電圧、および第2参照電位を増幅し、前記第2比較器に供給する第2増幅器とをさらに含む、
請求項9に記載の電子回路。 - 前記量子化回路は、前記第2パルス信号を遅延させ、前記第3信号にする第3遅延素子と、
前記第3信号を遅延させ、前記第4信号にする第4遅延素子と、
前記第1スイッチおよび前記第2スイッチに接続され、前記第1電圧および前記第2電圧を、第1参照電位と比較する第1比較器と、
前記第1スイッチおよび前記第2スイッチに接続され、前記第1電圧および前記第2電圧を、第2参照電位と比較する第2比較器と、
前記第1比較器における前記第1電圧の比較結果および前記第2電圧の比較結果、並びに前記第1比較器における前記第1電圧の比較結果および前記第2電圧の比較結果に基づき、前記第1電圧および前記第2電圧をデジタル化して出力する変換回路とを含み、
前記第3信号は、前記第3遅延素子から前記第1スイッチに供給され、
前記第4信号は、前記第4遅延素子から前記第2スイッチに供給される、
請求項2、3、4又は7に記載の電子回路。 - 半導体素子および前記シフトレジスタに接続され、前記半導体素子に供給する入力電圧を決定し、
前記入力電圧に基づいて、前記シフトレジスタが前記第2パルス信号を供給する時刻を決定する第2制御回路をさらに備える、
請求項4、8、又は9のいずれか一項に記載の電子回路。 - 前記入力電圧におけるリンギングを検出する検出回路を備え、
前記第2制御回路は、さらに前記検出回路から送信された前記リンギングの検出に関する通知に基づき、前記シフトレジスタが前記第2パルス信号を供給する時刻を決定する、 請求項12に記載の電子回路。 - 前記入力信号が供給される入力端子と、
前記入力信号を供給する半導体素子および前記入力端子との間に接続される第1コンデンサと、
前記第1コンデンサとグラウンドとの間に接続される第2コンデンサと、
電源電位と前記入力端子との間に接続される第3スイッチと、
前記入力端子とグラウンドとの間に接続される第4スイッチとをさらに備え、
前記第3スイッチ及び前記第4スイッチは、前記アナログデジタル変換器がアナログデジタル変換を行う前にオンする、
請求項2、3、又は8のいずれか一項に記載の電子回路。 - 半導体素子の入力電圧を制御する信号発生器と、
前記入力信号と参照電位を比較する第3比較器と、
前記信号発生器および前記第3比較器に接続される第3制御回路とをさらに備え、
前記第1遅延素子は可変遅延素子であり、
前記第3制御回路は、前記信号発生器が前記入力電圧を変更したときから、前記第3比較器の出力電圧が変化するまでの時差に基づき、前記可変遅延素子の遅延量を決定する、 請求項1乃至4、6のいずれか一項に記載の電子回路。 - 前記入力信号を供給する半導体素子およびグラウンドに接続される第1抵抗器と、
前記第1抵抗器と接続される第2抵抗器と、
前記第2抵抗器および参照電位に接続され、前記入力信号を供給する第2増幅器と、
前記第2抵抗器および前記第2増幅器の間にある第1ノードと、前記第2増幅器および入力端子の間にある第2ノードとに接続される第3抵抗器とをさらに備え、
前記半導体素子と前記第1抵抗器との接続ノードは、前記量子化回路の基準電圧に設定される、 請求項1乃至5のいずれか一項に記載の電子回路。 - 前記量子化回路は、少なくとも1つの第1比較器を含んでおり、
前記第1比較器は、
入力側の端子と出力側の端子が互いに接続される第1インバータおよび第2インバータを含むラッチ回路と、
入力された電圧を比較した結果に応じた電流によって前記ラッチ回路の前記第1インバータおよび第2インバータを駆動する差動対と、
前記差動対の動作状態を決定する第5スイッチと、
前記第5スイッチと基準電位との間に接続される第4抵抗器とを備え、
前記差動対は、前記第5スイッチと前記ラッチ回路との間に接続され、
前記ラッチ回路は、電源電位と、前記差動対との間に接続される、
請求項1乃至16のいずれか一項に記載の電子回路。 - 前記第1信号、前記第2信号、前記第3信号、および前記第4信号は、それぞれ立ち上がる時刻が異なる、
請求項1乃至17のいずれか一項に記載の電子回路。 - 前記第1信号は、前記第3信号よりも早く立ち上がる、
請求項1乃至18のいずれか一項に記載の電子回路。 - 前記第2パルス信号のパルス幅は、前記第1パルス信号のパルス幅よりも大きい、
請求項1乃至19のいずれか一項に記載の電子回路。 - 前記第1遅延素子および前記第2遅延素子は、可変遅延素子であり、
前記第1遅延素子および前記第2遅延素子の遅延量を決定する第1制御回路をさらに備える、
請求項1乃至20のいずれか一項に記載の電子回路。 - 前記入力信号を供給する半導体素子を備える、請求項2、3、4、6、12、14、15又は16のいずれか一項に記載の電子回路。
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