TWI571128B - 半導體裝置及其驅動方法 - Google Patents

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Description

半導體裝置及其驅動方法
本發明係關於一種半導體裝置及其驅動方法，更特別地係關於一種包括複數個類比至數位轉換器電路(analog-to-digital(A/D)converter circuit)的半導體裝置及驅動該半導體裝置的方法。進一步，本發明係關於一種半導體裝置，其中A/D轉換器電路係作為輸出電路，以及驅動該半導體裝置的方法。
M於半導體元件不斷縮小，使得記憶體容量越來越高，而CPU效能也能夠提升。最近在數位電子裝置像是記憶體或CPU等加入感測器技術的新功能令人矚目。舉例來說，在可攜式媒體播放器、智慧型手機，或其類似者上架設速度感測器或迴轉感測器(gyro sensor)可大幅提升其用途範圍。此外，由於可擷取影像的影像感測器實際上用途很廣，像是作為各種相機或視訊攝影機的影像拾取元件，或是做為光學滑鼠或二維條碼掃描器的感測器等。
影像感測器是能夠產生目標物影像的裝置，如第6圖所示，在被排列為二維陣列的每一個像素(pixel)601中的光學感測器會接收目標物所發出或反射的光，所接收到的光亮度會被轉換(光電轉換)為電子訊號，而電子訊號會被依序從每一個像素讀出。目前一般所用的影像感測器大致可分為電荷耦合裝置(CCD)影像感測器和互補金屬 氧化物半導體(CMOS)影像感測器。
CCD影像感測器根據其轉移函數，依序攜帶將被排列為二維陣列的像素的光電轉換所累積的電子，並從輸出電路輸出訊號。CMOS影像感測器藉由X-Y定址選擇可放大電子的像素，並從輸出電路輸出訊號。在CCD影像感測器中，所有的像素會在同一時間被定址，而訊號只會根據像素的排列順序輸出，而在CMOS影像感測器中，切換電晶體會受到控制，而定址會逐列重複，所以訊號輸出與像素的排列順序無關。CMOS影像感測器的輸出電路主要是採用並列提供的A/D轉換器電路。並列提供的A/D轉換器電路可快速地轉換來自像素的光感測器輸出的訊號。
於電子裝置中使用上述感測器時，需用到A/D轉換。A/D轉換是將類比訊號轉換為數位訊號。執行A/D轉換的電路稱為A/D轉換器電路。舉例來說，從影像感測器的像素的光感測器所輸出的訊號為類比訊號，為了要直接在電子裝置內使用類比訊號，類比訊號需要轉換為數位訊號。為了取得所需的數位訊號，訊號路徑的電路設計非常關鍵。
也就是說，較佳為在設計A/D轉換器電路時根據所需的數位訊號的效能而考慮到精確度和解析度。A/D轉換器電路的精確度是由S/N比決定。S/N比為訊號對雜訊的比例，而較高的S/N比代表較高的精確度。此外，較低的解析度會在轉換類比訊號為數位訊號時造成較大的誤差，而很難獲得所需的S/N比。
舉例來說，A/D轉換器電路的類型有積分型(integrating type)、連續近似(successive approximation type)，以及快閃型(flash type)。在積分型中，積分器(integrator)的輸入電壓為量測電壓，而輸出值係積分器的輸出的變動率。專利文件1揭示了一種積分A/D轉換器電路，其使用低頻時脈進行A/D轉換，達到小功率消耗和具有寬廣的動態範圍。在連續近似型中，比較器比較D/A轉換器電路輸出的參考電壓與一量測電壓，根據比較結果，連續地改變D/A轉換器的輸出，以獲得輸出數值。專利文件2揭示一連續近似型A/D轉換器電路，其藉由降低重新執行比較器操作的時間並實施比較器功能與A/D轉換功能的切換，有效地縮短處理時間。在快閃型中，不同的參考電壓會被輸入複數個比較器，量測電壓係與參考電壓比較，而由比較結果可獲得輸出數值。
此外，由於上述感測器中的像素正不斷地快速縮小，因此晶片上週邊電路也有必要縮小尺寸。CMOS影像感測器具有可將各種功能電路整合於一晶片上之優點，然而因為像素陣列的每一行中並行存在A/D轉換器電路，因此要縮減尺寸會有很大的問題。為了要獲得所需的數位訊號，A/D轉換器電路必須具有高效能和縮小的尺寸。
〔參考專利文件〕
〔專利文件1〕日本專利申請公開案第2003-32114號；
〔專利文件2〕日本專利申請公開案第2010-268139號。
然而，一般來說，要達到具有高精確度與高解析度的A/D轉換器電路需要靠複雜的電路設計。數位訊號可藉由A/D轉換器電路轉換，其將輸入電壓(類比訊號)的整個範圍均分，然後將輸入電壓與一參考電壓(reference voltage)比較並量化。分割數越大，解析度越高，而數位訊號與輸入電壓之間的誤差就越小。也就是說，輸入電壓的分割數、對應分割的輸入電壓之參考電壓數目，以及參考電壓本身的精確度會直接影響解析度等級和A/D轉換器電路的可靠度。因此，為了獲得對應於分割數之多個參考電壓或者要提高參考電壓的精確度，就必須犧牲電路空間。換句話說，電路尺寸不得不增加，以便提高A/D轉換器電路的解析度與獲得高精確度的數位訊號。
舉例來說，在積分式A/D轉換器電路中，具有高精確度，也就是，具有大電路尺寸運算放大器(OP amplifier)，須用於積分電路結構中。此外，在連續近似型A/D轉換器電路中，每一個D/A轉換器電路需要複數個電阻或電容。在快閃式A/D轉換器電路中，所需的比較器數目係與解析度成正比。如此一來，就很難達到縮減這些A/D轉換器電路尺寸的目的。
有鑑於上述問題，本發明的一實施例的目的是提供一種包括A/D轉換器電路的半導體裝置，其可執行不僅可以高精確度與高解析度執行A/D轉換，同時可縮小尺寸，以及用以驅動該半導體裝置的方法。
另外，本發明的一實施例的另一目的是提供一種包括讀出電路(readout circuit)的半導體裝置，其可輸出高精確度數位訊號，並可縮小尺寸，以及用以驅動該半導體裝置的方法。
上述的目的可藉由共享一個迴路電阻佈線(loop resistance wiring)來達成。特別地，一個迴路電阻佈線係由複數個電源供應開關(控制2個移位暫存器電路的輸出訊號的開關)與複數個輸出電路共用，並且用到一使用該電阻佈線與該複數個電源供應開關以產生一三角(階形)波之參考電壓。
架設於半導體裝置上的讀出電路包括複數個用於感測器陣列的個別行的輸出電路，一個參考電壓產生電路，複數條感測器輸出訊號線，複數條參考電壓輸出訊號線，以及一輸出訊號線。
每一個輸出電路包括一個A/D轉換器電路和一取樣保持電路(sample-and-hold circuit)。要注意的是每一輸出電路可僅由A/D轉換器電路組成而不包括取樣保持電路。輸出電路接收並轉換其對應的像素所輸出的電壓(類比信號)，然後輸出數位訊號。
取樣保持電路在特定時間擷取從其對應的像素所輸出的電壓(類比信號)，將電壓值保持不變，並且將電壓輸出至A/D轉換器電路。
A/D轉換器電路包括比較器和計數器。計數器可為非同步計數器或同步計數器。比較器可為交換電容比較器( switched capacitor comparator)或差動放大器電路。A/D轉換器電路所執行的A/D轉換是藉由比較器比較輸入自取樣保持電路的電壓(類比信號)和參考電壓，利用計數器數位化，然後以數位訊號輸出。要注意的是從輸出電路輸出的數位訊號和從A/D轉換器電路輸出的數位訊號係同一訊號。
藉由將輸入至A/D轉換器電路的電壓保持不變，取樣保持電路可避免在A/D轉換過程中的輸入電壓改變，造成A/D轉換器電路的可靠度下降。包括取樣保持電路的輸出電路結構，與不包括取樣保持電路的輸出電路結構相較下，前者可產生較高精確度的數位訊號。
參考電壓產生電路包括一個迴路電阻佈線、複數個電源供應開關、複數個移位暫存器電路，以及二個電源供應線。利用電源供應線可供應至少二個等級的電壓給迴路電阻佈線。迴路電阻佈線由複數個串聯為一迴路狀的電阻組成。為二個移位暫存器的每一級所設置之電源供應開關，是由移位暫存器的每一級的輸出訊號控制開/關，因此，供應給迴路電阻佈線的電壓可被控制。具有上述結構的參考電壓產生電路可利用電阻佈線和複數個電源供應開關產生具有三角(階形)波的參考電壓，其隨著時間改變(增加及減少)，並且將所產生的參考電壓輸出至為像素陣列的每一行所設置的輸出電路。也就是說，複數個輸出電路可接收所有位準的三角(階形)波作為參考電壓。因此，不需要複雜的電路結構，就可獲得多種參考電壓，以便提 供具有高精確度的A/D轉換器電路。
參考電壓的數目需視迴路電阻佈線的電阻分割數而定。電阻分割數可由複數個電源供應開關來控制。當參考電壓產生電路所產生的三角(階形)波較為平順時，迴路電阻佈線的電阻分割數較大，而參考電壓數目較高。也就是說，可更正確地讀取輸入電壓值。因此，藉由增加迴路電阻佈線的電阻分割數，可提供具有高精確度的參考電壓給A/D轉換器電路；所以可取得高精確性的數位訊號。在像素陣列上的每一列的迴路電阻佈線所佔的面積可縮減至一個電阻的面積。藉由大幅減少元件數目，可以提高參考電壓本身而不需要增加電路尺寸。
在本發明所揭示的一實施例中，迴路電阻佈線係由複數個電源供應開關(控制二個移位暫存器電路的輸出訊號)和複數個輸出電路共享。因此，可獲得具有三角(階形)波的高精確度參考電壓。此外，由於參考電壓可由迴路電阻佈線輸出至複數個輸出電路，A/D轉換器電路能夠用簡單結構的元件形成。所以，能夠達成具有高精確度與高解析度的A/D轉換與縮小電路尺寸的目的。
因此，在複數個電源供應開關和複數個輸出電路間共享一個迴路電阻佈線，並且利用以電阻佈線和複數個電源供應開關所產生的具有三角(階形)波的高精確度參考電壓，可以達到高精確度與高解析度的A/D轉換器電路，其架設面積可大幅減少。由於每一個A/D轉換器電路的組成元件數目少，所以用於像素陣列的每一行的A/D轉換器電 路之間的變異也小。
在輸出電路使用A/D轉換器電路，可以輸出高精確度的數位訊號。
本發明的一實施例為一半導體裝置，其包括複數條感測器輸出訊號線，其中該等在同一行的以矩陣排列之感測器係連接至該複數條感測器輸出訊號線中之一對應一條；一連接至該複數條感測器輸出訊號線中之該對應一條的輸出電路，該輸出電路並包括：一類比至數位轉換器電路，用以將一從該感測器輸入至該複數條感測器輸出訊號線中之該對應一條的類比訊號轉換為一數位訊號並輸出該數位訊號；一包括複數個串聯為一迴路狀的電阻之電阻佈線；一用以控制該電阻佈線與一第一電源供應線之間的連接之第一開關；一用以控制該電阻佈線與一第二電源供應線之間的連接之第二開關；一參考電壓輸出訊號線，以及用以控制該第一開關於一第一週期內導通與控制該第二開關於一包括該第一週期的第二週期內導通的移位暫存器，其中在電阻佈線中的一或更多個電阻係連接於第一開關與第二開關之間。參考電壓輸出訊號線與A/D轉換器電路係彼此連接。
本發明的另一實施例為一種用以驅動一半導體裝置的方法。該半導體裝置包括複數條感測器輸出訊號線，其中該等在同一行的以矩陣排列之感測器係連接至該複數條感測器輸出訊號線中之一對應一條；輸出電路的每一個連接至該複數條感測器輸出訊號線中之一對應一條，並且每一 輸出電路包括一比較器、一計數器，以及一取樣保持電路；一包括複數個串聯為一迴路狀的電阻之電阻佈線，該複數個電阻的每一個係連接至該等輸出電路中的一對應一個；一用以控制該電阻佈線與一第一電源供應線之間的連接之第一開關，該第一開關係連接至該電阻佈線的該等電阻中的一對應一個；一用以控制該電阻佈線與一第二電源供應線之間的連接之第二開關，該第二開關係連接至該電阻佈線的該等電阻中的一對應一個；一參考電壓輸出訊號線連接至該電阻佈線的該等電阻中的一對應一個，以及用以控制該第一開關於一第一週期內導通與控制該第二開關於一包括該第一週期的第二週期內導通的移位暫存器，其中在電阻佈線中的一或更多個電阻係連接於第一開關與第二開關之間。參考電壓輸出訊號線與輸出電路之對應一者係彼此連接。輸出電路利用以下方式，將輸入類比訊號轉換為數位訊號並輸出該數位訊號：該取樣保持電路擷取該等感測器輸出訊號線中的一對應一條的一電壓並保持該電壓常數之值。該比較器比較該等感測器輸出訊號線中的一對應一條的該電壓與該參考電壓輸出訊號線的一電壓。一高訊號(H)係於該等感測器輸出訊號線中的一對應一條的該電壓高於該參考電壓輸出訊號線的該電壓時被輸出，以及一低訊號(L)係於該等感測器輸出訊號線中的一對應一條的該電壓低於該參考電壓輸出訊號線的該電壓時被輸出。該計數器計數並數位化一輸出該高訊號(H)的週期。
根據本發明的實施例，一迴路電阻佈線係由複數個輸出電路共享，使得在感測器陣列的每一行上的讀出電路所佔的架設面積可大幅縮小。此外，所產生的參考電壓具高精確度，而輸出電路所用的A/D轉換器電路沒有用到複雜的電路結構，具有較小電路尺寸，因此可獲得高精確度的數位訊號。另外，由於每一個A/D轉換器電路的組成元件的數目可大幅縮減，用於感測器陣列的每一行的A/D轉換器電路之間的變異就不會太大。
以下將參考附屬圖表描述本發明的實施例。要注意的是本發明並不限於以下敘述，而熟悉此技藝者應可了解在不悖離本發明的精神與範疇下，可針對各種模式和細節進行各種修改。因此，本發明不應視為侷限在以下的實施例。要注意的是，在以下描述的結構中，不同圖示中具有類似功能的相同部分係以相同的參考數字表示，而不重複贅述。
在本實施例中，一種半導體裝置係採用具有較小尺寸並可輸出高精確度數位訊號的讀出電路，如第1圖、第2圖、第3A圖至第3D圖、第4圖，以及第5圖所示。
第1圖所示為讀出電路(readout circuit)100的組態，其A/D將形成於一矩陣中的複數個像素所輸出及透過複數條感測器輸出訊號線輸入的訊號(類比訊號)作轉換，並輸出數位訊號。讀出電路100包括複數個被設置於矩陣 中的複數個像素的不同行之輸出電路(output circuit)101(101_1到101_n，n為自然數)、參考電壓產生電路(reference voltage generation circuit)150、複數個感測器輸出訊號線(sensor output signal line)132(132_1到132_n)、複數個參考電壓輸出訊號線(reference voltage output signal line)134(134_1到134_n)，以及一輸出訊號線133。輸出電路101將輸出訊號(output signal)102(102_1到102_n)A/D轉換並依序地輸出輸出訊號(output signal)103(103_1到103_n)。
輸出電路101包括A/D轉換器電路(A/D converter circuit)105(105_1到105_n)以及取樣保持電路(sample-and-hold circuit)104(104_1到104_n)。
像素的輸出訊號102係透過感測器輸出訊號線132輸入至取樣保持電路104，而輸出訊號102的電壓值在特定時間被保持不變。取樣保持電路104所保持的輸出訊號122(122_1到122_n)係由其輸出至A/D轉換器電路105。控制A/D轉換器電路105的控制訊號121與控制取樣保持電路104的控制訊號125係分別輸入A/D轉換器電路105與取樣保持電路104。
參考電壓產生電路150包括一個迴路電阻佈線(loop resistance wiring)123、第一移位暫存器(first shift register)130、第二移位暫存器(second shift register)140、第三移位暫存器(third shift register)160、複數個電源供應開關(power supply switches)106(106_1到 106_n)、複數個電源供應開關107(107_1到107_n)、第一電源供應線(first power supply line)119，以及第二電源供應線120。
電阻111(111_1到111_n)係被設置於矩陣中的複數個像素的不同行。複數個以迴路狀串聯的電阻111組成迴路電阻佈線123。
參考電壓產生電路150利用迴路電阻佈線123與複數個電源供應開關106與107產生隨時間改變(增加及減少)的三角(階形)波的參考電壓。此外，參考電壓產生電路150將所產生的參考電壓經由參考電壓輸出訊號線134(134_1到134_n)輸出為輸出訊號124至個別行之輸出電路101。也就是說三角(階形)波的參考電壓係被提供給輸出電路101作為輸出訊號124(124_1到124_n)。
在每一行中，係設置有輸出電路101、電阻111、電源供應開關106、電源供應開關107、鎖存電路(latch circuit)108、鎖存電路109，以及鎖存電路110。為了縮小尺寸，較佳是這些元件係與像素被排列於同一間隔內。
鎖存電路110(110_1到110_n)係被設置於個別的行中以及並列連接，藉此構成第一移位暫存器130。個別行的鎖存電路110的訊號輸出為輸出訊號118(118_1到118_n)。要注意的是輸出訊號118控制用於個別行的電源供應開關107。鎖存電路109(109_1到109_n)係被設置於個別的行中以及並列連接，藉此構成第二移位暫存器140。個別行的鎖存電路109的訊號輸出為輸出訊號117( 117_1到117_n)。輸出訊號117控制用於個別行的電源供應開關106。鎖存電路108(108_1到108_n)係被設置於個別的行中以及並列連接，藉此構成第三移位暫存器160。個別行的鎖存電路108的訊號輸出為輸出訊號116(116_1到116_n)。控制訊號116控制用於個別行的A/D轉換器電路105(105_1到105_n)。
第一移位暫存器130接收一啟動訊號(start signal)114並與一時脈訊號(clock signal)115同步操作。第二移位暫存器140接收啟動訊號113並與時脈訊號115同步操作。第三移位暫存器160接收啟動訊號112並與時脈訊號115同步操作。
電源供應開關106係連接至第一電源供應線119，而電源供應開關106係由第二移位暫存器140的個別行的輸出訊號117控制開/關，藉此控制供應給迴路電阻佈線123的電壓。電源供應開關107係連接至第二電源供應線120，而電源供應開關107係由第一移位暫存器130的個別行的輸出訊號118控制開/關，藉此控制供應給迴路電阻佈線123的電壓。藉由電源供應開關106與電源供應開關107，至少可提供二種位準的電壓給迴路電阻佈線123。
第2圖所示為A/D轉換器電路105的組態。A/D轉換器電路105包括比較器201、控制電路202、正反器(flip-flop)203、正反器204、正反器205、正反器206、鎖存電路(latch circuit)207、鎖存電路208、鎖存電路 209、鎖存電路210，開關211、開關212、開關213，以及開關214。還有輸出訊號122和輸出訊號124、控制訊號116(第2圖的控制訊號221與控制訊號222)以及控制訊號121(控制訊號215、時脈訊號217、重置訊號219，以及控制訊號220)係A/D轉換器電路105的輸入。A/D轉換所產生的數位訊號係作為輸出訊號103的輸出(輸出訊號223、輸出訊號224、輸出訊號225、以及輸出訊號226)。
比較器201因應控制訊號215(第3A圖中的控制訊號306、控制訊號307，以及控制訊號308)比較取樣保持電路輸出的輸出訊號122與參考電壓產生電路的輸出訊號124，並且以輸出訊號216輸出結果。在本實施例中假設取樣保持電路輸出的輸出訊號122的電位高於輸出訊號124的電位，比較器201輸出高(H)的訊號作為輸出訊號216。此外，當輸出訊號122的電位低於輸出訊號124的電位，比較器201輸出低(L)的訊號作為輸出訊號216。
當比較器201輸出高(H)的訊號作為輸出訊號216，控制電路202輸出的輸出訊號218具有與時脈訊號217相同的數值。在此情形下，一四位元非同步計數器電路(4-bit asynchronous counter circuit)250因應控制電路202的輸出訊號218執行計數。也就是說，當輸出訊號216為高("H")，可對輸出訊號218進行計數。當比較器201輸出低(L)的訊號作為輸出訊號216，控制電路202的 輸出訊號218具有與輸出訊號216相同的數值，而與時脈訊號217無關。在此情形下，四位元非同步計數器電路250不會進行計數。
四位元非同步計數器電路250包括正反器203、正反器204、正反器205、正反器206、鎖存電路207、鎖存電路208、鎖存電路209、鎖存電路210、開關210、開關211、開關212、開關213，以及開關214。儘管計數器電路250在第2圖中為四位元非同步計數器電路，它也可以是四位元同步計數器電路。此外，計數器電路250的位元數可不為4，也不特別限定。
換句話說，類比訊號的大小會在輸出訊號216為"H"的時候反映，而在此期間時脈訊號係輸出作為輸出訊號218。輸出訊號218會由四位元非同步計數器電路250計數並且數位化，所以可得到數位訊號。A/D轉換器電路包括至少可以比較輸出訊號122與輸出訊號124的比較器201，以及可以計數與數位化輸出訊號218的計數器電路250。所以，A/D轉換器電路可以只用數位電路構成，達到相當簡單的電路配置，有利於最小化，而不需要高精確度的類比電路。
重置訊號219會被輸入所有的正反器203、正反器204、正反器205，以及正反器206。當重置訊號219輸出為"H"，來自正反器203的輸出訊號405、來自正反器204的輸出訊號406、來自正反器205的輸出訊號407，以及來自正反器206的輸出訊號408都會被拉下為"L"。要注 意的是控制訊號215、時脈訊號217、重置訊號219，以及控制訊號220對應第1圖的A/D轉換器電路的控制訊號121。
根據控制訊號220，來自正反器203的輸出訊號405、來自正反器204的輸出訊號406、來自正反器205的輸出訊號407，以及來自正反器206的輸出訊號408會分別被鎖存電路207、鎖存電路208、鎖存電路209、以及鎖存電路210所保持。也就是說，當控制訊號220為"H"，輸出訊號405的狀態("H"或"L")、輸出訊號406的狀態("H"或"L")、輸出訊號407的狀態("H"或"L")，以及輸出訊號408的狀態("H"或"L")係分別被保持在鎖存電路207、鎖存電路208、鎖存電路209、以及鎖存電路210內。更精確地說，當輸出訊號216為"H"的期間，計數器電路250執行計數，當控制訊號220從"L"變成"H"的時候，每一個正反器的輸出訊號的狀態會被保持在對應的鎖存電路內。
鎖存電路207的輸出係根據控制訊號221與222而輸出為輸出訊號223，鎖存電路208的輸出係根據控制訊號221與222而輸出為輸出訊號224，鎖存電路209的輸出係根據控制訊號221與222而輸出為輸出訊號225，鎖存電路210的輸出係根據控制訊號221與222而輸出為輸出訊號226。輸出訊號223、輸出訊號224、輸出訊號225，以及輸出訊號226對應A/D轉換產生的輸出訊號103。
透過上述的A/D轉換，從一矩陣中的複數個像素的每 一行所輸出的輸出訊號102(類比訊號)會被轉換為輸出訊號223、輸出訊號224、輸出訊號225，以及輸出訊號226(數位訊號)。這些數位訊號可用於數位電子裝置。要注意的是控制訊號221與控制訊號222對應第1圖的A/D轉換器電路的控制訊號116。
第3A圖至第3D圖所示為比較器201的配置。第3A圖所示為一交換電容比較器，第3B圖所示為一差動放大器電路，第3C圖所示為交換電容比較器的時序圖，而第3D圖所示為差動放大器電路的時序圖。
如第3A圖所示，反相器(inverter)301、開關302、開關303、開關304，以及電容305構成交換電容比較器。開關302係由控制訊號306控制、開關303係由控制訊號307控制，而開關304係由控制訊號308控制。要注意的是控制訊號306、控制訊號307，以及控制訊號308對應第2圖的控制訊號215。
第3C圖的輸出訊號321對應第3A圖的輸出訊號122，第3C圖的輸出訊號322對應第3A圖的輸出訊號124，以及第3C圖的輸出訊號326對應第3A圖的輸出訊號216。第3C圖的控制訊號323、控制訊號324，以及控制訊號325對應第3A圖的控制訊號306、控制訊號307以及控制訊號308。
在時間T1到時間T2(T5到T6)這段期間，當控制訊號306與控制訊號307為"H"，開關302與303為開啟的。在此期間，反相器301的輸入端與輸出端為短路的， 而輸入端電壓等於輸出端電壓。反相器電路301的輸入端(輸出端)電壓(Vth)與取樣保持電路的輸出電壓(Vin)之間的電位差，在此以△V1(△V1=Vth-Vin)表示，係施加於電容305，並於其中累積電荷。
在時間T3到時間T4(T7到T8)這段期間，當控制訊號308為"H"，開關304為開啟的。在此期間，在開關304一側的電容305的端電壓會因為參考電壓產生電路(Vref)和取樣保持電路的電壓(Vin)之間的電位差而增加，在此以△V2(△V2=Vref-Vin)表示。由於累積於電容305的電荷仍繼續維持，反相器301側的電容305的端電壓也跟著增加△V2。
在此，當△V2>0(Vref>Vin)，反相器電路的輸出端電壓，也就是輸出訊號216(比較器201的輸出電壓)為"L"，而當△V2<0(Vref<Vin)，反相器電路的輸出端電壓，也就是輸出訊號216(比較器201的輸出電壓)為"H"。
也就是說，當輸出訊號122(取樣保持電路的輸出電壓)高於(低於)輸出訊號124(參考電壓產生電路的輸出電壓)，輸出訊號216(比較器201的輸出電壓)會變成"H"("L")。
如第3B圖所示，電晶體311、電晶體312、電晶體313、電晶體314、電晶體315、高電位電源供應線(high-potential power supply line)316，以及低電位電源供應線317構成差動放大器電路。
第3D圖的輸出訊號331對應第3B圖的輸出訊號122，第3D圖的輸出訊號332對應第3B圖的輸出訊號124，以及第3D圖的輸出訊號334對應第3B圖的輸出訊號216。第3D圖的控制訊號333對應第3B圖的控制訊號215。
在時間T9到時間T10(T11到T12)這段期間，當控制訊號215為"H"，比較器201為作動的。在此期間，如果輸出訊號122(取樣保持電路的輸出電壓)的電位高於(低於)輸出訊號124(參考電壓產生電路的輸出電壓)的電位，輸出訊號216(比較器201的輸出電壓)會變成"H"("L")。
第4圖為A/D轉換器電路105的時序圖。時脈訊號401對應第2圖的時脈訊號217，重置訊號402對應第2圖的重置訊號219，輸出訊號403對應第2圖的輸出訊號216，以及輸出訊號404對應第2圖的控制電路202的輸出訊號218。
輸出訊號405、輸出訊號406、輸出訊號407，以及輸出訊號408分別對應第2圖的正反器203的輸出訊號、正反器204的輸出訊號、正反器205的輸出訊號、以及正反器206的輸出訊號。
控制訊號409對應第2圖的控制訊號220。控制訊號410和控制訊號411分別對應第2圖的控制訊號221與控制訊號222。要注意的是控制訊號410和控制訊號411對應第1圖的A/D轉換器電路的控制訊號116。
輸出訊號412、輸出訊號413、輸出訊號414，以及輸 出訊號415分別對應第2圖中的鎖存電路207的輸出訊號223、第2圖中的鎖存電路208的輸出訊號224、第2圖中的鎖存電路209的輸出訊號225，以及第2圖中的鎖存電路210的輸出訊號226。
在時間T1到時間T2這段期間，當重置訊號402為"H"，輸出訊號405、輸出訊號406、輸出訊號407、輸出訊號408(來自構成計數器250的正反器203、正反器204、正反器205，以及正反器206的輸出訊號)被拉下為"L"。
在時間T3到時間T4這段期間，當來自比較器201的輸出訊號403為"H"，來自控制電路202的輸出訊號404具有與時脈訊號401(時脈訊號217)相同的數值，而計數器進行計數。
在時間T4，輸出訊號405、輸出訊號406、輸出訊號407，以及輸出訊號408(來自構成計數器250的正反器203、正反器204、正反器205，以及正反器206的輸出訊號)分別為"H"、"H"、"H"，以及"L"。
在時間T5到時間T6這段期間，當控制訊號409(控制訊號220)為"H"，來自正反器203的輸出訊號405、來自正反器204的輸出訊號406、來自正反器205的輸出訊號407，以及來自正反器206的輸出訊號408係分別被保持在鎖存電路207、鎖存電路208、鎖存電路209，以及鎖存電路210。在此情形下，鎖存電路207、鎖存電路208、鎖存電路209，以及鎖存電路210分別保持"H"、"H"、 "H"，以及"L"。
在時間T6到時間T7這段期間，當控制訊號410(控制訊號221)為"H"，而控制訊號411(控制訊號222)為"L"，開關211、開關212、開關213，以及開關214會受到控制而讓鎖存電路207、鎖存電路208、鎖存電路209，以及鎖存電路210分別輸出輸出訊號412、輸出訊號413、輸出訊號414，以及輸出訊號415。這些輸出訊號係作為A/D轉換器電路進行A/D轉換所產生的輸出訊號103(數位訊號)。
第5圖為參考電壓產生電路150的時序圖。儘管第5圖顯示被設置在矩陣中的複數個像素的個別行之輸出電路係被排列於偶數行內(2n)，本發明並不限於此一結構。被設置於個別行內的輸出電路可被排列在奇數行內(2n+1)。在具有奇數行的結構中，可有效地提供一備用行，以便形成偶數的行。
訊號501對應輸出自第二移位暫存器140的第一級鎖存電路109的輸出訊號117_1。訊號502對應輸出自第二移位暫存器140的第二級鎖存電路109的輸出訊號117_2。訊號503對應輸出自第二移位暫存器140的第n級鎖存電路109的輸出訊號117_n。訊號504對應輸出自第二移位暫存器140的第n+1級鎖存電路109的輸出訊號117_(n+1)。訊號505對應輸出自第二移位暫存器140的第2n級鎖存電路109的輸出訊號117_2n。
訊號506對應輸出自第一移位暫存器130的第一級鎖 存電路110的輸出訊號118_1。訊號507對應輸出自第一移位暫存器130的第二級鎖存電路110的輸出訊號118_2。訊號508對應輸出自第一移位暫存器130的第n級鎖存電路110的輸出訊號118_n。訊號509對應輸出自第一移位暫存器130的第n+1級鎖存電路110的輸出訊號118_(n+1)。訊號510對應輸出自第一移位暫存器130的第2n級鎖存電路110的輸出訊號118_2n。
訊號511對應參考電壓輸出訊號線134_1，其位於參考電壓產生電路150的第一行，所輸出的輸出訊號124_1。訊號512對應輸出自參考電壓產生電路150的第二行的參考電壓輸出訊號線134_2的輸出訊號124_2。訊號513對應輸出自在參考電壓產生電路150的第n行的參考電壓輸出訊號線134_n的輸出訊號124_n。訊號514對應輸出自在參考電壓產生電路150的第n+1行的參考電壓輸出訊號線134_(n+1)的輸出訊號124_(n+1)。訊號515對應輸出自在參考電壓產生電路150的第2n行的參考電壓輸出訊號線134_2n的輸出訊號124_2n。要注意的是高電位係供應給第一電源供應線119，而低電位係供應給第二電源供應線120。
參考電壓產生電路150係以一週期操作，一個週期對應從時間T1到時間T3的一期間。第二移位暫存器140由2n個鎖存電路109所構成，任何由被設置於個別行的鎖存電路109所提供的輸出訊號117控制的任一電源供應開關106係開啟的。第一移位暫存器130由2n個鎖存電路110 所構成，任何由被設置於個別行的鎖存電路110所提供的輸出訊號118控制的任一電源供應開關107係開啟的。
在此，如果來自第二移位暫存器140的第一級鎖存電路109的輸出訊號117_1(訊號501)為"H"，也就是說，如果在第一行的電源供應開關106_1是開啟的，而且另外如果來自第一移位暫存器130的第(n+1)級鎖存電路110的輸出訊號118_(n+1)(訊號509)為"H"，也就是說，如果在第(n+1)行的電源供應開關107_(n+1)是開啟的，則訊號511(參考電壓產生電路150的第一行的輸出訊號124_1)變成高位準訊號，而訊號514(參考電壓產生電路150的第(n+1)行的輸出訊號124_(n+1))變成低位準訊號。在其他行的輸出訊號124的電位係由迴路電阻佈線123內為了個別行設置的電阻111所分割。從第二到第n行，輸出訊號124的電位由第一行的輸出訊號124_1(訊號511)的電位值開始逐漸減少。從第(n+2)行到第2n行，輸出訊號124的電位從第(n+1)行的輸出訊號124_(n+1)(訊號514)的電位值開始逐漸增加。
同樣地，如果來自第二移位暫存器140的第二級鎖存電路109的輸出訊號117_2(訊號502)為"H"，也就是說，如果在第二行的電源供應開關106_2是開啟的，而且另外如果來自第一移位暫存器130的第(n+2)級鎖存電路110的輸出訊號118_(n+2)為"H"，也就是說，如果在第(n+2)行的電源供應開關107_(n+2)是開啟的，則參考電壓產生電路150的第二行的輸出訊號124_2變成高位 準訊號，而參考電壓產生電路150的第(n+2)行的輸出訊號124_(n+2))變成低位準訊號。在其他行的輸出訊號124的電位係由迴路電阻佈線123內為了個別行設置的電阻111所分割。從第三到第(n+1)行，輸出訊號124的電位由第二行的輸出訊號124_2的電位值開始逐漸減少。從第(n+3)行到第2n行並進一步到第一行，輸出訊號124的電位從第(n+2)行的輸出訊號124_(n+2)的電位值開始逐漸增加。
上述的流程會重複，使得在一個週期內藉由將高電位與低電位之間的電位分割為n個位準然後獲得的每一電位位準都會輸出二次(時間T1到T3)，以參考電壓產生電路150的個別行的輸出訊號124的方式輸出。
如上述，當參考電壓產生電路150將輸出訊號124當作參考電壓輸出給設置在個別行的比較器201，比較器201就會進行運作。當輸出訊號216為"H"時會反映輸出訊號122的大小。當輸出訊號216為"H"，輸出訊號122的電位必須要比輸出訊號124的電位要高。
由於輸出訊號216的"H"輸出期間會隨著輸出訊號122的大小而改變，輸出訊號122的電位與輸出訊號124的電位之間的差異對於高精確度與高解析度A/D轉換也很重要。藉由上述的結構，可以獲得高精確度的輸出訊號124，所以，因應輸出訊號124，可以獲得高精確度的輸出訊號216。此外，由於計數器電路根據輸出訊號216的"H"輸出期間的變化執行計數，因此也可以獲得高精確度輸出訊號 103。所以，可以將類比訊號(輸出訊號122)轉換為數位訊號(輸出訊號103)時所產生的誤差降至最小。
根據上述結構，可利用最少元件的數位電路，其有利於最小化，來達成高精確度與高解析度的A/D轉換器電路，而不需要使用高精確度的類比電路。此外，A/D轉換器電路之間的變異可減少。尤其是，在並列架設具有複雜電路結構的A/D轉換器電路於半導體裝置上時，使用上述的A/D轉換器電路有助於達成高精確度與縮小尺寸。
本申請案係根據2011年4月1日所提出之日本專利申請案第2011-081376號，在此並完整引用其內容作為參考。
100‧‧‧讀出電路
101‧‧‧輸出電路
102‧‧‧輸出訊號
103‧‧‧輸出訊號
104‧‧‧取樣保持電路
105‧‧‧A/D轉換器電路
106‧‧‧電源供應開關
107‧‧‧電源供應開關
108‧‧‧鎖存電路
109‧‧‧鎖存電路
110‧‧‧鎖存電路
111‧‧‧電阻
112‧‧‧啟動訊號
113‧‧‧啟動訊號
114‧‧‧啟動訊號
115‧‧‧時脈訊號
116‧‧‧輸出訊號
117‧‧‧輸出訊號
118‧‧‧輸出訊號
119‧‧‧第一電源供應線
120‧‧‧第二電源供應線
121‧‧‧控制訊號
122‧‧‧輸出訊號
123‧‧‧迴路電阻佈線
124‧‧‧輸出訊號
125‧‧‧控制訊號
126‧‧‧輸出訊號
130‧‧‧第一移位暫存器
132‧‧‧感測器輸出訊號線
133‧‧‧輸出訊號線
134‧‧‧參考電壓輸出訊號線
140‧‧‧第二移位暫存器
150‧‧‧參考電壓產生電路
160‧‧‧第三移位暫存器
201‧‧‧比較器
202‧‧‧控制電路
203‧‧‧正反器
204‧‧‧正反器
205‧‧‧正反器
206‧‧‧正反器
207‧‧‧鎖存電路
208‧‧‧鎖存電路
209‧‧‧鎖存電路
210‧‧‧鎖存電路
211‧‧‧開關
212‧‧‧開關
213‧‧‧開關
214‧‧‧開關
215‧‧‧控制訊號
216‧‧‧輸出訊號
217‧‧‧時脈訊號
219‧‧‧重置訊號
221‧‧‧控制訊號
222‧‧‧控制訊號
223‧‧‧輸出訊號
224‧‧‧輸出訊號
225‧‧‧輸出訊號
226‧‧‧輸出訊號
250‧‧‧四位元非同步計數器電路
301‧‧‧反相器
302‧‧‧開關
303‧‧‧開關
304‧‧‧開關
305‧‧‧電容
306‧‧‧控制訊號
307‧‧‧控制訊號
308‧‧‧控制訊號
311‧‧‧電晶體
312‧‧‧電晶體
313‧‧‧電晶體
314‧‧‧電晶體
315‧‧‧電晶體
316‧‧‧高電位電源供應線
317‧‧‧低電位電源供應線
321‧‧‧輸出訊號
322‧‧‧輸出訊號
323‧‧‧控制訊號
324‧‧‧控制訊號
325‧‧‧控制訊號
326‧‧‧輸出訊號
331‧‧‧輸出訊號
332‧‧‧輸出訊號
333‧‧‧控制訊號
334‧‧‧輸出訊號
401‧‧‧時脈訊號
402‧‧‧重置訊號
403‧‧‧輸出訊號
404‧‧‧輸出訊號
405‧‧‧輸出訊號
406‧‧‧輸出訊號
407‧‧‧輸出訊號
408‧‧‧輸出訊號
409‧‧‧控制訊號
410‧‧‧控制訊號
411‧‧‧控制訊號
412‧‧‧輸出訊號
413‧‧‧輸出訊號
414‧‧‧輸出訊號
415‧‧‧輸出訊號
501‧‧‧訊號
502‧‧‧訊號
503‧‧‧訊號
504‧‧‧訊號
505‧‧‧訊號
506‧‧‧訊號
507‧‧‧訊號
508‧‧‧訊號
509‧‧‧訊號
510‧‧‧訊號
511‧‧‧訊號
512‧‧‧訊號
513‧‧‧訊號
514‧‧‧訊號
515‧‧‧訊號
601‧‧‧像素
在附屬的圖表中：第1圖所示為根據實施例1的讀出電路；第2圖所示為根據實施例1的A/D轉換器電路；第3A圖至第3D圖所示為根據實施例1的比較器；第4圖所示為根據實施例1的A/D轉換器電路的時序圖；第5圖所示為根據實施例1的參考電壓產生電路的時序圖；以及第6圖所示為被排列為二維陣列的像素。
100‧‧‧讀出電路
101_1到101_n‧‧‧輸出電路
102_1到102_n‧‧‧輸出訊號
103_1‧‧‧輸出訊號
104_1‧‧‧取樣保持電路
105_1‧‧‧A/D轉換器電路
106_1到106_n‧‧‧電源供應開關
107_1到107_n‧‧‧電源供應開關
108_1‧‧‧鎖存電路
109_1‧‧‧鎖存電路
110_1‧‧‧鎖存電路
111_1到111_n‧‧‧電阻
112‧‧‧啟動訊號
113‧‧‧啟動訊號
114‧‧‧啟動訊號
115‧‧‧時脈訊號
116_1到116_n‧‧‧輸出訊號
117_1到117_n‧‧‧輸出訊號
118_1到118_n‧‧‧輸出訊號
119‧‧‧第一電源供應線
120‧‧‧第二電源供應線
121‧‧‧控制訊號
122_1‧‧‧輸出訊號
123‧‧‧迴路電阻佈線
124_1到124_n‧‧‧輸出訊號
125‧‧‧控制訊號
130‧‧‧第一移位暫存器
132_1到132_n‧‧‧感測器輸出訊號線
133‧‧‧輸出訊號線
134_1到134_n‧‧‧參考電壓輸出訊號線
140‧‧‧第二移位暫存器
150‧‧‧參考電壓產生電路
160‧‧‧第三移位暫存器

Claims (10)

  1. 一種半導體裝置，包含：複數個以行和列排列之感測器；複數條感測器輸出訊號線，其中該等在同一行的感測器係連接至該複數條感測器輸出訊號線中之一對應者；一連接至該複數條感測器輸出訊號線中之該對應者的輸出電路，該輸出電路包含：一類比至數位轉換器電路，被組態用以將一從該感測器輸入至該複數條感測器輸出訊號線中之該對應者的類比訊號轉換為一數位訊號並輸出該數位訊號；一包括複數個串聯為一迴路狀的電阻之電阻佈線；一被組態用以控制該電阻佈線與一第一電源供應線之間的連接之第一開關；一被組態用以控制該電阻佈線與一第二電源供應線之間的連接之第二開關；以及一參考電壓輸出訊號線，其中該類比至數位轉換器電路與該電阻佈線係透過該參考電壓輸出訊號線彼此連接，其中該等電阻之一或多個係串聯於在該電阻佈線中的該第一開關與第二開關之間，以及其中該輸出電路包括一取樣保持電路，其被組態用以在某一時間擷取該類比訊號、保持該類比訊號的一數值不變，並輸出該類比訊號的該保持數值至該類比至數位轉換器電路。
  2. 一種半導體裝置，包含：複數個以行和列排列之感測器；複數條感測器輸出訊號線，其中該等在同一行的感測器係連接至該複數條感測器輸出訊號線中之一對應者；一連接至該複數條感測器輸出訊號線中之該對應者的類比至數位轉換器電路，其被組態用以將一從該感測器輸入至該複數條感測器輸出訊號線中之該對應者的類比訊號轉換為一數位訊號並被組態用以輸出該數位訊號；一包括複數個連接為一迴路狀的電阻之電阻佈線，其中該類比至數位轉換器電路係連接到該複數個電阻中的一對應者；一被組態用以控制該電阻佈線與一第一電源供應線之間的連接之第一開關，該第一開關係連接至該電阻佈線的該等電阻中的一對應者；一被組態用以控制該電阻佈線與一第二電源供應線之間的連接之第二開關，該第二開關係連接至該電阻佈線的該等電阻中的一對應者；以及一參考電壓輸出訊號線連接至該電阻佈線的該等電阻中的一對應者，其中該類比至數位轉換器電路與該電阻佈線係透過該參考電壓輸出訊號線彼此連接，以及其中該等電阻之一或多個係串聯於在該電阻佈線中的該第一與第二開關之間。
  3. 如申請專利範圍第2項所述之半導體裝置，更包 含一連接至該感測器輸出訊號線與該類比至數位轉換器電路之取樣保持電路，其中該取樣保持電路在某一時間擷取該類比訊號、保持該類比訊號的一數值不變，並輸出該類比訊號的該保持數值至該類比至數位轉換器電路。
  4. 如申請專利範圍第1至3項中任一項所述之半導體裝置，其中該類比至數位轉換器電路包括一計數器與一被組態用以比較該感測器輸出訊號線的一電壓與該參考電壓輸出訊號線的一電壓之比較器。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該比較器係一交換電容比較器。
  6. 如申請專利範圍第4項所述之半導體裝置，其中該比較器係一差動放大器電路。
  7. 如申請專利範圍第4項所述之半導體裝置，其中該計數器為一非同步計數器。
  8. 如申請專利範圍第4項所述之半導體裝置，其中該計數器為一同步計數器。
  9. 如申請專利範圍第1至3項中任一項所述之半導體裝置，其中該參考電壓輸出訊號線的該電壓具有一三角(階形)波並隨著時間變化。
  10. 一種用以驅動一半導體裝置的方法，該半導體裝置包括：複數個以行和列排列之感測器；複數條感測器輸出訊號線，其中該等在同一行的感測器係連接至該複數條感測器輸出訊號線中之一對應者； 輸出電路的每一個連接至該複數條感測器輸出訊號線中之一對應者，並且每一輸出電路包括一比較器、一計數器以及一取樣保持電路；一包括複數個串聯為一迴路狀的電阻之電阻佈線，該複數個電阻的每一個係連接至該等輸出電路中的一對應者；一被組態用以控制該電阻佈線與一第一電源供應線之間的連接之第一開關，該第一開關係連接至該電阻佈線的該等電阻中的一對應者；一被組態用以控制該電阻佈線與一第二電源供應線之間的連接之第二開關，該第二開關係連接至該電阻佈線的該等電阻中的一對應者；一參考電壓輸出訊號線連接至該電阻佈線的該等電阻中的一對應者，並連接至該等輸出電路中的一對應者；一被組態用以控制該第一開關之第一移位暫存器，使得該第一開關係於一第一週期內導通；以及一被組態用以控制該第二開關之第二移位暫存器，使得該第二開關係於一包括該第一週期的第二週期內導通，其中該第一移位暫存器與第二移位暫存器係與被提供於該第一移位暫存器與第二移位暫存器之間的該電阻佈線內的該等電阻中之一或更多個連接，其中該取樣保持電路在某一時間擷取該等感測器輸出訊號線中的一對應者的一電壓、保持該等感測器輸出訊號線中的一對應者的該電壓之一數值不變，並輸出該保持數 值至該比較器，其中該比較器比較該等感測器輸出訊號線中的一對應者的該電壓與該參考電壓輸出訊號線的一電壓，其中一高訊號係於該等感測器輸出訊號線中的一對應者的該電壓高於該參考電壓輸出訊號線的該電壓時被輸出，其中一低訊號係於該等感測器輸出訊號線中的一對應者的該電壓低於該參考電壓輸出訊號線的該電壓時被輸出，其中該計數器計數並數位化一輸出該高訊號的週期，以及其中該輸出電路將一輸入類比訊號轉換為一數位訊號並輸出該數位訊號。
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