JP2024000254A - 固体撮像素子、撮像装置、およびａｄ変換器 - Google Patents

Abstract

【課題】フレームレートを維持しながら大規模画素によるデジタル画像の高画質化を実現する。【解決手段】固体撮像素子は、バッファ回路１７と、ＡＤ変換回路１３とを備える。バッファ回路１７は、複数の画素ＰＩＸに含まれる第１画素および第２画素に接続されている。ＡＤ変換回路１３は、バッファ回路１７からの電圧信号をデジタル信号に変換する。バッファ回路１７は、第１画素に接続された電圧保持回路１６０と、第２画素に接続された電圧保持回路１７０と、スイッチ回路１８０とを含む。スイッチ回路１８０は、ＡＤ変換回路１７に電圧信号を出力する電圧保持回路を、電圧保持回路１６０と１７０との間で選択的に切り替える。バッファ回路１７は、電圧保持回路１６０に第１画素の電圧信号を保持する動作および電圧保持回路１７０に第２画素の電圧信号を保持する動作を並行して行う。【選択図】図８

Description

本開示は、固体撮像素子、撮像装置、およびＡＤ変換器に関し、たとえば、積分型ＡＤＣ（Analog-to-Digital Converter）を含むイメージセンサ、ならびに当該イメージセンサを含む一眼レフデジタルカメラおよび監視カメラに好適に利用できるものである。

従来、複数の画素の電圧を変換してデジタル画像を出力する固体撮像素子が知られている。たとえば、特開２００８－９２０９１号公報（特許文献１）には、縦横に配列された受光素子の垂直方向の配列ごとに積分型ＡＤＣを設けて受光信号をデジタル値で出力する撮像装置が開示されている。

上記撮像装置によれば、クロックパルスを発生させる位相ロックループ回路におけるリング発振器のタップ信号を併せて利用し、トリガパルスによりタップ信号をラッチし、ラッチされた位相状態を変換値の一部とすることによって、クロックパルス周波数を上げることなく高分解能化を図ることができる。

特開２００８－９２０９１号公報

固体撮像素子に含まれる画素数を増加させることにより、固体撮像素子から出力されるデジタル画像の画質を向上させることができる。しかし、画素数が増加するほど、画素からの電圧信号の整定に要する時間（整定時間）が長くなる。したがって、フレームレートを維持しながら大規模画素によるデジタル画像の高画質化を実現するためには、大規模画素の整定時間を短縮する必要がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態による固体撮像素子は、第１画素の電圧信号を保持する動作および第２画素の電圧信号を保持する動作を並行して行い、第１画素の電圧信号および第２画素の電圧信号を順次デジタル信号に変換する。

上記一実施形態によれば、フレームレートを維持しながら大規模画素によるデジタル画像の高画質化を実現することができる。

第１の実施形態に係る固体撮像素子１を備える撮像装置の一例であるデジタル一眼レフカメラの外観および構成を併せて示す図である。 図１の固体撮像素子の構成の一例を示すブロック図である。 図２の画素の構成の一例を示す等価回路図である。 比較例に係る固体撮像素子の構成の一例を示すブロック図である。 図４の画素アレイおよびカラムＡＤＣ各々の具体的な構成を示すブロック図である。 図５のカラムＡＤＣの回路構成の一例を示す等価回路図である。 図６のカラムＡＤＣが１つの画素からの電圧信号をデジタル信号に変換するまでに行われる複数の動作の順序の一例を示すタイムチャートである。 図１のカラムＡＤＣの回路構成の一例を示す等価回路図である。 Ｄａｒｋ信号およびＳｉｇ信号のＡＤ変換における図８のパイプラインバッファ回路の動作を示す図である。 図８のカラムＡＤＣが２つの画素からの電圧信号をデジタル信号に変換するまでに行われる複数の動作の順序の一例を示すタイムチャートである。 第２の実施形態に係る固体撮像素子に含まれるパイプラインバッファ回路の回路構成の一例を示す等価回路図である。 Ｄａｒｋ信号のＡＤ変換における図１１のパイプラインバッファ回路の動作を示す図である。 Ｓｉｇ信号のＡＤ変換における図１１のパイプラインバッファ回路の動作を示す図である。 第３の実施形態に係る固体撮像素子の構成の一例を示すブロック図である。 図１４のカラムＡＤＣと２つの垂直信号線との接続態様について説明するためのブロック図である。 ベイヤ画素の一例を示す図である。 第１または第２の実施形態に係る固体撮像素子における、ベイヤ画素を構成する４つの画素と２つのカラムＡＤＣとの接続構成を示す図である。 図１７の２つのカラムＡＤＣの変換結果の一方に誤差が生じる場合の図１６のベイヤ画素のＡＤ変換の結果の一例を示す図である。 第４の実施形態に係る固体撮像素子における、ベイヤ画素を構成する４つの画素と２つのカラムＡＤＣとの接続構成を示す図である。 図１９の２つのカラムＡＤＣの変換結果の一方に誤差が生じる場合の図１６のベイヤ画素のＡＤ変換の結果の一例を示す図である。

以下、各実施形態について図面を参照して詳しく説明する。なお、以下の説明において、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない場合がある。

［第１の実施形態］
図１は、第１の実施形態に係る固体撮像素子１を備える撮像装置の一例であるデジタル一眼レフカメラ５００の外観および構成を併せて示す図である。当該撮像装置は、たとえば、監視カメラであってもよい。

図１に示されるように、デジタル一眼レフカメラ５００は、レンズモジュール５１０と、固体撮像素子１と、信号処理ＬＳＩ（Large-Scale Integrated circuit）５２１と、制御マイコン５２４と、モニタ５２２と、記憶装置５２３とを備える。

制御マイコン５２４は、レンズモジュール５１０、信号処理ＬＳＩ５２１、固体撮像素子１を制御する。

レンズモジュール５１０は、ズームレンズ５１１と、固定レンズ５１２と、フォーカスレンズ５１３と、アクチュエータ５１４，５１５とを含む。

アクチュエータ５１４は、制御マイコン５２４からの制御指示を受けて、ズームレンズ５１１を駆動する。アクチュエータ５１５は、制御マイコン５２４からの制御指示を受けて、フォーカスレンズ５１３を駆動する。

レンズモジュール５１０への入射光は、ズームレンズ５１１、固定レンズ５１２、およびフォーカスレンズ５１３を通過して、固体撮像素子１に入力される。

固体撮像素子１は、レンズモジュール５１０から出射される光からデジタル画像を生成する。

ズームレンズ５１１は、その位置が変更されることによって、固体撮像素子１で生成されるデジタル画像のズーム倍率が変更される。フォーカスレンズ５１３は、その位置が変更されることによって、固体撮像素子１で生成されるデジタル画像のフォーカスを変更させる。

信号処理ＬＳＩ５２１は、固体撮像素子１で生成されたデジタル画像に対して、画像処理を実行する。モニタ５２２は、信号処理ＬＳＩ５２１から出力される画像を表示する。記憶装置５２３は、信号処理ＬＳＩ５２１から出力される画像を記憶する。

図２は、図１の固体撮像素子１の構成の一例を示すブロック図である。固体撮像素子１は、たとえばＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサであって、単一の半導体チップで構成される。

図２に示されるように、固体撮像素子１は、画素アレイ１０１と、垂直走査回路１０２と、カラムＡＤ変換器（ＡＤＣ）１０［１］～１０［Ｎ］（Ｎは２以上の自然数）と、水平走査回路１０３と、論理部１０４と、入出力部１０５と、タイミング生成回路１０６とを含む。

画素アレイ１０１は、行列状に配列された複数の画素ＰＩＸを含む。画素アレイ１０１は、Ｍ行（Ｍは２以上の自然数）、およびＮ列を有する。以下の説明では、第ｉ行かつ第ｊ列の画素をＰＩＸ［ｉ，ｊ］（ｉ，ｊの各々は自然数）と記載する。画素アレイ１０１の行方向を水平方向とも称し、画素アレイ１０１の列方向を垂直方向とも称する。第ｊ列に含まれる複数の画素は、垂直信号線ＶＥＬ１［ｊ］またはＶＥＬ２［ｊ］のいずれかに接続されている。

垂直走査回路１０２は、垂直方向に画素を走査する。垂直走査回路１０２は、図２の後に参照される図３に示される水平信号線ＴＸ，ＲＳＴ，ＳＥＬの電圧を制御する。

カラムＡＤＣ１０［１］～１０［Ｎ］は、画素アレイ１０１の複数の列にそれぞれ対応してＮ個設けられ、画素アレイ１０１の下辺に沿って行方向に配列されている。カラムＡＤＣ１０［ｊ］は、垂直信号線ＶＥＬ１［ｊ］およびＶＥＬ２［ｊ］に接続されている。カラムＡＤＣ１０は、対応する列の垂直信号線とそれぞれ接続され、対応する列の画素ＰＩＸから出力された電圧信号を受ける。カラムＡＤＣ１０は、電圧信号を増幅するとともに、増幅した電圧信号をＡＤ変換して、当該電圧信号に対応するデジタル信号を出力する。カラムＡＤＣ１０は、たとえば、積分型のＡＤＣであって、より具体的には、シングルスロープ型のＡＤＣである。

水平走査回路１０３は、カラムＡＤＣ１０［１］～１０［Ｎ］からそれぞれ出力されたＮ個のデジタル信号を水平方向にパラレル転送する。タイミング生成回路１０６は、画素アレイ１０１およびカラムＡＤＣ１０［１］～１０［Ｎ］の各々における回路の動作タイミングを制御するタイミング信号を画素アレイ１０１および各カラムＡＤＣ１０へ出力する。

論理部１０４は、外部から与えられたコマンドに従って固体撮像素子１の各構成の動作を制御する。

入出力部１０５は、水平走査回路１０３によって転送されたＮ個のデジタル信号をパラレル・シリアル変換によってシリアル信号に変換してから固体撮像素子１の外部に出力する。入出力部１０５は、さらに、コマンド等を外部から受信する。

図３は、図２の画素ＰＩＸの構成の一例を示す等価回路図である。図３に示されるように、画素ＰＩＸは、フォトダイオード（光電変換素子）ＰＤと、転送トランジスタＴＲ１と、リセットトランジスタＴＲ２と、増幅トランジスタＴＲ３と、選択トランジスタＴＲ４とを含む。固体撮像素子１がＣＭＯＳイメージセンサの場合、トランジスタＴＲ１～ＴＲ４の各々は、ＮＭＯＳ（N-channel MOS）トランジスタを含む。

フォトダイオードＰＤは、光電変換によって入射光の光量に応じた電荷を蓄積する。フォトダイオードＰＤのアノードは、接地電位に接続されている。フォトダイオードＰＤのカソードは、転送トランジスタＴＲ１のソースに接続されている。

転送トランジスタＴＲ１のゲートは、水平信号線ＴＸに接続されている。転送トランジスタＴＲ１のドレインは、フローティングディフュージョンＦＤに接続されている。転送トランジスタＴＲ１は、フォトダイオードＰＤに蓄積された電荷をフローティングディフュージョンＦＤに転送する。

リセットトランジスタＴＲ２のドレインは、電源電位ＶＤＤに接続されている。リセットトランジスタＴＲ２のゲートは、水平信号線ＲＳＴに接続されている。リセットトランジスタＴＲ２のソースは、フローティングディフュージョンＦＤに接続されている。リセットトランジスタＴＲ２は、フローティングディフュージョンＦＤの電荷を所定の電圧レベル（電源電位ＶＤＤのレベル）にリセットする。

増幅トランジスタＴＲ３のゲートは、フローティングディフュージョンＦＤに接続されている。増幅トランジスタＴＲ３のドレインは、電源電位ＶＤＤに接続されている。増幅トランジスタＴＲ３のソースは、選択トランジスタＴＲ４のドレインに接続されている。増幅トランジスタＴＲ３は、フローティングディフュージョンＦＤの電圧をソースフォロアモードで増幅する。

選択トランジスタＴＲ４のゲートは、水平信号線ＳＥＬに接続されている。選択トランジスタＴＲ４のソースは、垂直信号線ＶＥＬに接続されている。選択トランジスタＴＲ４は、増幅トランジスタＴＲ３により伝達された電圧信号を垂直信号線ＶＥＬに出力する。

画素ＰＩＸのフォトダイオードＰＤに蓄積されたデータの読出しは行ごとに順次行われる。たとえば、第ｐ行（ｐは自然数）の各画素ＰＩＸのデータ読出しが行われる場合、まず、水平信号線ＴＸ［ｐ］の電圧がロー（Ｌ）レベル（転送トランジスタＴＲ１がオフ）の状態で、水平信号線ＳＥＬ［ｐ］の電圧がハイ（Ｈ）レベル（選択トランジスタＴＲ４がオン）とされる。

水平信号線ＲＳＴ［ｐ］がＨレベル（リセットトランジスタＴＲ２がオン）とされることによってフローティングディフュージョンＦＤの電荷がリセットされる。フローティングディフュージョンＦＤにフォトダイオードＰＤからの電荷が転送されていない状態（暗状態）のフローティングディフュージョンＦＤの電圧信号（Ｄａｒｋ信号）が、垂直信号線ＶＥＬを介してカラムＡＤＣ１０に出力される。水平信号線ＲＳＴ［ｐ］がＬレベル（リセットトランジスタＴＲ２がオフ）とされる。

水平信号線ＴＸ［ｐ］の電圧がＨレベル（転送トランジスタＴＲ１がオン）とされることによって、フォトダイオードＰＤに蓄積された電荷が転送トランジスタＴＲ１によってフローティングディフュージョンＦＤに転送される。その結果、フローティングディフュージョンＦＤから入射光の光量に応じた電圧信号（Ｓｉｇ信号）が垂直信号線ＶＥＬを介してカラムＡＤＣ１０に出力される。

なお、図３においては、１つの画素ＰＩＸに１個のフォトダイオードＰＤと１個の転送トランジスタＴＲ１とが設けられている構成が示されているが、１つの画素ＰＩＸに複数のフォトダイオードＰＤおよび複数の転送トランジスタＴＲ１が設けられていてもよい。

以下では、第１の実施形態に係る固体撮像素子１の効果を明確に示すために、カラムＡＤＣ１０の説明よりも先に、比較例に係る固体撮像素子９について説明する。

図４は、比較例に係る固体撮像素子９の構成の一例を示すブロック図である。固体撮像素子９の構成は、図２の固体撮像素子１のカラムＡＤＣ１０がカラムＡＤＣ９０に置き換えられているとともに、画素アレイ１０１の第ｊ列に含まれる複数の画素が１つの垂直信号線ＶＥＬ［ｊ］に接続されている点である。これら以外の固体撮像素子９の構成は、固体撮像素子１の構成と同様であるため、説明を繰り返さない。

図５は、図４の画素アレイ１０１およびカラムＡＤＣ９０各々の具体的な構成を示すブロック図である。図５に示されるように、第ｉ行の複数の画素の各々には、水平信号線ＴＸ［ｉ］，ＲＳＴ［ｉ］，ＳＥＬ［ｉ］に接続されている。垂直信号線ＶＥＬ［ｊ］と接地電位との間には、電流源１１［ｊ］が接続されている。

カラムＡＤＣ９０［ｊ］は、ＡＤ変換回路１３［ｊ］と、ラッチ（フリップフロップ）回路１５［ｊ］とを含む。垂直信号線ＶＥＬ［ｊ］は、ＡＤ変換回路１３［ｊ］の入力端子Ｐ１に接続されている。ＡＤ変換回路１３［ｊ］の入力端子Ｐ２は、ＤＡＣ（Digital-to-Analog Converter）１８に接続されている。ＡＤ変換回路１３［ｊ］の出力端子Ｐ３は、ラッチ回路１５［ｊ］に接続されている。ラッチ回路１５［ｊ］には、カウンタ３５からｎビット（ｎは、たとえば、１０あるいは１２）のカウント信号ＣＯＤＥが入力される。

ＤＡＣ１８は、参照信号としてのランプ信号ＲＡＭＰを出力する。ランプ信号ＲＡＭＰは、水平信号線ＴＸ［ｊ］がＨレベルからＬレベルへ変化したタイミングから一定の勾配で掃引される電圧信号である。また、カウンタ３５は、当該タイミングからカウント信号ＣＯＤＥの０からのカウントアップを開始する。

ＡＤ変換回路１３［ｊ］は、ランプ信号ＲＡＭＰが垂直信号線ＶＥＬ［ｊ］から入力されるアナログ信号に達したタイミングにおいて出力信号のレベルをＬレベルからＨレベルへ変化させる。

ラッチ回路１５［ｊ］は、当該タイミングにおけるカウント信号ＣＯＤＥの値を、当該アナログ信号に対応するデジタル信号として保持する。ラッチ回路１５に保持されたデジタル信号は、図４の水平走査回路１０３によって順次読み出される。

図６は、図５のカラムＡＤＣ９０の回路構成の一例を示す等価回路図である。図６に示されるように、ＡＤＣ変換回路１３は、入力端子Ｐ１と、入力端子Ｐ２と、出力端子Ｐ３と、全差動増幅器１３１と、容量素子１３２，１３３と、スイッチ１３４，１３５，１３６と、制御増幅器１３７と、二値化回路１３８とを含む。

容量素子１３２は、入力端子Ｐ１と全差動増幅器１３１の非反転入力端子との間に接続されている。容量素子１３３は、入力端子Ｐ２と全差動増幅器１３１の反転入力端子との間に接続されている。スイッチ１３４は、全差動増幅器１３１の非反転入力端子と反転出力端子との間に接続されている。スイッチ１３５は、全差動増幅器１３１の反転入力端子と非反転出力端子との間に接続されている。

全差動増幅器１３１の反転出力端子は、制御増幅器１３７の制御端子に接続されている。スイッチ１３６は、制御増幅器１３７の入力端子と出力端子との間に接続されている。

二値化回路１３８は、制御増幅器１３７の出力端子と出力端子Ｐ３との間に接続されている。二値化回路１３８は、たとえば、ＣＭＯＳインバータである。ランプ信号ＲＡＭＰの信号レベルが入力端子Ｐ１の信号レベルに達したタイミングにおいて、二値化回路１３８の論理レベルが反転する。当該タイミングのカウント信号ＣＯＤＥの値がラッチ回路１５に保持される。

図７は、図６のカラムＡＤＣ９０が１つの画素ＰＩＸからの電圧信号をデジタル信号に変換するまでに行われる複数の動作の順序の一例を示すタイムチャートである。

図３、図６、および図７を併せて参照しながら、画素ＰＩＸにおいては、動作Ｏｐ１１，Ｏｐ１２，Ｏｐ１３，Ｏｐ１４がこの順序で行われる。カラムＡＤＣ９０においては、動作Ｏｐ２１，Ｏｐ２２，Ｏｐ２３，Ｏｐ２４，Ｏｐ２５がこの順序で行われる。

画素ＰＩＸにおいて、時刻ｔ１～ｔ２の間、動作Ｏｐ１１が行われる。動作Ｏｐ１１は、リセットトランジスタＴＲ２によるフローティングディフュージョンＦＤのリセット動作を含む。時刻ｔ２～ｔ３の間、動作Ｏｐ１２が行われる。動作Ｏｐ１２は、フローティングディフュージョンＦＤの整定のための待機動作を含む。

カラムＡＤＣ９０においては、画素ＰＩＸにおける動作Ｏｐ１２と並行して、動作Ｏｐ２１が行われる。動作Ｏｐ２１は、ＡＺ（Auto Zero）１動作を含む。ＡＺ１動作においては、図６のスイッチ１３４がオン（導通）とされて全差動増幅器１３１の非反転入力端子と反転出力端子とが短絡されるとともに、スイッチ１３５がオンとされて全差動増幅器１３１の反転入力端子と非反転出力端子とが短絡される。

時刻ｔ３～ｔ４の間、動作Ｏｐ２２が行われる。動作Ｏｐ２２は、ＡＺ２動作およびＯＶＲ（Over Range）動作を含む。ＡＺ２動作においては、図６のスイッチ１３６がオンとされて制御増幅器１３７の制御端子と出力端子とが短絡される。ＯＶＲ動作においては、ランプ信号ＲＡＭＰの電圧レベルが０レベルから引き上げられる。時刻ｔ４～ｔ５の間、動作Ｏｐ２３が行われる。動作Ｏｐ２３は、Ｄａｒｋ信号とランプ信号ＲＡＭＰとの比較により全差動増幅器１３１のオフセットを除去するための比較動作（Ｄａｒｋ比較動作）を含む。

画素ＰＩＸにおいて、時刻ｔ５～ｔ６の間、動作Ｏｐ１３が行われる。動作Ｏｐ１３は、転送トランジスタＴＲ１によるフォトダイオードＰＤからフローティングディフュージョンＦＤへの電荷の転送動作を含む。時刻ｔ６～ｔ７の間、動作Ｏｐ１４が行われる。動作Ｏｐ１４は、フローティングディフュージョンＦＤの整定のための待機動作を含む。

カラムＡＤＣ９０においては、画素ＰＩＸにおける動作Ｏｐ１４と並行して、動作Ｏｐ２４が行われる。動作Ｏｐ２４は、ＯＶＲ動作を含む。時刻ｔ７～ｔ８の間、動作Ｏｐ２５が行われる。動作Ｏｐ２５は、Ｓｉｇ信号とランプ信号ＲＡＭＰとの比較によりＳｉｇ信号をデジタル信号に変換するための比較動作（Ｓｉｇ比較動作）を含む。

固体撮像素子９に含まれる画素数を増加させることにより、固体撮像素子９から出力されるデジタル画像の画質を向上させることができる。しかし、画素数が増加するほど、画素の整定時間（図７の動作Ｏｐ１２，Ｏｐ１４）が長くなる。プロセスの微細化によってカラムＡＤＣ９０を高速化させても、画素ＰＩＸ側の動作時間が固体撮像素子９の変換速度を律速する。したがって、フレームレートを維持しながら大規模画素によるデジタル画像の高画質化を実現するためには、大規模画素の画素整定時間を短縮する必要がある。

そこで、固体撮像素子１においては２つの画素の電圧信号を保持する動作を並行して行う。固体撮像素子１によれば、２つの画素の整定動作をオーバーラップさせることができるため、２つの画素の整定動作が順次行われる固体撮像素子９よりも、複数の画素ＰＩＸからの電圧信号をデジタル信号に変換するまでに必要な時間を短縮することができる。その結果、フレームレートを維持しながら大規模画素によるデジタル画像の高画質化を実現することができる。

図８は、図１のカラムＡＤＣ１０の回路構成の一例を示す等価回路図である。カラムＡＤＣ１０の回路構成は、図６に示されるカラムＡＤＣ９０の回路構成にパイプラインバッファ回路１７が追加された構成である。これら以外のカラムＡＤＣ１０の回路構成は、カラムＡＤＣ９０の回路構成と同様であるため、同様の構成についての説明を繰り返さない。

図８に示されるように、パイプラインバッファ回路１７は、入力端子Ｐ１１，Ｐ１２と、出力端子Ｐ１３と、電圧保持回路１６０，１７０と、スイッチ回路１８０とを含む。入力端子Ｐ１１は、垂直信号線ＶＥＬ１に接続されている。垂直信号線ＶＥＬ１と接地電位との間には、電流源１１が接続されている。入力端子Ｐ１１と接地電位との間に接続されている容量素子Ｃ１は、垂直信号線ＶＥＬ１の寄生容量を表す。

入力端子Ｐ１２は、垂直信号線ＶＥＬ２に接続されている。垂直信号線ＶＥＬ２と接地電位との間には、電流源１２が接続されている。入力端子Ｐ１２と接地電位との間に接続されている容量素子Ｃ２は、垂直信号線ＶＥＬ２の寄生容量を表す。出力端子Ｐ１３は、ＡＤ変換回路１３の入力端子Ｐ１に接続されている。

電圧保持回路１６０は、入力端子Ｐ１１とスイッチ回路１８０との間に接続されている。電圧保持回路１６０は、垂直信号線ＶＥＬ１に接続された画素ＰＩＸの電圧を保持する。電圧保持回路１６０は、スイッチ１６１，１６２と、容量素子１６３，１６４とを含む。

電圧保持回路１７０は、入力端子Ｐ１２とスイッチ回路１８０との間に接続されている。電圧保持回路１７０は、垂直信号線ＶＥＬ２に接続された画素ＰＩＸの電圧を保持する。電圧保持回路１７０は、スイッチ１７１，１７２と、容量素子１７３，１７４とを含む。

スイッチ回路１８０は、出力端子Ｐ１３に接続されている。スイッチ回路１８０は、スイッチ１８１，１８２，１８３，１８４，１８５と、ボルテージフォロワ回路１８６とを含む。

スイッチ１６１，１８１は、入力端子Ｐ１１とボルテージフォロワ回路１８６の非反転入力端子との間でこの順に直列に接続されている。スイッチ１６２，１８２は、入力端子Ｐ１１とボルテージフォロワ回路１８６の非反転入力端子との間でこの順に直列に接続されている。直列に接続されたスイッチ１６１，１８１と直列に接続された１６２，１８２とは、入力端子Ｐ１１とボルテージフォロワ回路１８６の非反転入力端子との間で並列に接続されている。

容量素子１６３は、スイッチ１６１，１８１の接続点と接地電位との間に接続されている。容量素子１６４は、スイッチ１６２，１８２の接続点と接地電位との間に接続されている。

スイッチ１７１，１８３は、入力端子Ｐ１２とボルテージフォロワ回路１８６の非反転入力端子との間でこの順に直列に接続されている。スイッチ１７２，１８４は、入力端子Ｐ１２とボルテージフォロワ回路１８６の非反転入力端子との間でこの順に直列に接続されている。直列に接続されたスイッチ１７１，１８３と直列に接続された１７２，１８４とは、入力端子Ｐ１２とボルテージフォロワ回路１８６の非反転入力端子との間で並列に接続されている。

容量素子１７３は、スイッチ１７１，１８３の接続点と接地電位との間に接続されている。容量素子１７４は、スイッチ１７２，１８４の接続点と接地電位との間に接続されている。

スイッチ１８５は、ボルテージフォロワ回路１８６の非反転入力端子と接地電位との間に接続されている。ボルテージフォロワ回路１８６の出力端子は、出力端子Ｐ１３に接続されているとともに、ボルテージフォロワ回路１８６の反転入力端子に短絡されている。

図９は、Ｄａｒｋ信号およびＳｉｇ信号のＡＤ変換における図８のパイプラインバッファ回路１７の動作を示す図である。

図８および図９を併せて参照しながら、Ｄａｒｋ信号のサンプリング動作においては、スイッチ１６１，１７１，１８２，１８４，１８５がオンとされるとともに、スイッチ１６２，１７２，１８１，１８３がオフ（非導通）とされる。すなわち、垂直信号線ＶＥＬ１に接続された画素ＰＩＸの電圧および垂直信号線ＶＥＬ２に接続された画素ＰＩＸの電圧のサンプリング動作が並行して行われる。

Ｄａｒｋ信号のサンプリング動作によって、垂直信号線ＶＥＬ１に接続された画素ＰＩＸの電圧が、容量素子１６３に保持される。垂直信号線ＶＥＬ２に接続された画素ＰＩＸの電圧が、容量素子１７３に保持される。

Ｄａｒｋ信号のサンプリングに続いて、垂直信号線ＶＥＬ１に接続された画素ＰＩＸの電圧をＡＣ変換回路１３へ出力する動作（Ｈｏｌｄ１）および垂直信号線ＶＥＬ２に接続された画素ＰＩＸの電圧をＡＣ変換回路１３へ出力する動作（Ｈｏｌｄ２）がこの順に行われる。

Ｈｏｌｄ１においては、スイッチ１６１，１７１，１８２，１８４，１８５がオフとされるとともに、スイッチ１８１がオンとされる。容量素子１６３の電圧がボルテージフォロワ回路１８６を介してＡＤ変換回路１３に出力される。

Ｈｏｌｄ２においては、スイッチ１８１がオフとされるとともに、スイッチ１８３がオンとされて、容量素子１７３の電圧がボルテージフォロワ回路１８６を介してＡＤ変換回路１３に出力される。

Ｄａｒｋ信号のＨｏｌｄ２の後にＳｉｇ信号のサンプリング動作が行われる。Ｓｉｇ信号のサンプリング動作においては、スイッチ１６２，１７２，１８１，１８５がオンとされる。

Ｓｉｇ信号のサンプリング動作によって、垂直信号線ＶＥＬ１に接続された画素ＰＩＸの電圧が、容量素子１６４に保持される。垂直信号線ＶＥＬ２に接続された画素ＰＩＸの電圧が、容量素子１７４に保持される。

Ｈｏｌｄ１においては、スイッチ１６２，１７２，１８１，１８３，１８５がオフとされるとともに、スイッチ１８２がオンとされる。容量素子１６４の電圧がボルテージフォロワ回路１８６を介してＡＤ変換回路１３に出力される。

Ｈｏｌｄ２においては、スイッチ１８２がオフとされるとともに、スイッチ１８４がオンとされて、容量素子１７４の電圧がボルテージフォロワ回路１８６を介してＡＤ変換回路１３に出力される。

図１０は、図８のカラムＡＤＣ１０が２つの画素ＰＩＸ１，ＰＩＸ２からの電圧信号をデジタル信号に変換するまでに行われる複数の動作の順序の一例を示すタイムチャートである。

図１０においては、垂直信号線ＶＥＬ１，ＶＥＬ２に接続された画素が、それぞれ画素ＰＩＸ１，ＰＩＸ２と示されている。また、図１０の動作Ｏｐ１１～Ｏｐ１４、および動作Ｏｐ２２，Ｏｐ２３，Ｏｐ２５は、図７に示される参照符号が同じ動作に対応する。

図１０に示されるように、時刻ｔ１１～ｔ１５の間、画素ＰＩＸ１の電圧信号の整定動作および画素ＰＩＸ２の電圧信号の整定動作は並行して行われる。両者は互いに全時間帯においてオーバーラップしている。１つの画素の電圧信号の整定動作においては、動作Ｏｐ１１～Ｏｐ１４が連続して行われる。

動作Ｏｐ１２が終了する時刻ｔ１２以降の時刻ｔ１３からカラムＡＤＣ１０において画素ＰＩＸ１，ＰＩＸ２のＡＤ変換動作が連続して行われる。画素ＰＩＸ１のＡＤ変換動作は時刻ｔ１３～ｔ１６の間行われる。画素ＰＩＸ２のＡＤ変換動作は時刻ｔ１６～ｔ１９の間行われる。

１つの画素のＡＤ変換動作においては、動作Ｏｐ３１，Ｏｐ２２，Ｏｐ２３，Ｏｐ３４，Ｏｐ２５がこの順に連続して行われる。動作Ｏｐ３１においては、Ｄａｒｋ信号のサンプリング動作およびＡＺ１動作が行われる。動作Ｏｐ３４においては、Ｓｉｇ信号のサンプリング動作およびＯＶＲ動作が行われる。

画素ＰＩＸ１のＡＤ変換動作において、動作Ｏｐ２２は、画素ＰＩＸ１のリセット後の整定動作である動作Ｏｐ１２が終了する時刻ｔ１２以降の時刻ｔ１４から開始される。画素ＰＩＸ１に関するＳｉｇ比較動作である動作Ｏｐ２５は、画素ＰＩＸ１の電圧信号の整定が終了する時刻ｔ１５から開始される。動作Ｏｐ３１，Ｏｐ２２，Ｏｐ２３，Ｏｐ３４が行われる時間間隔は、動作Ｏｐ１３の一部および動作Ｏｐ１４とオーバーラップしている。

画素ＰＩＸ２のＡＤ変換動作において、動作Ｏｐ２２は、画素ＰＩＸ２のリセット後の整定動作である動作Ｏｐ１２が終了する時刻ｔ１２以降の時刻ｔ１７から開始される。画素ＰＩＸ２に関するＳｉｇ比較動作である動作Ｏｐ２５は、画素ＰＩＸ２の電圧信号の整定が終了する時刻ｔ１５以降の時刻ｔ１８から開始される。

画素ＰＩＸ２のＡＤ変換動作における動作Ｏｐ３１が行われている間に、次の画素ＰＩＸ１，ＰＩＸ２の電圧信号の整定動作が開始される。画素ＰＩＸ１，ＰＩＸ２の各々のリセット後の整定動作である動作Ｏｐ１２は、現在の画素ＰＩＸ２のＡＤ変換動作におけるＤａｒｋ比較動作である動作Ｏｐ２３が終了する時刻ｔ１８から開始される。

図７および図１０を併せて参照しながら、２つの画素ＰＩＸからの電圧信号をデジタル信号に変換するのに必要な変換時間は、図７においては、時刻ｔ１～ｔ８までの時間間隔の２倍である。一方、図１０において当該変換時間は、時刻ｔ１１～ｔ１９までの時間間隔である。図１０の時刻ｔ１１～ｔ１９までの時間間隔は、図７の時刻ｔ１～ｔ８までの時間間隔の２倍よりも短い。その結果、固体撮像素子１は、固体撮像素子９よりも高速なＡＤ変換を実現することができる。

以上、第１の実施形態に係る固体撮像素子によれば、フレームレートを維持しながら大規模画素によるデジタル画像の高画質化を実現することができる。

［第２の実施形態］
第１の実施形態に係る固体撮像素子は、容量素子およびスイッチを含むパイプラインバッファ回路を備える。容量素子が固体撮像素子のサイズに与える影響は、スイッチよりも大きい。そこで、第２の実施形態においては、ｋＴ／Ｃノイズ低減用の回路構成を用いて、ノイズ電力を維持しながら容量素子の容量を低減し、固体撮像素子を小型化する構成について説明する。

図１１は、第２の実施形態に係る固体撮像素子に含まれるパイプラインバッファ回路２７の回路構成の一例を示す等価回路図である。パイプラインバッファ回路２７の回路構成は、図８の電圧保持回路１６０，１７０，スイッチ回路１８０が電圧保持回路２６０，２７０，スイッチ回路２８０にそれぞれ置き換えられた構成である。これら以外のパイプラインバッファ回路２７の構成はパイプラインバッファ回路１７と同様であるため、同様の構成についての説明を繰り返さない。

図１１に示されるように、電圧保持回路２６０は、スイッチ２６１，２６２，２６３，２６４，２６５と、容量素子２６６，２６７，２６８と、抵抗素子Ｒ１２，Ｒ１１と、オペアンプ３１１，３１２とを含む。電圧保持回路２７０は、スイッチ２７１，２７２，２７３，２７４，２７５と、容量素子２７６，２７７，２７８と、抵抗素子Ｒ２２，Ｒ２１と、オペアンプ３２１，３２２とを含む。

スイッチ２６１，容量素子２６６は、入力端子Ｐ１１とオペアンプ３１１の反転入力端子との間においてこの順に直列に接続されている。スイッチ２６２は、スイッチ２６１および容量素子２６６の接続点と接地電位との間に接続されている。

スイッチ２６３，容量素子２６７は、入力端子Ｐ１１とオペアンプ３１１の反転入力端子との間において直列に接続されている。スイッチ２６４は、スイッチ２６３および容量素子２６７の接続点と接地電位との間に接続されている。

直列に接続されたスイッチ２６１，容量素子２６６と、直列に接続されたスイッチ２６３，容量素子２６７とは、入力端子Ｐ１１とオペアンプ３１１の反転入力端子との間において並列に接続されている。

容量素子２６８，スイッチ２８１は、容量素子２６６と接地電位との間においてこの順に直列に接続されている。スイッチ２８２，２８３は、容量素子２６８およびスイッチ２８１の接続点と出力端子Ｐ１３との間においてこの順に直列に接続されている。

オペアンプ３１１の非反転入力端子は、接地電位に接続されている。スイッチ２６５，抵抗素子Ｒ１２，Ｒ１１は、オペアンプ３１１の反転入力端子と接地電位との間においてこの順に接続されている。

オペアンプ３１１の出力端子は、抵抗素子Ｒ１２およびＲ１１の接続点に接続されている。当該接続点は、オペアンプ３１２の反転入力端子に接続されている。オペアンプ３１２の非反転入力端子は、接地電位に接続されている。オペアンプ３１２の出力端子は、スイッチ２８２および２８３の接続点に接続されている。

スイッチ２７１，容量素子２７６は、入力端子Ｐ１２とオペアンプ３２１の反転入力端子との間においてこの順に直列に接続されている。スイッチ２７２は、スイッチ２７１および容量素子２７６の接続点と接地電位との間に接続されている。

スイッチ２７３，容量素子２７７は、入力端子Ｐ１２とオペアンプ３２１の反転入力端子との間において直列に接続されている。スイッチ２７４は、スイッチ２７３および容量素子２７７の接続点と接地電位との間に接続されている。

直列に接続されたスイッチ２７１，容量素子２７６と、直列に接続されたスイッチ２７３，容量素子２７７とは、入力端子Ｐ１２とオペアンプ３２１の反転入力端子との間において並列に接続されている。

容量素子２７８，スイッチ２８４は、容量素子２７６と接地電位との間においてこの順に直列に接続されている。スイッチ２８５，２８６は、容量素子２７８およびスイッチ２８４の接続点と出力端子Ｐ１３との間においてこの順に直列に接続されている。

オペアンプ３２１の非反転入力端子は、接地電位に接続されている。スイッチ２７５，抵抗素子Ｒ２２，Ｒ２１は、オペアンプ３２１の反転入力端子と接地電位との間においてこの順に接続されている。

オペアンプ３２１の出力端子は、抵抗素子Ｒ２２およびＲ２１の接続点に接続されている。当該接続点は、オペアンプ３２２の反転入力端子に接続されている。オペアンプ３２２の非反転入力端子は、接地電位に接続されている。オペアンプ３２２の出力端子は、スイッチ２８５および２８６の接続点に接続されている。

図１２は、Ｄａｒｋ信号のＡＤ変換における図１１のパイプラインバッファ回路２７の動作を示す図である。

図１１および図１２を併せて参照しながら、Ｄａｒｋ信号のサンプリング動作においては、スイッチ２６１，２６５，２８１，２７１，２７５，２８４がオンとされるとともに、スイッチ２６２～２６４，２８２，２８３，２７２～２７４，２８５，２８６がオフとされる。

Ｄａｒｋ信号のサンプリング動作によって、垂直信号線ＶＥＬ１に接続された画素ＰＩＸの電圧が、容量素子２６６に保持される。垂直信号線ＶＥＬ２に接続された画素ＰＩＸの電圧が、容量素子２７６に保持される。

Ｄａｒｋ信号のサンプリングに続いて、スイッチ２６５，２７５がオフとされる。このとき、スイッチ２６５および容量素子２６６の接続点およびスイッチ２７５および容量素子２７６の接続点の各々においてｋＴ／Ｃノイズ（熱雑音）であるノイズ電力Ｐｎが発生する。

ボルツマン係数（Ｊ／Ｋ）をｋとし、絶対温度をＴ（Ｋ）とし、容量素子２６６，２７６の各々の容量値をＣ（Ｆ）とし、抵抗素子Ｒ１１，Ｒ２１の各々の抵抗値をＲ_１（Ω）とし、抵抗素子Ｒ１２，Ｒ２２の各々の抵抗値をＲ_２（Ω）とすると、ノイズ電力Ｐｎは、以下の式（１）のように表される。

式（１）に示されるように、抵抗値Ｒ_２に対する抵抗値Ｒ_１の比率が小さいほど、ノイズ電力Ｐｎは小さい。一方で、容量値Ｃが小さいほど、ノイズ電力は大きい。そのため、抵抗値Ｒ_２に対する抵抗値Ｒ_１の比率を小さくすることによってノイズ電力Ｐｎの増加を抑制しながら、容量値Ｃを小さくすることができる。

スイッチ２６５，２７５がオフとされた後、垂直信号線ＶＥＬ１に接続された画素ＰＩＸの電圧を出力端子Ｐ１３から出力する動作（Ｈｏｌｄ１）および垂直信号線ＶＥＬ２に接続された画素ＰＩＸの電圧を出力端子Ｐ１３から出力する動作（Ｈｏｌｄ２）がこの順に行われる。

Ｈｏｌｄ１においては、スイッチ２６１，２８１，２７１，２８４がオフとされるとともに、スイッチ２６２，２７２，２８２，２８３，２８５がオンとされる。容量素子２６６，２７６が接地電位に接続されるため、電荷保存則により容量素子２６６，２７６に保持された電圧が容量素子２６８，２７８にそれぞれ発生する。容量素子２６８，２７８は、容量素子２６６，２７６に保持されていた電圧を保持するために必要な容量値を有すればよい。そのため、容量素子２６８，２７８の容量値は、容量素子２６６，２７６と同様に小さくすることができる。スイッチ２８３がオンとされることにより、出力端子Ｐ１３に容量素子２６８の電圧が発生する。

Ｈｏｌｄ２においては、スイッチ２８３がオフとされるとともにスイッチ２８６がオンとされることにより、出力端子Ｐ１３に容量素子２７８の電圧が発生する。Ｄａｒｋ信号のＨｏｌｄ２の後にＳｉｇ信号のサンプリング動作が行われる。

図１３は、Ｓｉｇ信号のＡＤ変換における図１１のパイプラインバッファ回路２７の動作を示す図である。

図１１および図１３を併せて参照しながら、Ｓｉｇ信号のサンプリング動作においては、スイッチ２６３，２６５，２８１，２７３，２７５，２８４がオンとされるとともに、スイッチ２６２，２６４，２８２，２８５がオフとされる。垂直信号線ＶＥＬ１に接続された画素ＰＩＸの電圧が、容量素子２６７に保持される。垂直信号線ＶＥＬ２に接続された画素ＰＩＸの電圧が、容量素子２７７に保持される。

Ｓｉｇ信号のサンプリングに続いて、スイッチ２６５，２７５がオフとされる。このとき、スイッチ２６５および容量素子２６７の接続点およびスイッチ２７５および容量素子２７７の接続点の各々においてノイズ電力Ｐｎが発生する。容量素子２６６，２７６と同様の理由で、容量素子２６７，２７７の容量値を小さくすることができる。

スイッチ２６５，２７５がオフとされた後、垂直信号線ＶＥＬ１に接続された画素ＰＩＸの電圧を出力端子Ｐ１３から出力する動作（Ｈｏｌｄ１）および垂直信号線ＶＥＬ２に接続された画素ＰＩＸの電圧を出力端子Ｐ１３から出力する動作（Ｈｏｌｄ２）がこの順に行われる。

Ｈｏｌｄ１においては、スイッチ２６３，２８１，２７３，２８４がオフとされるとともに、スイッチ２６４，２７４，２８２，２８３，２８５がオンとされる。容量素子２６７，２７７が接地電位に接続されるため、電荷保存則により容量素子２６７，２７７に保持された電圧が容量素子２６８，２７８にそれぞれ発生する。Ｈｏｌｄ２においては、スイッチ２８３がオフとされるとともにスイッチ２８６がオンとされる。

以上、第２の実施形態に係る固体撮像素子によれば、フレームレートを維持しながら大規模画素によるデジタル画像の高画質化を実現することができる。さらに、第２の実施形態に係る固体撮像素子によれば、パイプラインバッファ回路に含まれる容量素子の容量値を小さくすることができるため、固体撮像素子を小型化することができる。

［第３の実施形態］
第１および第２の実施形態においては、画素アレイの列毎に２つの垂直信号線が設けられ、当該２つの垂直信号線が１つのカラムＡＤＣに接続される固体撮像素子について説明した。第３の実施形態においては、画素アレイの列毎に１つの垂直信号線が設けられ、１つのカラムＡＤＣに異なる列の２つの垂直信号線が接続される構成について説明する。

図１４は、第３の実施形態に係る固体撮像素子３の構成の一例を示すブロック図である。固体撮像素子３の構成は、図４の固体撮像素子４のカラムＡＤＣの数を半数にした点である。それ以外の固体撮像素子４の構成は固体撮像素子９と同様であるため、同様の構成についての説明を繰り返さない。

図１５は、図１４のカラムＡＤＣ１０と２つの垂直信号線ＶＥＬ［ｊ］，ＶＥＬ［ｊ＋１］との接続態様について説明するためのブロック図である。なお、図１５において、ｊは奇数である。

図１５に示されるように、画素アレイ１０１の第ｊ列の垂直信号線ＶＥＬ［ｊ］は、パイプラインバッファ回路１７（または２７）の入力端子Ｐ１１に接続されている。画素アレイ１０１の第（ｊ＋１）列の垂直信号線ＶＥＬ［ｊ＋１］は、パイプラインバッファ回路１７（または２７）の入力端子Ｐ１２に接続されている。固体撮像素子３のカラムＡＤＣ１０においては、画素アレイ１０１の第ｉ行の画素ＰＩＸ［ｉ，ｊ］，ＰＩＸ［ｉ，ｊ＋１］の電圧信号のサンプリング動作が並行して行われる。

以上、第３の実施形態に係る固体撮像素子によれば、フレームレートを維持しながら大規模画素によるデジタル画像の高画質化を実現することができる。また、第３の実施形態に係る固体撮像素子によれば、カラムＡＤＣの数を半数にすることができるため、固体撮像素子の製造コストを低減することができる。

［第４の実施形態］
第４の実施形態においては、第１または第２の実施形態において説明されたパイプラインバッファ回路を用いて、ベイヤ画素からＡＤ変換されたデジタル画像の画質を向上させる固体撮像素子について説明する。

図１６は、ベイヤ画素の一例を示す図である。図１６に示されるように、４つの画素ＰＩＸ［ｉ，ｊ］，ＰＩＸ［ｉ＋１，ｊ］，ＰＩＸ［ｉ，ｊ＋１］，ＰＩＸ［ｉ＋１，ｊ＋１］から形成される。画素ＰＩＸ［ｉ，ｊ］，ＰＩＸ［ｉ＋１，ｊ＋１］は、赤色光に対応する電荷および青色光に対応する電荷をそれぞれ記憶する。画素ＰＩＸ［ｉ＋１，ｊ］，ＰＩＸ［ｉ，ｊ＋１］の各々は、緑色光に対応する電荷を記憶する。

図１７は、第１または第２の実施形態に係る固体撮像素子における、ベイヤ画素を構成する４つの画素ＰＩＸ［ｉ，ｊ］，［ｉ＋１，ｊ］，［ｉ，ｊ＋１］，［ｉ＋１，ｊ＋１］と２つのカラムＡＤＣ［ｊ］，［ｊ＋１］との接続構成を示す図である。

図１７に示されるように、赤色光に対応する画素ＰＩＸ［ｉ，ｊ］および緑色光に対応する画素ＰＩＸ［ｉ＋１，ｊ］からの電圧信号は、垂直信号線ＶＥＬ１［ｊ］，ＶＥＬ２［ｊ］をそれぞれ介して、カラムＡＤＣ１０［ｊ］に入力される。

緑色光に対応する画素ＰＩＸ［ｉ，ｊ＋１］および青色光に対応する画素ＰＩＸ［ｉ＋１，ｊ＋１］からの電圧信号は、垂直信号線ＶＥＬ１［ｊ＋１］，ＶＥＬ２［ｊ＋１］をそれぞれ介して、カラムＡＤＣ１０［ｊ＋１］に入力される。

図１８は、図１７の２つのカラムＡＤＣ１０［ｊ］，［ｊ＋１］の変換結果の一方に誤差が生じる場合の図１６のベイヤ画素のＡＤ変換の結果の一例を示す図である。図１８においては、カラムＡＤＣ１０［ｊ＋１］の変換結果が通常よりも明るくなる場合が示されている。

図１８に示されているように、ＰＩＸ［ｉ＋１，ｊ］，ＰＩＸ［ｉ，ｊ＋１］の変換結果を比較すると、カラムＡＤＣ１０［ｊ＋１］によって変換されたＰＩＸ［ｉ，ｊ＋１］の変換結果の方が、カラムＡＤＣ１０［ｊ］によって変換されたＰＩＸ［ｉ＋１，ｊ］の変換結果の方が明るい。その結果、ベイヤ画素の変換結果に対してベイヤ補間処理を行うと、第（ｊ＋１）列の方が第ｊ列よりも明るくなる。

このように、ベイヤ画素の列毎に当該列に含まれる２つの画素の電圧信号を同じカラムＡＤＣ１０によって変換すると、一方のカラムＡＤＣ１０に誤差がある場合に、第１または第２の実施形態に係る固体撮像素子から出力されるデジタル画像中に他の列と異なる明るさの列が生じる。

そこで、第４の実施形態に係る固体撮像素子においては、列毎ではなく、画素の色毎に当該画素からの電圧信号が入力されるカラムＡＤＣ１０を異ならせる。

図１９は、第４の実施形態に係る固体撮像素子における、ベイヤ画素を構成する４つの画素ＰＩＸ［ｉ，ｊ］，［ｉ＋１，ｊ］，［ｉ，ｊ＋１］，［ｉ＋１，ｊ＋１］と２つのカラムＡＤＣ［ｊ］，［ｊ＋１］との接続構成を示す図である。

図１９に示されるように、赤色光に対応する画素ＰＩＸ［ｉ，ｊ］からの電圧信号および青色光に対応する画素ＰＩＸ［ｉ＋１，ｊ＋１］からの電圧信号が、垂直信号線ＶＥＬ１［ｊ］，ＶＥＬ２［ｊ］をそれぞれ介して、カラムＡＤＣ１０［ｊ］に入力される。

緑色光に対応する画素ＰＩＸ［ｉ＋１，ｊ］からの電圧信号および画素ＰＩＸ［ｉ＋１，ｊ］からの電圧信号が、垂直信号線ＶＥＬ１［ｊ＋１］，ＶＥＬ２［ｊ＋１］をそれぞれ介して、カラムＡＤＣ１０［ｊ＋１］に入力される。

図２０は、図１９の２つのカラムＡＤＣ１０［ｊ］，［ｊ＋１］の変換結果の一方に誤差が生じる場合の図１６のベイヤ画素のＡＤ変換の結果の一例を示す図である。

図２０に示されるように、緑色光に対応する画素ＰＩＸ［ｉ＋１，ｊ］からの電圧信号および画素ＰＩＸ［ｉ＋１，ｊ］からの電圧信号は、同じカラムＡＤＣ１０［ｊ＋１］によって変換されるため、両者の変換結果の明るさは同じである。そのため、第４の実施形態に係る固体撮像素子から出力されるデジタル画像中に他の列と異なる明るさの列が生じない。

以上、第４の実施形態に係る固体撮像素子によれば、フレームレートを維持しながら大規模画素によるデジタル画像の高画質化を実現することができる。また、第４の実施形態に係る固体撮像素子によれば、ベイヤ画素からＡＤ変換されたデジタル画像の画質を向上させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１，３，４，９ 固体撮像素子、１０ カラムＡＤＣ、１１，１２ 電流源、１３ ＡＤ変換回路、１５ ラッチ回路、１７，２７ パイプラインバッファ回路、３５ カウンタ、５１４，５１５ アクチュエータ、１０１ 画素アレイ、１０２ 垂直走査回路、１０３ 水平走査回路、１０４ 論理部、１０５ 入出力部、１０６ タイミング生成回路、１３１ 全差動増幅器、１３２，１３３，１６３，１６４，１７３，１７４，２６６，２６７，２６８，２７６～２７８，Ｃ１，Ｃ２ 容量素子、１３４～１３６，１６１，１６２，１７１，１７２，１８１～１８５，２６１～２６５，２７１～２７５，２８１～２８６ スイッチ、１３７ 制御増幅器、１３８ 二値化回路、１６０，１７０，２６０，２７０ 電圧保持回路、１８０，２８０ スイッチ回路、１８６ ボルテージフォロワ回路、３１１，３１２，３２１，３２２ オペアンプ、５００ デジタル一眼レフカメラ、５１０ レンズモジュール、５１１ ズームレンズ、５１２ 固定レンズ、５１３ フォーカスレンズ、５２２ モニタ、５２３ 記憶装置、５２４ 制御マイコン、Ｃ 容量値、ＣＯＤＥ カウント信号、ＦＤ フローティングディフュージョン、５２１ 信号処理ＬＳＩ、Ｏｐ１１～１４，Ｏｐ２１～Ｏｐ２５，Ｏｐ３１，Ｏｐ３４ 動作、ＲＡＭＰ ランプ信号、Ｐ１，Ｐ２，Ｐ１１，Ｐ１２ 入力端子、Ｐ３，Ｐ１３ 出力端子、ＰＤ フォトダイオード、ＰＩＸ，ＰＩＸ１，ＰＩＸ２ 画素、Ｐｎ ノイズ電力、Ｒ_１，Ｒ_２ 抵抗値、Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２ 抵抗素子、ＲＳＴ，ＳＥＬ，ＴＸ 水平信号線、ＴＲ１ 転送トランジスタ、ＴＲ２ リセットトランジスタ、ＴＲ３ 増幅トランジスタ、ＶＤＤ 電源電位、ＶＥＬ，ＶＥＬ１，ＶＥＬ２ 垂直信号線、ｔ１～ｔ８，ｔ１１～ｔ１９ 時刻。

Claims (12)

1. 光電変換によって入射光の光量に応じた電荷を記憶する複数の画素の電圧を変換してデジタル画像を出力する固体撮像素子であって、
   前記複数の画素に含まれる第１画素および第２画素に接続された第１バッファ回路と、
   前記第１バッファ回路からの電圧信号をデジタル信号に変換する第１ＡＤ変換回路とを備え、
   前記第１バッファ回路は、
   前記第１画素に接続された第１電圧保持回路と、
   前記第２画素に接続された第２電圧保持回路と、
   前記第１ＡＤ変換回路に電圧信号を出力する電圧保持回路を、前記第１電圧保持回路と前記第２電圧保持回路との間で選択的に切り替える第１スイッチ回路とを含み、
   前記第１バッファ回路は、前記第１電圧保持回路に前記第１画素の電圧信号を保持する動作および前記第２電圧保持回路に前記第２画素の電圧信号を保持する動作を並行して行う、固体撮像素子。
2. 前記第１電圧保持回路および前記第２電圧保持回路の各々は、
   当該電圧保持回路に接続された画素の電圧信号が入力される容量素子と、
   第１抵抗素子と、
   第２抵抗素子と、
   スイッチとを含み、
   前記スイッチ、前記第２抵抗素子、および前記第１抵抗素子は、前記容量素子と接地電位との間においてこの順に直列に接続され、
   前記第１電圧保持回路および前記第２電圧保持回路の各々は、当該電圧保持回路に接続された画素からの電圧信号を前記容量素子に保持する第１動作と、前記第１動作によって前記容量素子に保持された電圧を前記第１ＡＤ変換回路に出力する第２動作とを行い、
   前記第１動作において前記スイッチは、前記容量素子と前記第２抵抗素子とを導通させ、
   前記第１動作の後であって前記第２動作の開始前に前記スイッチは、前記容量素子と前記第２抵抗素子とを非導通とする、請求項１に記載の固体撮像素子。
3. 前記複数の画素は、複数の行および複数の列を有する画素アレイを形成し、
   前記第１画素および前記第２画素は、前記複数の列のうちの同じ列に含まれ、
   前記同じ列に含まれる複数の画素の各々は、前記第１電圧保持回路または前記第２電圧保持回路に接続されている、請求項１に記載の固体撮像素子。
4. 前記複数の画素は、複数の行および複数の列を有する画素アレイを形成し、
   前記第１画素および前記第２画素は、前記複数の行のうち同じ行に含まれるとともに、前記複数の列のうちの第１列および第２列にそれぞれ含まれ、
   前記第１列に含まれる画素は、前記第１電圧保持回路に接続され、
   前記第２列に含まれる画素は、前記第２電圧保持回路に接続されている、請求項１に記載の固体撮像素子。
5. 前記複数の画素は、複数の行および複数の列を有する画素アレイを形成するとともに、第３画素および第４画素をさらに含み、
   前記第１画素および前記第３画素は、前記複数の列のうちの第１列に含まれ、
   前記第２画素および前記第４画素は、前記複数の列のうちの第２列に含まれ、
   前記第１画素および前記第４画素は、前記複数の行のうちの第１行に含まれ、
   前記第２画素および前記第３画素は、前記複数の行のうちの第２行に含まれ、
   前記第１列および前記第２列は、互いに隣接し、
   前記第１行および前記第２行は、互いに隣接し、
   前記第１画素、前記第２画素、前記第３画素、および前記第４画素は、ベイヤ画素を形成し、
   前記第１画素および前記第２画素は、赤色光に対応する電荷および青色光に対応する電荷をそれぞれ記憶し、
   前記第３画素および前記第４画素の各々は、緑色光に対応する電荷を記憶し、
   前記固体撮像素子は、
   前記第３画素および前記第４画素に接続された第２バッファ回路と、
   前記第２バッファ回路からの電圧信号をデジタル信号に変換する第２ＡＤ変換回路とをさらに備え、
   前記第２バッファ回路は、
   前記第３画素に接続された第３電圧保持回路と、
   前記第４画素に接続された第４電圧保持回路と、
   前記第２ＡＤ変換回路に電圧信号を出力する電圧保持回路を、前記第３電圧保持回路と前記第４電圧保持回路との間で選択的に切り替える第２スイッチ回路とを含み、
   前記第２バッファ回路は、前記第３電圧保持回路に前記第３画素の電圧信号を保持する動作および前記第４電圧保持回路に前記第４画素の電圧信号を保持する動作を並行して行う、請求項１に記載の固体撮像素子。
6. 入射光を通過させるレンズモジュールと、
   光電変換によって、前記入射光の光量に応じた電荷を記憶する複数の画素の電圧を変換してデジタル画像を出力する固体撮像素子とを備え、
   前記固体撮像素子は、
   前記複数の画素に含まれる第１画素および第２画素に接続された第１バッファ回路と、
   前記第１バッファ回路からの電圧信号をデジタル信号に変換する第１ＡＤ変換回路とを備え、
   前記第１バッファ回路は、
   前記第１画素に接続された第１電圧保持回路と、
   前記第２画素に接続された第２電圧保持回路と、
   前記第１ＡＤ変換回路に電圧信号を出力する電圧保持回路を、前記第１電圧保持回路と前記第２電圧保持回路との間で選択的に切り替える第１スイッチ回路とを含み、
   前記第１バッファ回路は、前記第１電圧保持回路に前記第１画素の電圧信号を保持する動作および前記第２電圧保持回路に前記第２画素の電圧信号を保持する動作を並行して行う、撮像装置。
7. 前記第１電圧保持回路および前記第２電圧保持回路の各々は、
   当該電圧保持回路に接続された画素の電圧信号が入力される容量素子と、
   第１抵抗素子と、
   第２抵抗素子と、
   スイッチとを含み、
   前記スイッチ、前記第２抵抗素子、および前記第１抵抗素子は、前記容量素子と接地電位との間においてこの順に直列に接続され、
   前記第１電圧保持回路および前記第２電圧保持回路の各々は、当該電圧保持回路に接続された画素からの電圧信号を前記容量素子に保持する第１動作と、前記第１動作によって前記容量素子に保持された電圧を前記第１ＡＤ変換回路に出力する第２動作とを行い、
   前記第１動作において前記スイッチは、前記容量素子と前記第２抵抗素子とを導通させ、
   前記第１動作の後であって前記第２動作の開始前に前記スイッチは、前記容量素子と前記第２抵抗素子とを非導通とする、請求項６に記載の撮像装置。
8. 前記複数の画素は、複数の行および複数の列を有する画素アレイを形成し、
   前記第１画素および前記第２画素は、前記複数の列のうちの同じ列に含まれ、
   前記同じ列に含まれる複数の画素の各々は、前記第１電圧保持回路または前記第２電圧保持回路に接続されている、請求項６に記載の撮像装置。
9. 前記複数の画素は、複数の行および複数の列を有する画素アレイを形成し、
   前記第１画素および前記第２画素は、前記複数の行のうち同じ行に含まれるとともに、前記複数の列のうちの第１列および第２列にそれぞれ含まれ、
   前記第１列に含まれる画素は、前記第１電圧保持回路に接続され、
   前記第２列に含まれる画素は、前記第２電圧保持回路に接続されている、請求項６に記載の撮像装置。
10. 前記複数の画素は、複数の行および複数の列を有する画素アレイを形成するとともに、第３画素および第４画素をさらに含み、
    前記第１画素および前記第３画素は、前記複数の列のうちの第１列に含まれ、
    前記第２画素および前記第４画素は、前記複数の列のうちの第２列に含まれ、
    前記第１画素および前記第４画素は、前記複数の行のうちの第１行に含まれ、
    前記第２画素および前記第３画素は、前記複数の行のうちの第２行に含まれ、
    前記第１列および前記第２列は、互いに隣接し、
    前記第１行および前記第２行は、互いに隣接し、
    前記第１画素、前記第２画素、前記第３画素、および前記第４画素は、ベイヤ画素を形成し、
    前記第１画素および前記第２画素は、赤色光に対応する電荷および青色光に対応する電荷をそれぞれ記憶し、
    前記第３画素および前記第４画素の各々は、緑色光に対応する電荷を記憶し、
    前記固体撮像素子は、
    前記第３画素および前記第４画素に接続された第２バッファ回路と、
    前記第２バッファ回路からの電圧信号をデジタル信号に変換する第２ＡＤ変換回路とをさらに備え、
    前記第２バッファ回路は、
    前記第３画素に接続された第３電圧保持回路と、
    前記第４画素に接続された第４電圧保持回路と、
    前記第２ＡＤ変換回路に電圧信号を出力する電圧保持回路を、前記第３電圧保持回路と前記第４電圧保持回路との間で選択的に切り替える第２スイッチ回路とを含み、
    前記第２バッファ回路は、前記第３電圧保持回路に前記第３画素の電圧信号を保持する動作および前記第４電圧保持回路に前記第４画素の電圧信号を保持する動作を並行して行う、請求項６に記載の撮像装置。
11. 電圧信号を変換してデジタル信号を出力するＡＤ変換器であって、
    第１電圧信号および第２電圧信号が入力されるバッファ回路と、
    前記バッファ回路からの電圧信号をデジタル信号に変換するＡＤ変換回路とを備え、
    前記バッファ回路は、
    前記第１電圧信号が入力される第１端子と、
    前記第２電圧信号が入力される第２端子と、
    前記第１端子に接続された第１電圧保持回路と、
    前記第２端子に接続された第２電圧保持回路と、
    前記ＡＤ変換回路に電圧信号を出力する電圧保持回路を、前記第１電圧保持回路と前記第２電圧保持回路との間で選択的に切り替える第１スイッチ回路とを含み、
    前記バッファ回路は、前記第１電圧保持回路に前記第１電圧信号を保持する動作および前記第２電圧保持回路に前記第２電圧信号を保持する動作を並行して行う、ＡＤ変換器。
12. 前記第１電圧保持回路および前記第２電圧保持回路の各々は、
    前記第１端子および前記第２端子のうち、当該電圧保持回路に接続された端子からの電圧信号が入力される容量素子と、
    第１抵抗素子と、
    第２抵抗素子と、
    スイッチとを含み、
    前記スイッチ、前記第２抵抗素子、および前記第１抵抗素子は、前記容量素子と接地電位との間においてこの順に直列に接続され、
    前記第１電圧保持回路および前記第２電圧保持回路の各々は、当該電圧保持回路に接続された画素からの電圧信号を前記容量素子に保持する第１動作と、前記第１動作によって前記容量素子に保持された電圧を前記ＡＤ変換回路に出力する第２動作とを行い、
    前記第１動作において前記スイッチは、前記容量素子と前記第２抵抗素子とを導通させ、
    前記第１動作の後であって、前記第２動作の開始前に前記スイッチは、前記容量素子と前記第２抵抗素子とを非導通とする、請求項１１に記載のＡＤ変換器。

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