JP4403402B2 - Ａｄ変換方法およびａｄ変換装置並びに物理情報取得方法および物理情報取得装置 - Google Patents

Description

本発明は、ＡＤ（アナログ−デジタル）変換方法およびＡＤ変換装置並びに複数の単位構成要素が配列されてなる物理量分布検知の装置を利用した物理情報取得方法および物理情報取得装置に関する。たとえば、物理量分布検知の半導体装置の一例である撮像装置を利用した撮像技術におけるＡＤ変換の仕組みに関する。

より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を、アドレス制御により任意選択して電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置やその他の電子機器に用いて好適な、アナログで出力される電気信号をデジタルデータに変換する技術に関する。

光や放射線などの外部から入力される電磁波あるいは圧力（接触など）などの物理量変化に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

たとえば、映像機器の分野では、物理量の一例である光（電磁波の一例）の変化を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の撮像素子（撮像デバイス）を用いた固体撮像装置が使われている。ここで“固体”とは半導体製であることを意味している。

たとえばＣＣＤやＣＭＯＳイメージセンサに代表される固体撮像素子の小型化、低価格化により、これらを利用した各種映像機器、たとえば静止画を撮影するデジタルスチルカメラやカメラ付き携帯電話あるいは動画を撮影するビデオカメラなどが急激に普及しつつある。なかでもＣＭＯＳイメージセンサは、ＣＣＤに比べて低消費電力、低コストで製造可能であることから、将来ＣＣＤを置き換えるものとして注目を集めている。

また、近年、半導体技術の進歩により、固体撮像素子の高画素化が急速に進んでおり、たとえば数１００万画素の固体撮像素子が開発され、高解像度が要求されるデジタルスチルカメラや映画用のビデオカメラなどに利用されている。その中でもＣＭＯＳセンサは各画素に光電変換素子と読出回路が設けられた固体撮像装置であり、各画素をランダムにアクセスすることや高速に読み出すことができることから、将来を有望視されているセンサである。

また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

一方、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に静電誘導トランジスタやＭＯＳトランジスタなどの増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。

このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。

この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から所定順に読み出される。

ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出し、必要に応じて所定の信号処理を施し、その後に、各行の１行分の画素信号を順次出力側に読み出す方式が多く用いられている。たとえばマトリクス状に配置された画素の信号出力が行ごとに順次垂直信号線に送られ、垂直信号線からさらに水平方向に順次水平読出線に接続されて出力される。

また、画素部から読み出されたアナログの画素信号は、必要に応じて、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換する。

たとえば、実際の画素信号電圧をより忠実（正確）に表わす画像データを出力させるため、各垂直列に高精度なアナログアンプを設けて処理した後に水平読出線に読み出した画素信号を、１画素ごとに順次ＡＤ変換するため、１画素分の処理サイクル内でＡＤ変換を完了させるべく、高速・高精度な電圧比較器を分解能分用意して変換を全比較器一斉に行なう並列型ＡＤ変換の仕組みを採用することが考えられる。

また、たとえば、非特許文献１には、マトリクス状に配置された画素の信号出力を、行ごとに順次垂直信号線に読み出した後、その垂直信号線ごとに設けたＡＤ変換回路にてデジタルデータへ変換する仕組みが開示されている。以下、このようなＡＤ方式をカラムＡＤ方式ともいう。このようなカラムＡＤ方式によれば、各カラム（垂直列）でＡＤ変換を行なうので、読出速度とＡＤ変換処理の高速化にとって有利である。

米本和也著、"ＣＣＤ／ＣＭＯＳイメージセンサの基礎と応用"、ＣＱ出版社、2003年8月10日、初版p201〜203

ここで、非特許文献１に記載のＡＤ変換の仕組み（カラムＡＤ方式）では、より詳細には、撮像部からの画素信号と一定の傾きで電圧値が変化するランプ波形の電圧とを比較し、比較器の出力が反転したときのランプ波形の電圧を表すカウンタの値（デジタルデータ）を出力することにより、各垂直列の画素信号を垂直列ごとにデジタルの画素データに変換している。

しかしながら、並列型ＡＤ変換の仕組みでは、配置スペースと消費電力の面で難がある。すなわち水平信号線の後段に並列型ＡＤ変換器を配するレイアウトが必要であり、比較器の数がビット数に応じて多くなるので、ビット数に応じて、ＡＤ変換器に大きなレイアウトが必要になるとともに消費電力も増える。たとえば、一般に黒レベルを“０”としてどの程度の光が画素に取り込まれたかをデジタル量で出力するため、一般に１０ビット程度のＡＤ変換が必要である。この場合、１０個の高精度・高速な比較器を水平信号線の後段に配する必要があり、ＡＤ変換器のレイアウトが非常に大きく、またＡＤ変換器１つ当たりのパワーも大きくなる傾向がある。

一方、非特許文献１に記載のカラムＡＤ方式では、耐ノイズ性やデータ変換精度の面で難がある。たとえば、ランプ波形をリファレンスとして垂直信号線の電圧を比較して画素データを取得しているため、インピーダンスの高いリファレンスノード（node）にノイズが載り易く、データの高ビット化（高精度化）に限界がある。

また、比較器の出力が反転したときのランプ波形の電圧を表すカウンタ値を画素データとして取得しているが、比較器の比較精度に限界があるため、カウンタの出力が１ビット（ bit）変わる電圧（刻み）を細かくすればするほど、変換誤差が起こり易くなるため、データの高ビット化（高精度化）が困難になる。

本発明は、上記事情に鑑みてなされたものであり、リファレンスノードに載るノイズや比較器の比較精度などを原因とする変換誤差の影響を防止して、データの高ビット化（高精度化）を図ることができるＡＤ変換の仕組みを提供することを目的とする。

本発明に係るＡＤ変換方法は、カウンタを所定のタイミングで起動してカウント処理を行なうとともに、アナログの処理対象信号とこの処理対象信号をデジタルデータに変換するための所定の傾きで変化する参照信号とを比較し、この比較処理が完了した時点に対応するカウンタのカウント値を保持することで、アナログの処理対象信号をデジタルデータに変換するＡＤ変換方法であって、先ず、カウント処理用のカウンタクロックの周期を、所定の原因に起因した変換誤差がカウンタによるカウント結果に生じ難い程度に設定してカウント処理を行ないつつ、比較処理が完了した時点に対応するカウンタのカウント値を保持することで、処理対象信号に対応するデジタルデータにおける上位のビットデータを取得する。このＡＤ変換処理を上位のＡＤ変換処理という。

そして、この上位のＡＤ変換処理の後、上位のＡＤ変換処理にて上位のビットデータを取得したときに処理対象信号に対応するデジタルデータに変換されずに残った残余信号成分を所定の増幅率で増幅する。この後、増幅された残余信号成分について、所定の方式によりデジタルデータに変換する。この際には、上位のＡＤ変換器（下位変換部）での量子化における１量子化レベルをフルスケールとするのがよい。このＡＤ変換処理を下位のＡＤ変換処理という。

そして最後に、上位のＡＤ変換処理にて取得した上位のビットデータと、下位のＡＤ変換処理にて取得した残余信号成分についてのデジタルデータとを用いて、上位のビットデータのビット数よりも高ビット数で表わされた処理対象信号に対応するデジタルデータを取得する。上位ビットの粗さを、残余信号成分についてのデジタルデータである下位ビットにより補正することを意味する。

つまり、上位のＡＤ変換器（下位変換部）で粗い量子化レベルでＡＤ変換し、下位のＡＤ変換器（下位変換部）で、上位のＡＤ変換器（下位変換部）における１量子化レベル内で、残余信号成分についてＡＤ変換する。そして、上位のＡＤ変換における量子化レベルの粗さの設定に際しては、所定の原因に起因した変換誤差がカウンタによるカウント結果に生じ難い程度に設定する。そして、この設定を、カウント処理用のカウンタクロックの周期を調整することで行なう。

本発明に係るＡＤ変換装置は、上記本発明に係るＡＤ変換方法を実施するのに好適な装置であって、カウンタと比較器とを有する上位変換部と、下位変換部と、データ補正部とを備えるものとした。

上位変換部は、カウント処理用のカウンタクロックの周期を所定の原因に起因した変換誤差がカウンタによるカウント結果に生じ難い程度に設定してカウント処理を行ないつつ、比較部における比較処理が完了した時点に対応するカウンタのカウント値を保持することで、処理対象信号に対応するデジタルデータにおける上位のビットデータを取得する。

下位変換部は、上位変換部において上位のビットデータを取得したときに処理対象信号に対応するデジタルデータに変換されずに残った残余信号成分を所定の増幅率で増幅してから、所定の方式によりデジタルデータに変換する。

データ補正部は、上位変換部で取得した上位のビットデータと、下位変換部で取得した残余信号成分についてのデジタルデータとを用いて、上位のビットデータのビット数よりも高ビット数で表わされた処理対象信号に対応するデジタルデータを取得する。

上述したＡＤ変換処理は、入射された電磁波に対応する電荷を生成する電荷生成部および電荷生成部により生成された電荷に応じた単位信号を生成する単位信号生成部を単位構成要素内に含み、この単位構成要素が行列状に配された、物理量分布検知のための半導体装置において、単位信号生成部により生成され列方向に出力されたアナログの単位信号を処理対象信号としてデジタルデータに変換する処理などに利用することができる。

たとえば、本発明に係る物理情報取得方法および物理情報取得装置は、物理量の変化を検知する複数の検知部と、それぞれの検知部で検知した物理量の変化に基づいて単位信号を出力する単位信号生成部とを単位構成要素内に含み、単位構成要素が所定の順に配された物理量分布検知のための装置を使用し、物理量についての所定の検知条件の元で取得された単位信号に基づいて所定目的用のデジタルの物理情報を取得する物理情報取得方法および物理情報取得装置において、単位信号をデジタルデータに変換する際に上記本発明に係るＡＤ変換方法を利用したものである。

また従属項に記載された発明は、本発明に係るＡＤ変換方法およびＡＤ変換装置並びに物理情報取得方法および物理情報取得装置のさらなる有利な具体例を規定する。

たとえば、上位変換部は、カウント処理用のカウンタクロックの周期を、参照信号に載るノイズに起因した変換誤差が、カウンタによるカウント結果に生じ難い程度に設定するのがよい。またこれに対応して、下位変換部は、上位変換部が上位のビットデータを取得した時点の参照信号に含まれるノイズによる増幅の結果に与える影響を抑制しつつ、残余信号成分についてのデジタルデータを取得するのがよい。

あるいは、上位変換部におけるカウント処理用のカウンタクロックの周期を、比較の精度に起因した変換誤差が、カウンタによるカウント結果に生じ難い程度に設定するのがよい。

また、上位変換部が取得した上位のビットデータを単位信号に対応するデジタルデータとして出力する低精細データ出力モードと、データ補正部が取得した補正済みのデジタルデータを単位信号に対応するデジタルデータとして出力する高精細データ出力モードとを切り替える出力データ切替部をさらに設けてもよい。

このような出力データのビット数（データの精細度）を切り替えるモード切替機構を設ける場合には、出力データ切替部が低精細データ出力モードに切り替えている際には、下位変換部とデータ補正部の動作を停止させるのがよい。

本発明に係る物理情報取得装置においては、比較部とカウンタ部とで構成される上位のＡＤ変換部（上位変換部）および残余信号成分増幅してからＡＤ変換する下位のＡＤ変換部（下位変換部）を、単位構成要素の列の並び方向である行方向に複数備えているものとするのがよい。

また、比較部は、単位信号生成部により生成され列方向に出力されるアナログの単位信号を行単位で取り込み、比較部およびカウンタは、行単位で、単位構成要素のそれぞれについて、それぞれが担当する処理を行なうようにするのがよい。また、単位信号生成部は、増幅用の半導体素子を有するものとするのがよい。

ここで、物理量の変化を検知する複数の検知部を、電磁波としての光を受光して、この受光した光に対応する電荷を生成する光電変換素子を有しているものとすれば、物理情報取得装置を固体撮像装置として構成することができる。

本発明によれば、所定の傾きを持った参照信号と変換対象のアナログ信号とを比較することでＡＤ変化する仕組みにおいて、カウント処理用のカウンタクロックの周期を、所定の原因に起因した変換誤差がカウンタによるカウント結果に生じ難い程度に設定してカウント処理を行なうことで、処理対象信号に対応するデジタルデータにおける上位のビットデータを取得し、この後、上位のビットデータの取得で残された残余信号成分を所定の増幅率で増幅してからデジタルデータに変換し、これら上位のビットデータと残余信号成分についてのデジタルデータとを用いて、上位のビットデータのビット数よりも高ビット数で表わされたデジタルデータを取得することとした。

カウンタクロックの周期は上位のＡＤ変換器（上位変換部）でのＡＤ変換の１量子化レベルに対応するものであり、このカウンタクロックの周期の調整によりある程度大きく設定して、画素データが１ビット変わる参照信号の刻みを大きくすることで、上位のＡＤ変換器（上位変換部）により上位ビットで粗くＡＤ変換する。下位のＡＤ変換器（下位変換部）は、残余信号成分についてＡＤ変換する。

これによって、上位のＡＤ変換器（上位変換部）から出力された上位ビット分のデータは、リファレンスノードに載るノイズや比較器の比較精度などを原因とする変換誤差の影響が排除される。この変換誤差の影響が排除された上位ビット分のデータと、下位のＡＤ変換器（下位変換部）から出力されたデジタルデータとを用いて、上位ビットの粗さを下位ビットにより補正することで、上位のビットデータのビット数よりも高ビット数で表わされたデジタルデータを取得すると、変換誤差の影響が排除された、高精度・高ビットのデータを取得できる。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子を撮像デバイスとして使用した場合を例に説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する実施形態が同様に適用できる。

＜固体撮像装置の構成＞
図１は、本発明に係る物理情報取得装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。この固体撮像装置１は、たとえばカラー画像を撮像し得る電子スチルカメラやＦＡ（Factory Automation）カメラとして適用されるようになっている。

固体撮像装置１は、入射光量に応じた信号を出力する図示しない検知部としての受光素子を含む複数個の単位画素が行および列の正方格子状に配列された（すなわち２次元マトリクス状の）撮像部を有し、各単位画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。

“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線１８に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。複数の各機能部は、デバイスを平面視したときに、ともに撮像部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、撮像部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。

たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型に限らず、隣接する複数（たとえば２つ分）の垂直信号線１８（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１８（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。

カラム型を除くものは、何れの形態も、複数の垂直信号線１８（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、撮像部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。

何れにしても、複数の垂直信号線１８（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。

また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。

なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。

図１に示すように、本実施形態の固体撮像装置１は、複数の単位画素３（単位構成要素の一例）が行および列に（２次元行列状に）多数配列された撮像部（画素部）１０いわゆるエリアセンサ部と、撮像部１０の外側に設けられた駆動制御部７と、各垂直列に配されたカラム信号処理部２２を有するカラム処理部２０と、出力回路２９とを備えている。

単位画素３は、垂直列選択のための垂直制御線１５を介して垂直走査部１４と、また複数の検知部で検知され増幅素子を有する単位信号生成部で増幅された後に単位画素３から出力される画素信号Ｓ０（＿１〜ｈ；１行中の画素番号）をそれぞれ伝送する伝送線としての垂直信号線１８を介してカラム処理部２０と、それぞれ接続されている。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、撮像部１０の各行や各列には、数十から数千の単位画素３が配置される。なお、図示を割愛するが、撮像部１０には、各画素に所定のカラーコーディングを持つ色分離フィルタが形成される。また図示を割愛するが、撮像部１０の各単位画素３は、受光素子（電荷生成部）としてのフォトダイオードやフォトゲートなどと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。

画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる。

あるいは、特許第２７０８４５５号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる構成のものを使用することもできる。

撮像部１０の後段に設けられるカラム処理部２０は、垂直列（カラム）ごとにカラム信号処理部２２を有して構成されており、１行分の画素の信号を受けて、各カラム信号処理部２２が対応列の画素信号Ｓ０（＿１〜ｈ；１行中の画素番号）を処理して、この際には少なくともアナログの画素信号をデジタルの画素データに変換し（すなわちＡＤ変換し）、処理済みの画素データＤ１（＿１〜ｈ；１行中の画素番号）を出力する。なお、カラム信号処理部２２は、ＡＤ変換機能の他、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理を利用したノイズ除去手段の機能を備えるようにしてもよい。

ＣＤＳ処理を行なう場合、駆動信号操作部１６から与えられるサンプルパルスＳＨＰとサンプルパルスＳＨＤといった２つのサンプルパルスに基づいて、垂直信号線１８を介して入力された電圧モードの画素情報に対して、画素リセット直後の信号レベル（ノイズレベル；０レベル）と真の信号レベルとの差分をとる処理を行なうことで、画素ごとの固定ばらつきによる固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。

なお、カラム処理部２０の前段または後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路などをカラム処理部２０と同一の半導体領域に設けることも可能である。カラム処理部２０の前段でＡＧＣを行なう場合にはアナログ増幅、カラム処理部２０の後段でＡＧＣを行なう場合にはデジタル増幅となる。所定ビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。

撮像部１０やカラム処理部２０などを駆動・制御する駆動制御部７としては、たとえば水平走査部１２と垂直走査部１４とを備える。また、駆動制御部７の他の構成要素として、水平走査部１２、垂直走査部１４、あるいはカラム処理部２０などの固体撮像装置１の各機能部に所定タイミングの制御パルスを供給する駆動信号操作部（読出アドレス制御装置の一例）１６が設けられている。

また、図中、駆動信号操作部１６の近傍に点線で示すように、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部２３を設けるようにしてもよい。駆動信号操作部１６は、端子１ａを介して入力される入力ロック（マスタークロック）CLK0やクロック変換部２３で生成された高速クロックに基づいて内部クロックを生成する。

クロック変換部２３で生成された高速クロックを源とする信号を用いることで、ＡＤ変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。また、カラム処理部２０から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データを出力することもできる。こうすることで、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。

クロック変換部２３は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵している。このクロック変換部２３は、駆動信号操作部１６から低速クロックCLK2を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。クロック変換部２３の逓倍回路としては、ｋ１を低速クロックCLK2の周波数の倍数としたときｋ１逓倍回路を設ければよく、周知の様々な回路を利用することができる。

なお、駆動信号操作部１６は、撮像部１０や水平走査部１２など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、撮像部１０や水平走査部１２などから成る撮像デバイスと駆動信号操作部１６とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。

これらの駆動制御部７の各要素は、撮像部１０やカラム処理部２０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。

なお、駆動信号操作部１６は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子１ａを介して入力クロック（マスタークロック）CLK0や動作モードなどを指令するデータを受け取り、また端子１ｂを介して固体撮像装置１の情報を含む種々のデータDATAを出力する通信インタフェースの機能ブロックとを備える。また、駆動信号操作部１６は、水平アドレス信号を水平アドレス設定部１２ａへ、また垂直アドレス信号を垂直アドレス設定部１４ａへ出力し、各アドレス設定部１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。

また、駆動信号操作部１６では、端子１ａを介して入力されるマスタークロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査回路１２、垂直走査回路１４、カラム処理部２０などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。

水平走査部１２や垂直走査部１４は、駆動信号操作部１６から与えられる駆動パルスに応答して行や列の選択動作を開始するようになっている。垂直制御線１５には、単位画素３を駆動するための種々のパルス信号が含まれる。

たとえば水平走査部１２は、水平方向の読出列（水平方向のアドレス）を規定する（カラム処理部２０内の個々のカラム信号処理部２２を選択する）水平アドレス設定部１２ａと、水平アドレス設定部１２ａにて規定された読出アドレスに従ってカラム処理部２０の各信号を水平信号線２８に導く水平駆動部１２ｂとを有する。

水平アドレス設定部１２ａは、図示を割愛するが、シフトレジスタあるいはデコーダを有して構成されており、カラム信号処理部２２からの画素情報を所定の順に選択し、その選択した画素情報を水平信号線２８に出力する選択手段としての機能を持つ。

垂直走査部１４は、垂直方向の読出行（垂直方向のアドレス）や水平方向の読出列（水平方向のアドレス）を規定する（撮像部１０の行を選択する）垂直アドレス設定部１４ａと、垂直アドレス設定部１４ａにて規定された読出アドレス上（水平行方向）の単位画素３に対する制御線にパルスを供給して駆動する垂直駆動部１４ｂとを有する。

垂直アドレス設定部１４ａは、図示を割愛するが、信号を読み出す行の基本的な制御を行なう垂直シフトレジスタあるいはデコーダの他に、電子シャッタ用の行の制御を行なうシャッタシフトレジスタも有する。

垂直シフトレジスタは、撮像部１０から画素情報を読み出すに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動部１４ｂとともに信号出力行選択手段を構成する。シャッタシフトレジスタは、電子シャッタ動作を行なうに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動部１４ｂとともに電子シャッタ行選択手段を構成する。

たとえば、単位画素３を２次元マトリックス状に配置してあるので、単位画素３により生成され垂直信号線１８を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。勿論、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。

＜カラム信号処理部について＞
このような構成の固体撮像装置１において、単位画素３から出力された画素信号Ｓ０＿１〜ｈは、垂直列ごとに、垂直信号線１８を介して、カラム処理部２０のカラム信号処理部２２に供給される。この画素信号Ｓ０＿１〜ｈの読出動作は、１行同時に行なわれる。

カラム処理部２０の各カラム信号処理部２２は、１列分の画素信号Ｓ０＿１〜ｈを受けて、その信号を処理する。たとえば、各カラム信号処理部２２は、アナログ信号を、たとえば低速クロックCLK2を用いて、Ｎ＋Ｍビット（たとえば１０ビット）のデジタルデータに変換するＡＤ変換機能を持つＡＤＣ(Analog Digital Converter)回路を備えている。

ここで本実施形態のカラム信号処理部２２の構成においては、詳細は後述するが、カラム信号処理部２２を多段構成（図では１段〜ｘ段）にしている点に特徴を有する。また、カラム処理部２０は、カラム信号処理部２２を多段構成としたことに対応して、選択部（ＳＥＬ）２６を有している。

選択部２６は、カラム信号処理部２２＿１から出力されたＮビット（たとえば８ビット）の画素データＤ１＿１〜ｈもしくは画素データＤ１＿１〜ｈの粗さを後段のカラム信号処理部２２＿２〜ｘからの数ビットの（Ｎよりは遙かに小さい）画素データＤ２＿１〜ｈ，…，Ｄｘ＿１〜ｈを順次用いて補正したＮビットを超えるビット数（たとえば１０ビット）の補正済み画素データＤcompを、駆動信号操作部１６から供給されるenable信号の制御の元で選択し画素データＤout ＿１〜ｈとして出力する。

ＡＤ変換回路の構成については、詳細は後述するが、少なくとも初段のカラム信号処理部２２＿１は、時間の経過とともに所定の変化率で電圧値が変化する（たとえばランプ状に変化する）参照信号RAMPをコンパレータ（電圧比較器）に供給すると同時にクロック信号でのカウント（計数）を開始し、垂直信号線１８を介して入力されたアナログの画素信号Ｓ０＿１〜ｈを参照信号RAMPと比較することによって出力反転を示すパルス信号が得られるまでの時間をカウントし、コンパレータの出力反転時のカウント値をＡＤ変換値（画素データＤ１＿１〜ｈ）として保持することでＮビットのＡＤ変換を行なう。

また、この際、回路構成を工夫することで、ＡＤ変換とともに、垂直信号線１８を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と真の（受光光量に応じた）信号レベルＶsig との差分をとる処理を行なうことができる。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除くことができる。もちろん、初段でのＡＤ変換の前にＣＤＳ処理を行なってもよい。

このような構成のカラム信号処理部２２は、先にも述べたように、垂直信号線１８（Ｈ０，Ｈ１，…）ごとに配置され、列並列構成のＡＤＣブロックであるカラム処理部２０が構成される。

個々のカラム信号処理部２２の出力側は、選択部２６を介して水平信号線２８に接続されている。水平信号線２８は、カラム信号処理部２２のビット幅であるＮ＋Ｍビット（たとえば１０ビット）幅分の信号線を有し、出力回路２９に接続される。すなわち、カラム信号処理部２２でデジタル化された画素データは、水平走査回路１２からの水平選択信号により駆動される選択部２６を介して水平信号線２８に伝達され、さらに出力回路２９に入力される。なお、１０ビットは一例であって、１０ビット未満（たとえば８ビット）や１０ビットを超えるビット数（たとえば１４ビット）など、その他のビット数としてもよい。

選択部２６には、図示しない水平読出用のスイッチ（選択スイッチ）を備えた水平選択スイッチ部が設けられており、各垂直列のカラム信号処理部２２の出力端は、カラム信号処理部２２から信号を順次読み出すための各垂直列に対応する選択スイッチの入力端にそれぞれ接続される。

水平選択スイッチ部の各垂直列の制御ゲート端は、水平方向の読出アドレスを制御・駆動する水平走査部１２の水平駆動部１２ｂに接続される。一方、水平選択スイッチ部の各垂直列の選択スイッチの出力端は、行方向に画素信号を順次転送出力する水平信号線２８が共通接続される。水平信号線２８の後端には出力回路２９が設けられている。

水平信号線２８は、単位画素３のそれぞれから垂直信号線１８を介して伝送される個々の画素信号Ｓ０に対応する画素データＤ１もしくはこの画素データＤ１を後段の画素データＤ２〜Ｄｘで補正した補正済み画素データＤcompを、垂直信号線１８の配列方向である水平方向に所定順に出力するため読出線として機能するものであり、垂直列ごとに存在する選択部２６によって選択されたカラム信号処理部２２からの画素データＤ１もしくは補正済み画素データＤcompを所定の順に取り出して画素データＤout ＿１〜ｈとして出力回路２９に渡す。出力回路２９から出力される画素データＤout ＿１〜ｈの集合を撮像データＤout という。

このような構成によって、電荷生成部としての受光素子が行列状に配された撮像部１０からは、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子が行列状に配された撮像部１０に対応する１枚分の画像すなわちフレーム画像が、撮像部１０全体の画素データＤout ＿１〜ｈの集合である撮像データＤout で示されることとなる。

すなわち、カラム信号処理部２２により処理された画素情報を表わす信号電荷に応じた各垂直列の電圧データは、水平走査部１２からの水平選択信号φＨ１〜φＨｈに応じた駆動パルスφｇ１〜φｇｈにより駆動される垂直列ごとに設けられた選択部２６により所定のタイミングで選択され水平信号線２８に読み出される。そして、水平信号線２８の後端に設けられた出力回路２９に入力される。

出力回路２９は、撮像部１０から水平信号線２８を通して出力される各単位画素３の画素データＤout ＿１〜ｈ（ｈ＝ｎ）を適当なゲインで増幅した後、撮像データＤout として図示しない外部回路に出力端子１ｃを介して供給する。この出力回路２９は、たとえば、バッファリングだけする場合もあるし、その前に黒レベル調整、列ばらつき補正、色関係処理などを行なうこともある。

つまり、本実施形態のカラム型の固体撮像装置１においては、単位画素３からの出力信号（電圧信号）が、垂直信号線１８→カラム処理部２０（カラム信号処理部２２）→水平信号線２８→出力回路２９の順で伝送される。その駆動は、１行分の画素出力信号は垂直信号線１８を介してパラレルにカラム処理部２０に送り、処理後の信号は水平信号線２８を介してシリアルに出力するようにする。

なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素３に対して水平行方向および垂直列方向の何れから供給するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。

このような構成の固体撮像装置１において、水平走査部１２や垂直走査部１４およびそれらを制御する駆動信号操作部１６により、撮像部１０の各画素を水平行単位で順に選択し、その選択した１つの水平行分の画素の情報を同時に読み出すタイプのＣＭＯＳイメージセンサが構成される。

出力回路２９の後段に設けられる図示しない外部回路は、撮像部１０や駆動制御部７などが同一の半導体領域に一体的に形成された固体撮像素子とは別の基板（プリント基板もしくは半導体基板）上に構成されており、たとえば数〜数１０ｆｐｓ（frame per sec ）程度の動画を撮像する動画モードや静止画を撮像する静止画モードなど、各撮影モードに対応した回路構成が採られるようになっている。

たとえば、外部回路は、出力回路２９から出力された撮像データに基づいてデジタル信号処理を施すデジタル信号処理部（ＤＳＰ；Digital Signal Processor）を備える。デジタル信号処理部は、たとえば、デジタル信号を適当に増幅して出力するデジタルアンプ部の機能を持つ。また、たとえば色分離処理を施してＲ（赤），Ｇ（緑），Ｂ（青）の各画像を表す画像データＲＧＢを生成し、この画像データＲＧＢに対してその他の信号処理を施してモニタ出力用の画像データを生成する。また、デジタル信号処理部には、記録メディアに撮像データを保存するための信号圧縮処理などを行なう機能部が備えられる。

また外部回路は、デジタル信号処理部にてデジタル処理された画像データをアナログの画像信号に変換するＤ／Ａ（Digital to Analog ）変換部を備える。Ｄ／Ａ変換部から出力された画像信号は、液晶モニタなどの表示デバイスに送られる。操作者は、この表示デバイスに表示されるメニューや画像を見ながら、撮像モードを切り替えるなどの各種の操作を行なうことが可能になる。

特に、本実施形態では、動画モード時には、静止画モード時に比べて低ビット数でデータ処理することで、処理速度の面での負担を減らし、数〜数１０ｆｐｓ程度の動画処理に対処できるようにする。動画時は、精細な情報の再現能力を静止画時よりも多少落としても、視覚的に問題とならない。一方、静止画モード時には、動画モード時に比べて高ビット数でデータ処理するようにすることで、動画時より精細な画像を得るようにする。処理時間が掛かっても、そのことが問題となることは少ない。

撮像部１０や駆動制御部７などからなる固体撮像素子（本発明に係る半導体装置や物理情報取得装置の一例）と外部回路とによって、固体撮像装置１が構成されている。駆動制御部７を撮像部１０やカラム処理部２０と別体にして、撮像部１０やカラム処理部２０で固体撮像素子（半導体装置の一例）を構成し、この固体撮像素子と別体の駆動制御部７とで、撮像装置（本発明に係る物理情報取得装置の一例）として構成してもよい。

なおここでは、固体撮像素子の後段の信号処理を担当する外部回路を固体撮像素子（チップ）外で行なう例を示したが、外部回路の全てもしくは一部（たとえばＤ／Ａ変換部やデジタルアンプ部など）の機能要素を、固体撮像素子のチップに内蔵するように構成してもよい。つまり、撮像部１０や駆動制御部７などが同一の半導体領域に一体的に形成された固体撮像素子と同一の半導体基板上に外部回路を構成して、実質的に、固体撮像装置１と物理情報取得装置とが同一のものとして構成してもよい。

また、図では、水平選択スイッチ部や駆動制御部７を撮像部１０とともに備えて固体撮像装置１を構成し、実質的に、固体撮像装置１が物理情報取得装置としても機能するように構成しているが、物理情報取得装置は、必ずしもこのような構成に限定されない。水平選択スイッチ部や駆動制御部７の全体もしくは前記一機能部分が撮像部１０と同一の半導体領域に一体的に形成されたものであることは要件ではない。水平選択スイッチ部および駆動制御部７を、撮像部１０とは異なる回路基板（別の半導体基板に限らず一般的な回路基板をも意味する）、たとえば外部回路が設けられる回路基板に形成してもよい。

なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる場合がある。

＜カラム処理部の詳細＞
図２および図３は、図１に示した固体撮像装置１における第１実施形態のカラム処理部２０の構成例の詳細を示す図である。先にも述べたように、本実施形態のカラム処理部２０の構成においては、カラム信号処理部２２を多段構成にしている点に特徴を有する。

ここで、カラム信号処理部２２を多段構成にする際には、少なくとも初段のカラム信号処理部２２＿１に関しては、電圧比較部とカウンタ部とで構成するが、後段のカラム信号処理部２２＿ｘ（ｘは２以上の正の整数；たとえば２段目の場合はｘ＝２）に関しては、どのようなＡＤ変換の方式を採用するかは自由であり、初段と同様に電圧比較部とカウンタ部との組合せで構成してもよいし、電圧比較器を分解能分用意して変換を全比較器一斉に行なう並列型ＡＤ変換器にするなど、その他のＡＤ変換の仕組みを採用することもできる。以下の説明では、一例として、カラム信号処理部２２を２段縦続に備え、２段目に並列型ＡＤ変換方式を用いる事例で説明する。

図示するように、カラム処理部２０は、初段のカラム信号処理部２２＿１と、２段目のカラム信号処理部２２＿２と、選択部２６と、初段のカラム信号処理部２２＿１にＡＤ変換用の参照信号RAMPを供給するＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成された参照信号生成部２７とを備えている。

カラム信号処理部２２を多段構成としたことに対応して、各垂直列の選択部２６は、画素データＤ１＿１〜ｈの粗さを２段目のカラム信号処理部２２＿２からの画素データＤ２＿１〜ｈを用いて補正することでＮ＋Ｍビットの補正済み画素データＤcompを生成するデータ補正部（Ｎ＋Ｍ）２６２と、データ補正部２６２が生成した補正済み画素データＤcompとカラム信号処理部２２＿１から出力された画素データＤ１＿１〜ｈの何れかを所定の条件の元で選択する出力データ切替部（ＳＷ）２６４とを備えている。

選択部２６には、選択制御用の制御信号として、駆動信号操作部１６からenable信号が入力されるようになっている。このenable信号は、データ補正部２６２の機能の停止制御にも使用するようになっている。

なお、enable信号は、後段のカラム信号処理部２２＿２にも入力されるようになっており、カラム信号処理部２２＿２の機能の停止制御にも使用するようになっている。具体的には、カラム信号処理部２２＿２の出力（画素データＤ１）を用いた補正済み画素データＤcompを水平信号線２８に出力する必要がある高精細データ出力モード時にのみカラム信号処理部２２＿２を動作させるようにする。

駆動信号操作部１６は、enable信号を用いることで、初段のカラム信号処理部２２＿１の出力（画素データＤ０）のみを使用する低精細データ出力モード時には、カラム信号処理部２２＿２やデータ補正部２６２の動作を停止させて消費電力の低減を図る。

参照信号生成部２７のＤＡ変換回路２７ａには、初期値および傾きを示す制御データＣＮ４とＤＡ変換用のカウンタクロックＣＫdac とが駆動信号操作部１６から入力される。ＤＡ変換回路２７ａは、制御データＣＮ４で示される初期値からカウンタクロックＣＫdac に同期して鋸歯状波（ランプ波形）を生成して、カラム処理部２０の個々のカラム信号処理部２２＿１に、この生成した鋸歯状波をＡＤ変換用の参照電圧（ＡＤＣ基準信号；参照信号RAMP）として供給するようになっている。

なお、この鋸歯状波は、クロック変換部２３からの高速クロック、たとえば逓倍回路で生成される逓倍クロックを元に生成することで、端子１ａを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。

初段のカラム信号処理部２２＿１は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照信号RAMPと、行制御線１５（Ｖ０，Ｖ１，…）ごとに単位画素３から垂直信号線１８（Ｈ０，Ｈ１，…）を経由し得られるアナログの画素信号Ｓ０＿１〜ｈとを比較する電圧比較部（コンパレータ；ＣＯＭＰ）２１４と、電圧比較部２１４が比較処理を完了するまでの時間（詳しくはカウンタクロックＣＫ０の数）をカウントし、その結果を保持するカウンタ部（ＣＮＴ）２１６とを備えて構成され、ＮビットＡＤ変換機能を有している。

初段のカラム信号処理部２２＿１に設けられた電圧比較部２１４の一方の入力端子（非反転端子＋）は、他の電圧比較部２１４の対応する入力端子（非反転端子＋）と共通に、参照信号生成部２７で生成される参照信号RAMPが入力され、他方の入力端子（反転端子−）には、それぞれ対応する垂直列の垂直信号線１８が接続され、撮像部１０からの画素信号Ｓ０＿１〜ｈが個々に入力される。電圧比較部２１４は、２入力の大小を比較し、Ｈ／Ｌで示されるトリガ信号ＴＲＧ１を出力するデジタルアンプであり、電圧比較部２１４から出力されたトリガ信号ＴＲＧ１はカウンタ部２１６のラッチ端子に供給される。

ここで、図２に示す構成においては、カウンタ部２１６のクロック端子ＣＫには、他のカウンタ部２１６のクロック端子ＣＫと共通に、駆動信号操作部１６からカウンタクロックＣＫ０が入力されている。

カウンタ部２１６は、画素信号Ｓ０に対応する画素データＤ１を示すカウント出力値がカウンタクロックＣＫ０に同期して出力可能な同期カウンタを使用する。なお、カウンタクロックＣＫ０が、最下位ビットの意味も持つようにすることもできる。

このカウンタ部２１６は、その構成については図示を割愛するが、ラッチで構成されたデータ記憶部の配線形態を同期カウンタ形式に接続することで実現でき、駆動信号操作部１６からの１本のカウンタクロックＣＫ０の入力で内部カウントを行なう。また、電圧比較部２１４の比較結果であるトリガ信号ＴＲＧ１の出力反転（本例ではＬレベルからＨレベルへの遷移）をトリガとして、その時点の参照信号RAMPの電位を表すカウンタ部２１６の値（Ｎビットの画素データＤ１）を保持し、選択部２６に出力する。

ここで、“トリガ信号ＴＲＧ１の出力反転をトリガとして”とは、出力反転時のデータそのものを保持することを意味せず、“出力反転後のカウンタクロックＣＫ０のエッジ（立下り／立上りの双方）に同期して”という意味である。

なお、図３に示す構成のように、各垂直列で共通に使用されるマスタとなるＮビットのカウンタ部２００を用意し、このカウンタ部２００に駆動信号操作部１６からカウンタクロックＣＫ０を入力し、そのカウント出力Ｄｍ＿１〜Ｎを、各垂直列のカラム信号処理部２２＿１のデータ入力端子ＤＡに共通に入力するようにしてもよい。この場合、各垂直列のカラム信号処理部２２＿１は、カウント機能を有している必要はなく、カウンタ部２１６をデータ保持部（ラッチ部；ＬＴ）２１７に置き換えることができ、所定のタイミングで、詳しくは電圧比較部２１４の出力反転時に、データ保持部２１７のデータ入力端子ＤＡに入力されたカウント出力Ｄｍ＿１〜Ｎをラッチする機能を有していればよい。

なお、ＮビットＡＤ変換機能を実現するためのカウンタクロックＣＫ０の周期は、参照信号RAMPに載るノイズに起因した変換誤差が、カウンタ部２１６によるカウント出力時点（ｔ１６）のカウント結果である画素データＤ１に生じ難い程度に比較的大きく設定する。つまり、カウンタクロックＣＫ０の周期はＮビットのＡＤ変換における１量子化レベルに対応するものであり、このカウンタクロックＣＫ０の周期をある程度大きくして、画素データＤ１が１ビット変わる参照信号RAMPの電圧（刻み）を大きくすることで、上位ブロックのサブＡＤ変換器（カラム信号処理部２２＿１）により上位ビットで粗くＡＤ変換し、これによって、参照信号RAMPに載るノイズに起因した変換誤差が生じる可能性を少なくする。この点については、後で詳しく説明する。

また、ＮビットＡＤ変換機能を実現するためのカウンタクロックＣＫ０の周期は、各垂直列の電圧比較部２１４の比較精度に起因した変換誤差が生じ難い程度に比較的大きく設定する。つまり、カウンタクロックＣＫ０の周期はＮビットのＡＤ変換における１量子化レベルに対応するものであり、このカウンタクロックＣＫ０の周期をある程度大きくして、画素データＤ１が１ビット変わる参照信号RAMPの電圧（刻み）を大きくすることで、電圧比較部２１４の比較精度に起因した変換誤差が生じる可能性を少なくする。この点についても、後で詳しく説明する。

このように、初段のカラム信号処理部２２＿１におけるＡＤ変換では、所定の変化率（たとえば傾き）で変化するランプ波形状の参照信号RAMPと単位画素３からの画素信号Ｓ０の各電圧とが一致する点を探し、この比較処理で用いる参照信号RAMPの生成時点（あるいはそれよりも遅い所定時点）から、画素信号Ｓ０を示す電圧Ａと参照信号RAMPとが一致した時点までをカウンタクロックＣＫ０でカウント（計数）することで、画素信号Ｓ０＿１〜ｈの各大きさに対応したカウント値を画素データＤ１＿１〜ｈとして得る。

各垂直列に電圧比較部２１４とカウンタ部２１６とを配するので、その数は列分（ｈ個）だけ必要になるが、電圧比較部２１４は、アナログアンプと同等のもので構成でき、また、カウンタ部２１６の構成もＮ個のラッチを設ける簡易なものでよいので、電圧比較部２１４とカウンタ部２１６とをそれぞれ１つ垂直列ごとに設けることにレイアウト上の制約は少ない。その他のカラム信号処理機能部と組み合わせて垂直列内にこれらを配置することが、レイアウト上の大きな制約となることは少ないと考えてよいからである。

一方、１行分の画素信号Ｓ０＿１〜ｈを１Ｈ（水平走査）期間内に同時にＡＤ変換できる利点もあり、アナログの画素信号Ｓ０＿１〜ｈを水平信号線２８を介して出力回路２９から読み出した後に、１画素ごとに、順次ＡＤ変換する方式（後者の方式という）に比べて、処理速度や消費電力の点で有利である。

すなわち、後者の方式では、１画素ごとに順次ＡＤ変換するため、１画素分の処理サイクル内でＡＤ変換を完了させる高速処理が必要となり、一般的には、高速・高精度な電圧比較器を分解能分用意して変換を全比較器一斉に行なう並列型ＡＤ変換器とする。しかしながらこの場合には、出力回路２９の後段に並列型ＡＤ変換器を配するレイアウトが必要であり、比較器の数がビット数に応じて多くなるので、ビット数に応じて、ＡＤ変換器に大きなレイアウトが必要になるとともに消費電力も増える。本実施形態の構成では、これらの問題を上記理由から解決できる。

一方、２段目のカラム信号処理部２２＿２は、トリガ信号生成部２２１と、参照信号RAMPに含まれるノイズ成分を抑制するノイズ抑制処理部（ＦＩＬ）２２２と、サンプルホールド機能を持つ電位保持部２２３と、誤差増幅器（ＡＭＰ）２２４と、ＡＤ変換部２２６とを備えて構成されＭビットＡＤ変換機能を有している。ノイズ抑制処理部２２２と、電位保持部２２３と、誤差増幅器２２４とにより、カウンタ部２１６がカウント結果を保持した（カウント出力した）時点の参照信号RAMPの電位に対応する電位情報とこのカウント出力時点の画素信号Ｓ０の電位との差分をとり、その差分を所定の増幅率で増幅するとともに、カウント出力時点の参照信号RAMPに含まれるノイズによる前記増幅の結果に与える影響を抑制するノイズ抑制増幅部２２５が構成される

図４は、トリガ信号生成部２２１の構成例と、その作用を説明する図である。トリガ信号生成部２２１は、カウンタ部２１６がカウント結果を保持した（カウント出力した）際のタイミングを示すトリガ信号ＴＲＧ２を生成するものであり、電圧比較部２１４からのトリガ信号ＴＲＧ１とカウンタクロックＣＫ０が入力される。

ここで、本実施形態では、図４（Ａ）に示すように、トリガ信号生成部２２１をＡＮＤゲートで構成している。ＡＮＤゲートは、一方の入力端子には電圧比較部２１４からのトリガ信号ＴＲＧ１が入力され、他方の入力端子にはカウンタクロックＣＫ０が入力される。

このような構成により、トリガ信号生成部２２１は、トリガ信号ＴＲＧ１の立上り直後のカウンタクロックＣＫ０のＨレベルの前縁エッジを有効なトリガ位置とするトリガ信号ＴＲＧ２を生成できる。トリガ信号生成部２２１は、この生成したトリガ信号ＴＲＧ２を、後段の電位保持部２２３に渡す。本実施形態においては、このトリガ信号ＴＲＧ２が、カウンタ部２１６がカウンタ値を保持した（カウント出力を行った）タイミングを示すものと考える。

ここで、“カウンタクロックＣＫ０のＨレベルの前縁エッジ”といったのは、ゲート遅延を無視すれば、電位保持部２２３に対する有効なトリガ位置は、図４（Ｂ）に示すように、トリガ信号ＴＲＧ１の立上りエッジがカウンタクロックＣＫ０のＬレベルに位置するタイミングの場合には、トリガ信号ＴＲＧ１の立上り直後のカウンタクロックＣＫ０の立上りエッジとなるが、図４（Ｃ）に示すように、トリガ信号ＴＲＧ１の立上りエッジがカウンタクロックＣＫ０のＨレベルに位置するタイミングの場合には、トリガ信号ＴＲＧ１の立上りエッジそのものとなるからである。

図２に戻って説明を続ける。電位保持部２２３の一方の入力端子は、他の電位保持部２２３の対応する入力端子と共通に参照信号生成部２７で生成される参照信号RAMPが入力され、他方の入力端子には、トリガ信号生成部２２１からのトリガ信号ＴＲＧ２が個々に入力される。

ノイズ抑制処理部２２２は、参照信号RAMPに含まれるノイズ成分を低域通過フィルタや帯域抑制フィルタなどを用いて抑制した後、処理後の参照信号RAMPをノイズ抑制処理部２２３に渡す。

電位保持部２２３は、カウンタ部２１６がカウンタ値を保持した（カウント出力を行った）タイミングを実質的に示すトリガ信号ＴＲＧ２の最初の立上りエッジのタイミングをトリガにして、その時点のノイズ抑制処理部２２３から出力された参照信号RAMPの電位Ｃを保持し、後段の誤差増幅器２２４に渡す。

この際、電位保持部２２３は、ノイズ抑制処理部２２３から出力された参照信号RAMPを、トリガ信号ＴＲＧ２の最初の立上りエッジから所定期間（カウンタクロックＣＫ０の１／４周期分など、ごく短い期間でよい）だけサンプリングし、実質的に低域通過フィルタの効果を働かせることで、カウンタ部２１６のカウント出力時点の参照信号RAMPに含まれるノイズによる、後段の誤差増幅器２２４による増幅結果に与える影響を抑制する。

ある一点でのサンプリングではそのサンプリング時点のノイズの影響を直接に受けるが、サンプリング期間をある程度とることで、ノイズを平均化し、サンプリング期間中の真の参照信号RAMP（の平均値）を取得する。つまり、ノイズ抑制効果は、ノイズ抑制処理部２２２だけでなく、電位保持部２２３においても発揮される。

なお、ノイズ抑制処理部２２２と電位保持部２２３とによるノイズ抑制処理は、何れか一方のみを働かせるようにしてもよく、ノイズ抑制処理部２２２を取り外してもよい。電位保持部２２３では、サンプリング期間を殆どとらずに、ノイズ抑制処理部２２２によるノイズ抑制だけにした場合、ノイズ抑制処理部２２２から出力された参照信号RAMPに残るノイズ成分の影響を直接に受けるので、サンプリング期間をある程度とって電位保持部２２３によるノイズ抑制を働かせた方が好ましいと考えられる。

２段目のカラム信号処理部２２＿２に設けられたそれぞれの誤差増幅器２２４の一方の入力端子（非反転端子＋）は、電位保持部２２３で取得されたカウント出力時点の参照信号RAMPの電位Ｃ＿１〜ｈが個々に入力され、他方の入力端子（反転端子−）には、それぞれ対応する垂直列の垂直信号線１８が接続され、撮像部１０からの画素信号Ｓ０＿１〜ｈの電位Ａ＿１〜ｈが個々に入力される。

図５は、誤差増幅器２２４とＡＤ変換部２２６の動作を説明する図である。誤差増幅器２２４は、２入力（電位Ａ，Ｃ）がどの程度異なるかを示す信号α・Δ１を出力する高精度で高速なアナログアンプである。誤差増幅器２２４で作り出す差信号の精度とその動作速度が２段目のカラム信号処理部２２＿２のＡＤ変換の性能に影響を与えるからであり、ここでは高利得でかつ高速のアンプを使用する。なお、本実施形態の構成では、１行ごとに撮像部１０から画素信号Ｓ０を読み出して処理するので、１ライン周期（１水平期間）内で処理が完結できる程度の高速性を備えていればよい。

この誤差増幅器２２４で生成される信号α・Δ１はＡＤ変換部２２６に供給される。つまり、初段のカラム信号処理部２２＿１において上位ＮビットのＡＤ変換を行なうと同時に、誤差増幅器２２４にて、２入力の差である残余信号Δ１を作り出し、それを増幅してα・Δ１として、後段のＡＤ変換部２２６へ渡す。

ここで、“α”は誤差増幅器２２４の増幅率である。また、“残余信号Δ１”は、カウンタ部２１６がカウンタ値を保持した（カウント出力を行った）時点の参照信号RAMPの電位Ｃと、その時点の画素信号Ｓ０＿１〜ｈの電位Ａとの差分である。つまり、残余信号とは、カウンタ部２１６においてアナログの画素信号Ｓ０をＮビットで粗く量子化したときに、変換されずに残った信号成分である。

ＡＤ変換部２２６は、初段のカウンタ部２１６での量子化における１量子化レベルをフルスケールとして、誤差増幅器２２４から入力されたアナログ信号（増幅残余信号α・Δ１）をＭビットの画素データＤ２＿１〜ｈに変換し、選択部２６のデータ補正部２６２に渡す。変換されずに残った信号成分を増幅してからＡＤ変換するので、余裕を持って変換できる。なお、必要に応じて、フルスケールの調整機構を設けるとよい。

比較電圧を電位Ｃとすることで、高精度なアナログアンプの比較電圧を画素信号に近い電圧に設定できるため、デジタル変換するＡＤコンバータのビット数を少なくでき、レイアウトを小さくすることができる。

たとえば、通常のアナログアンプの場合、黒レベルの電圧を比較電圧として画素データとの差を増幅する。本実施形態では、Ｎビット刻みの電位で画素データに近い電圧を比較電圧とする。例としてＮ＝８，Ｍ＝２で黒レベルを０とすると（ＭＡＸ１０２３ディジット；digit）、画素データが６０２ディジット相当のデータの場合、比較電圧は６００ディジットとなり、アナログアンプは６０２ディジットと６００ディジットの差を増幅することになる。アナログアンプ用のＡＤコンバータの扱うビット数が少なくなると、ＡＤ変換に高い精度は要求されないため、ＡＤ変換器の構成素子数を減らすことができ、レイアウトを小さくすることができる。

上記の例の場合、アナログアンプが扱うデータは比較電圧が６００ディジットに対し、６００−６０３ディジットの入力を増幅し、ＡＤ変換を行なう。アナログアンプの増幅の最大値は電源電圧により制限を受けるため、ＡＤ変換が扱うビット数を少なくすることより、１ＬＳＢあたりの電圧を大きく設定できるため、ＡＤ変換に要求される精度を低くすることができるからである。たとえば、アナログアンプの増幅の電圧が２Ｖの場合、１０ビットなら１ＬＳＢ＝２Ｖ／１０２４，２ビットなら１ＬＳＢ＝２Ｖ／４である。

Ｎ＋Ｍビットのデジタルデータに変換するに際して、１つの並列型ＡＤ変換器でＡＤ変換する場合には、Ｎ＋Ｍ個の高精度な比較器が必要になるが、本実施形態では、初段でＮビット分のＡＤ変換を行ない、残りのＭビット分を２段目のＡＤ変換部２２６にて担当すればよい。

よって、ＡＤ変換部２２６としては、たとえ並列型のＡＤ変換器を使用したとしても、Ｎ＋Ｍビットの並列型ＡＤ変換器よりもビット数が少ないため、比較器の数を少なくすることができる。この結果、レイアウト的に小さくできるため、ＡＤ変換部２２６を各垂直列に設けることの制約は少ない。

選択部２６のデータ補正部２６２は、入力された２種類の画素データＤ１，Ｄ２に基づき、Ｎビットの画素データＤ１＿１〜ｈの粗さを、Ｍビットの画素データＤ２＿１〜ｈを用いて補正することで、Ｎ＋Ｍビットの補正済み画素データＤout ＿１〜ｈを生成する。その補正方法については後述する。

初段のカラム信号処理部２２＿１と、２段目のカラム信号処理部２２＿２と、選択部２６のデータ補正部２６２とで、Ｎ＋ＭビットのＡＤ変換器の全体が構成されるが、１つの並列型ＡＤ変換器で実現している訳ではない。各段のＡＤ変換器は、上述のように、それぞれレイアウト的に小さくでき、トータルでみてもＮ＋Ｍビットの１つの並列型ＡＤ変換器を出力回路２９の後段に配する場合に比べて、レイアウトを小さくすることができる。

また、選択部２６の切替部２６４は、駆動信号操作部１６からのenable信号に基づき、動画など高速動画撮像時は、カウンタ部２１６のＮビットの出力である画素データＤ１＿１〜ｈを選択し、静止画モードなど高画質撮像時は、データ補正部２６２で生成されたＮ＋Ｍビットの補正済み画素データＤout ＿１〜ｈを選択し、水平走査部１２からの制御信号φｇ１〜φｇｈに基づく所定の順で垂直列を選択することで画素データＤ１＿１〜ｈを所定の順で水平信号線２８に出力する。

これによって、動画処理に適した低ビット数（Ｎビット）のデジタルデータ（撮像データＤ１）を出力する低精細データ出力モードと、静止画処理に適した高ビット数（Ｎ＋Ｍビット）のデジタルデータ（撮像データＤcomp ）を出力する高精細データ出力モードの２つのモードを１つのデバイスで実現することができる。

撮像デバイスの用途は、画質よりも高速動画の取り込みが要求されるものか、動画は必要ないが高画質が要求されるもの、などに分かれるが、出力データのビット数すなわちデータの精細度をモード切替えする本実施形態の仕組みによれば、この要求に柔軟に対処でき、使い勝手がよくなる。

＜カラム処理部の動作＞
図６および図７は、図２に示したカラム処理部２０の動作を説明するタイミングチャートである。ここで、図７は、図６におけるトリガ信号ＴＲＧ１が反転する近傍の拡大図である。

初段のカラム信号処理部２２＿１において、撮像部１０の各単位画素３で感知されたアナログの画素信号Ｓ０をデジタルデータに変換する仕組みとしては、所定の傾きで変化するランプ波形状の参照信号RAMPと単位画素３からの画素信号Ｓ０の各電圧とが一致する点を探し、この比較処理で用いる参照信号RAMPの生成時点から、画素信号Ｓ０を示す電圧Ａと参照信号RAMPとが一致した時点までをカウンタクロックでカウント（計数）することで、画素信号Ｓ０＿１〜ｈの各大きさに対応したカウント値を得る手法を採る。

具体的には、先ず駆動信号操作部１６は、カウンタ部２１６のカウント値を初期値“０”にリセットさせる。そして、任意の行Ｈｘの単位画素３から垂直信号線１８（Ｈ０，Ｈ１，…）への読出しが安定した後、駆動信号操作部１６は、参照信号生成部２７に向けて、参照信号RAMP生成用の制御データＣＮ４を供給する。

これを受けて、参照信号生成部２７は、電圧比較部２１４の一方の入力端子RAMPへの比較電圧として、全体として鋸歯状（RAMP状）に時間変化させた波形（RAMP波形）を入力する。電圧比較部２１４は、このRAMP波形の比較電圧と撮像部１０から供給される任意の垂直信号線１８（Ｈｘ）の画素信号電圧とを比較する。

なお、ここではＣＤＳ処理がなされた後の画素信号が電圧比較部２１４や誤差増幅器２２４に供給されるものとして説明する。垂直信号線１８からの画素信号を直接に電圧比較部２１４に供給して、画素信号Ｓ０におけるリセットレベルＶrst と信号レベルＶsig のそれぞれについてデジタルデータに変換し、その差分をとることで真の信号成分を示す画素データＤ１を求めるようにしてもよい。またこの際には、カウンタ部２１６にアップダウンカウンタを用いて、基準成分であるリセットレベルＶrst と信号レベルＶsig のデジタル変換時のカウントモードを相異なるものとすれば、基準成分と信号成分との差を取るための特別な減算器が不要になる。

電圧比較部２１４の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部２１４における比較時間を、行ごとに配置されたカウンタ部２１６で計測するために、参照信号生成部２７から発せられるランプ波形電圧RAMPに同期して、カウンタ部２１６のクロック端子ＣＫに駆動信号操作部１６からカウンタクロックＣＫ０を入力し、カウント動作として、初期値“０”からアップカウントを開始する（ｔ１０）。

電圧比較部２１４は、参照信号生成部２７からのランプ状の参照信号RAMP（電位Ｂ）と垂直信号線１８を介して入力される画素信号Ｓ０の電位Ａとの大小比較を行ない、双方の電圧が同じになったときに、コンパレータ出力をＬレベルからＨレベルへ反転させる（ｔ１４）。つまり、ＣＤＳ処理後の信号成分に応じた電圧信号（電位Ａ）と参照信号RAMP（電位Ｂ）とを比較して、ＣＤＳ処理後の信号成分の大きさに対応した時間軸方向に大きさを持っているアクティブロー（Ｈ）のパルス信号（トリガ信号ＴＲＧ１）を生成して、カウンタ部２１６に供給する。

なお、比較結果であるトリガ信号ＴＲＧ１の出力タイミング（ｔ１４）は、電圧比較部２１４の比較精度（入力オフセットや処理速度など）に限界があることから、参照信号生成部２７からのランプ状の参照信号RAMP（電位Ｂ）と垂直信号線１８を介して入力される画素信号Ｓ０の電位Ａとが等しい時点ｔ１２よりもΔｔだけ遅れる。つまり、参照信号RAMPの電位Ｂが画素信号Ｓ０の電位Ａよりもある程度（Δだけ）大きくなったとき（ｔ１４）、電圧比較部２１４は、その出力をＬレベルからＨレベルに反転させる。

この結果を受けて、カウンタ部２１６は、コンパレータ出力（トリガ信号ＴＲＧ１）の反転とほぼ同時に、詳しくは電圧比較部２１４の出力反転直後のカウンタクロックＣＫ０に同期して、その時点のカウント値を画素データＤ１としてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ１６）。つまり、電圧比較部２１４における比較処理によって得られる時間軸方向に大きさを持っているアクティブロー（Ｈ）のパルス信号の幅をカウンタクロックＣＫ０でカウント（計数）することで、ＣＤＳ処理後の信号成分の大きさに対応したカウント値を得る。

次に、２段目のカラム信号処理部２２＿２において、電位保持部２２３は、初段のカラム信号処理部２２＿１のカウンタ出力を行ったタイミングを示すカウンタ部２１６からのトリガ信号ＴＲＧ２をトリガとして、その時点の参照信号RAMPの電位Ｃを保持する（ｔ１８）。

ここで、カウンタクロックＣＫ０とトリガ信号ＴＲＧ１との位相関係が、図７（Ａ）に示すように、トリガ信号ＴＲＧ１の立上りエッジがカウンタクロックＣＫ０のＬレベルに位置するタイミングの場合には、トリガ信号ＴＲＧ１の立上り直後のカウンタクロックＣＫ０の立上りエッジで、カウンタ部２１６は、カウント値を画素データＤ１としてラッチして出力する（ｔ１６）。また、電位保持部２２３は、ほぼこの時点で立上りエッジが現われるトリガ信号ＴＲＧ２をトリガとして参照信号RAMPの電位Ｃを保持する（ｔ１８）。よって、カウンタ出力時点と電位Ｃの取込み時点の同時性（ｔ１６＝ｔ１８）が確保される。なお、この同時性に関しては、多少の問題があるので、後で説明する（図８参照）。

ただし、電位保持部２２３が保持した電位は、アナログの画素信号Ｓ０をデジタルの画素データＤ１に変換したタイミングｔ１８の参照信号RAMPの電位Ｃであるが、画素信号Ｓ０の電位Ａを正確に反映したものではない。

つまり、初段のカラム信号処理部２２＿１では、電圧比較部２１４の出力が反転したときの参照信号RAMPの電圧を表すカウンタ部２１６のカウント値を画素データＤ１として取得しているが、実際には、入力アナログ信号（画素信号Ｓ０）をＮビットで量子化したときに、変換されずに残余成分が残る。

なお、この残余成分には、参照信号RAMPに載るノイズ成分の要因による変換誤差だけでなく、電圧比較部２１４の比較精度の要因による変換誤差も含まれないと考えてよい。カウンタクロックＣＫ０の周期をある程度大きくして、画素データＤ１が１ビット変わる電圧（刻み）を大きくすることで、各垂直列の電圧比較部２１４の比較精度に限界があることに起因した誤差の影響を受け難いようにしているからである。

たとえば、図７（Ｂ）に示すように、カウンタクロックＣＫ０の周期を短くして、カウンタ部２１６の出力が１ビット変わる電圧（刻み）を細かくすればするほど、電圧比較部２１４の比較精度に起因する変換誤差が起こり易くなり、高精度化に問題を有する。

これに対して、図７（Ｃ）に示すように、カウンタクロックＣＫ０の周期を長くすれば、電圧比較部２１４の比較精度に起因するトリガ信号ＴＲＧ１の位置ズレの影響を、その長い周期内に留めることができ、結果的には、電圧比較部２１４の比較精度に起因する変換誤差が起こり難くなる。

２段目のカラム信号処理部２２＿２においては、残余信号Δ１についてＭビットでＡＤ変換するべく、先ず誤差増幅器２２４にて、電位Ｃと画素信号Ｓ０の電位Ａがどの程度異なるかを示す残余信号Δ１を求めて（図７（Ｂ）の左側参照）、これを増幅率αで増幅した後に、増幅残余信号α・Δ１（アナログ値）としてＡＤ変換部２２６に出力する（図７（Ｂ）の右側参照）。ＡＤ変換部２２６は、誤差増幅器２２４から入力されたアナログの増幅残余信号α・Δ１を所定の方式によりＭビット（たとえば２ビット）の画素データＤ２に変換する。

この後、駆動信号操作部１６は、所定のカウント期間（Ｎビットのフルスケール幅を確保する期間）を経過すると（ｔ２０）、電圧比較部２１４への制御データの供給と、カウンタ部２１６へのカウンタクロックＣＫ０の供給とを停止する。これにより、電圧比較部２１４は、ランプ状の参照信号RAMPの生成を停止する。

ここで、初段のカラム信号処理部２２＿１において、入力信号の大きさをＮビットで量子化すると、いくつかの量子化ステップと、その余りの成分になる。これは割算にたとえれば、入力信号を量子化レベルで割算し、そのときの商と余りになる。残余信号Δ１は、この余りに相当するものである。

ただし、図７（Ａ）に示すように、トリガ信号ＴＲＧ１の立上りエッジがカウンタクロックＣＫ０のＬレベルに位置するタイミングの場合には、商を示すカウンタ部２１６のカウント結果は、実際の電位Ａよりも残余信号Δ１分だけ大きい値となる点に注意する。

この余りは、２段目のカラム信号処理部２２＿２に属するＡＤ変換部２２６で、１段目の量子化における１量子化レベルを２段目のフルスケールとして、再び量子化すればさらに細かく下位ビットの量子化をすることができ、これにより、上位ビットの粗さを下位ビットにより補正することができる。

前述のように、商を示すカウンタ部２１６のカウント結果（画素データＤ１）は、実際の電位Ａよりも残余信号Δ１分だけ大きい値（電位Ｃ１に相当）となるので、補正によってＮ＋Ｍビットの画素データＤcompに変換するに際しては、Ｄ１_N−Ｄ２_Mなるデジタル演算を行なうとよい。

なお、ｔ１６時点のカウンタ部２１６のカウント結果（画素データＤ１）ではなく、カウンタ部２１６のカウント出力をカウンタクロックＣＫ０で１クロック分遅らせてｔ１６時点に取り込んだ画素データＤＤ１を選択部２６に渡し、ＡＤ変換部２２６からの画素データＤ２の反転値（画素データＮＤ２）との間で、ＤＤ１_N＋ＮＤ２_Mなる処理を行なうとよい。

この処理は、実際には、画素データＤＤ１をＭビット分だけ上位側にビットシフトし、その下位側Ｍビット分に、Ｍビットの画素データＮＤ２を入れ込むだけでよく、論理演算処理が不要になる利点がある。これは、カウンタ部２１６からの画素データＤＤ１は、実際の電位Ａよりも“１量子化分−残余信号Δ１分（≒画素データＮＤ２）”だけ小さい値（電位Ｃ２に相当）となる点を考慮したものである。

Ｎ＋Ｍビットのデジタルデータに変換する際に、並列型ＡＤ変換器のように、電圧比較器を分解能分用意して変換を全比較器一斉に行なう場合には、電圧比較器の数がビット数に比例して膨大になる。これに対して、本実施形態の構成では、多段構成でＡＤ変換を行なう、すなわち、数段のブロックを用いて、上位ブロックのサブＡＤ変換器（カラム信号処理部２２＿１）により上位ビットで粗くＡＤ変換した後、次段以降の下位ブロックのサブＡＤ変換器（カラム信号処理部２２＿２）により下位ビットで逐次上位の粗さを補正することにより、数ビットずつ変換結果を得て行くので、比較器の数を大幅に少なくできる。よって、高速でかつ分解能の高いＡＤ変換器を実現することができ、高精度アナログアンプ用のＡＤコンバータが小さいレイアウトで可能になる。加えて、並列型ＡＤ変換器に比べ、比較器の数を大幅に少なくできるので低消費電力化できる。

また、本実施形態の構成によれば、ＮビットＡＤ変換機能を実現するためのカウンタクロックＣＫ０の周期の調整によって、上位ブロックのサブＡＤ変換器のＡＤ変換の粗さを、各垂直列の電圧比較部２１４の比較精度に起因した変換誤差が生じ難い程度に設定しているので、次段以降で逐次上位の粗さを補正してデジタルデータの高精度化を行なっても、電圧比較部２１４の比較精度に起因した変換誤差が生じる可能性を少なくできる。

また、上位ブロックのサブＡＤ変換器（初段のカラム信号処理部２２＿１）におけるＡＤ変換では、ＮビットＡＤ変換機能を実現するためのカウンタクロックＣＫ０の周期の調整によって、上位ブロックのサブＡＤ変換器のＡＤ変換の粗さを、各垂直列の電圧比較部２１４に入力される参照信号RAMPに載るノイズに起因した変換誤差が生じ難い程度にして上位ブロックでのＡＤ変換誤差を抑えている。

加えて、下位ブロックのサブＡＤ変換器（２段目のカラム信号処理部２２＿２）において、カウンタ部２１６のカウント出力時点の参照信号RAMPに含まれるノイズによる誤差増幅器２２４の増幅結果に与える影響を抑制するようにしているので、下位ブロックで生成するＭビットの画素データＤ２の、参照信号RAMPに載るノイズに起因したＡＤ変換誤差を抑えることもできる。

よって、インピーダンスの高い電圧比較部２１４のリファレンスノードにノイズが載っても、下位ブロックで生成したＭビットを上位ブロックで生成したＮビットに追加することで（補正結果として）得られるＮ＋Ｍビットの画素データＤcompの、参照信号RAMPに載るノイズに起因したＡＤ変換誤差を抑制できる。これにより、Ｎ＋Ｍビットの画素データＤcompを用いて画像処理することで、高画質な撮像画像を取得可能な撮像装置を実現できる。

＜カウンタ出力時点と電位Ｃの取込み時点の同時性について＞
図８は、カウンタ出力時点と電位Ｃの取込み時点の同時性に関する問題を説明する図である。上記の説明では、カウンタクロックＣＫ０とトリガ信号ＴＲＧ１との位相関係が、図７（Ａ）に示すように、トリガ信号ＴＲＧ１の立上りエッジがカウンタクロックＣＫ０のＬレベルに位置するタイミングの場合であって、カウンタ出力時点と電位Ｃの取込み時点の同時性（ｔ１６＝ｔ１８）が確保される場合について説明した。

しかしながら、実際には、トリガ信号ＴＲＧ１の立上りエッジがカウンタクロックＣＫ０のＨレベルに位置するタイミングで生じる場合もある。この場合には、カウンタ出力時点と電位Ｃの取込み時点の同時性（ｔ１６＝ｔ１８）が確保されない。このため、電位保持部２２３が保持する電位Ｃは、初段のカラム信号処理部２２＿１でＡＤ変換したタイミングの参照信号RAMPの電位を適切に表わすことができず、粗いＮビットデータに対してＭビットデータを追加してデータ精度向上を図るという目的が達成できない。

たとえば、比較対象の画素信号Ｓ０が同じであって、図８（Ａ）に示すように、トリガ信号ＴＲＧ１の立上りエッジがカウンタクロックＣＫ０のＬレベルに位置する位相関係の場合には、この条件を満足する限り、カウンタクロックＣＫ０とトリガ信号ＴＲＧ１との位相関係に関わらず、カウンタ出力時点（ｔ１６）と電位Ｃの取込み時点（ｔ１８）が必ず同じになるので、補正のための残余成分Δ１は、電圧比較部２１４によるカウント結果が示す参照信号RAMPの電位Ｃと画素信号Ｓ０の電位との差を正確に示すことができる。

これに対して、比較対象の画素信号Ｓ０が同じであっても、図８（Ｂ）に示すように、参照信号RAMPに対するカウンタクロックＣＫ０の位相をトリガ信号ＴＲＧ１の立上りエッジがカウンタクロックＣＫ０のＨレベルに位置するように変化させた場合には、２段目で電位保持部２２３が電位Ｃを保持するタイミング（ｔ１８）の方がカウンタ出力時点（ｔ１６）よりも早くなり、電圧比較部２１４によるカウント出力には、最大で、ほぼ、１つのクロックＣＫ０１の周期の１／２分だけの差を生じる。結果的には、補正のための残余成分Δ１は、電圧比較部２１４によるカウント結果が示す参照信号RAMPの電位Ｃと画素信号Ｓ０の電位との差を正確に示すことができなくなり、最大でＮビットＡＤ変換の１量子化分の誤差を持ってしまうことになる。

また参照信号RAMPをカウンタクロックＣＫ０を用いて生成すれば、参照信号RAMPもクロックＣＫ０１の位相関係に連動するので参照信号RAMPに対するクロックＣＫ０１の位相関係を固定でき、画素信号Ｓ０の電位Ａが同じである限りトリガ信号ＴＲＧ１の出力反転のタイミングとクロックＣＫ０１の位相関係を同じに維持できる。

しかしながら、参照信号RAMPに対するクロックＣＫ０１の位相関係は、比較対象の画素信号Ｓ０の電位レベルによって変動するものであるから、この電位の違いによって、トリガ信号ＴＲＧ１の出力反転のタイミングがクロックＣＫ０１の立上りエッジの直後からＨレベルの間で生じるような電位Ａである場合にも、２段目で電位保持部２２３が電位Ｃを保持するタイミング（ｔ１８）の方がカウンタ出力時点（ｔ１６）よりも早くなり、電圧比較部２１４によるカウント出力には、ほぼ、１つのクロックＣＫ０１の周期の１／２分だけの遅れが生じる。

結果的には、トリガ信号ＴＲＧ１の出力反転のタイミングがクロックＣＫ０１の立上りエッジの直前で生じるような電位Ａとの間では、実質的に、最大で、１つのクロックＣＫ０１の周期の１／２分だけズレる。よって、補正のための残余成分Δ１は、電圧比較部２１４によるカウント結果が示す参照信号RAMPの電位Ｃと画素信号Ｓ０の電位との差を正確に示すことができなくなり、最大で、ＮビットＡＤ変換の１量子化分の誤差を持ってしまうことになる。

このため、何れの場合も、上位のカラム信号処理部２２＿１におけるＮビットＡＤ変換の残余成分を、下位のカラム信号処理部２２＿１におけるＭビットＡＤ変換の結果を用いて、Ｄ１_N−Ｄ２_Mなるデジタル演算を行なうことでは、適正な補正をすることができなくなる。データ的には、補正の方向が不適切になったり、Ｎビットデータ（Ｄ１）に対する補正量が不適切となったりするので、実質的には、上位のＮビットＡＤ変換の１量子化誤差が、補正後の画素データＤcompにもそのまま反映されてしまうことになる。粗いＮビットデータに対してＭビットデータを追加してデータ精度向上を図る意味がなくなる。

カウンタ部２１６や電位保持部２２３に対するトリガ信号ＴＲＧ１，２の取り扱い方式を変えても、２種類のトリガ信号ＴＲＧ１，２を用いる限り、上記と同様の事象を解消することはできない。これは、電位保持部２２３が保持した参照信号RAMPの電位と、電圧比較部２１４によるカウント結果が示す参照信号RAMPの電位Ｃとの間では、１つのクロックＣＫ０１の周期の１／２分のズレを持ち得るので、ＮビットＡＤ変換の残りを補正するために使用する残余成分Δ１としては、ＮビットＡＤ変換の１量子化分の誤差を持ってしまうことになるからである。

トリガ信号ＴＲＧ１の出力反転とカウンタクロックＣＫ０の位相関係に基づいて、補正の演算処理を切り替えるなどにより対処することも可能であるが、位相関係の特定処理や補正演算処理の切替処理を行なうため、全体の処理が煩雑になる。

一方、この問題は、カウンタ出力時点と電位Ｃの取込み時点の同時性（ｔ１６＝ｔ１８）を確保できるか否かに起因するものであるから、その根本原因に対処するべく、同時性を担保する仕組みを考えればよいことになる。このためには、カウンタ出力時点と電位Ｃの取込み時点を特定するトリガ信号を共通にすればよいし、あるいはトリガ信号ＴＲＧ１の出力反転時点とカウンタクロックＣＫ０との位相関係に関わらず、実質的にカウンタ出力時点と同じタイミングの電位Ｃを表わす電位信号を誤差増幅器２２４に供給すればよい。以下、これらを実現する変形例について説明する。

＜第２実施形態＞
図９は、第２実施形態のカラム処理部２０の構成例の詳細を示す図である。この第２実施形態は、カウンタ出力時点と電位Ｃの取込み時点を特定するトリガ信号を共通にする点に特徴を有する。またその際、データの安定化のため、カウンタクロックＣＫ０に同期させる。

たとえば、第２実施形態のカラム処理部２０は、第１実施形態における２段目のカラム信号処理部２２＿２に設けられていたトリガ信号生成部２２１を取り外している。また、初段のカラム信号処理部２２＿１が、電圧比較部２１４が生成したトリガ信号ＴＲＧ１をカウンタクロックＣＫ０の立上りエッジに同期させるラッチで構成された同期化処理部２１８を有している。同期化処理部２１８は、同期化させたトリガ信号ＴＲＧ３を、第１実施形態のＴＲＧ１，２に代えて、カウンタ部２１６と電位保持部２２３とに共通に入力する。

このような構成により、同期化処理部２１８は、トリガ信号ＴＲＧ１の立上り直後のカウンタクロックＣＫ０の立上りエッジを有効なトリガ位置とするトリガ信号ＴＲＧ３を生成できる。つまり、カウンタクロックＣＫ０とトリガ信号ＴＲＧ１との位相関係に関わらず、カウンタ部２１６がトリガ信号ＴＲＧ１の立上り直後のカウンタクロックＣＫ０の立上りエッジでカウント結果（画素データＤ１＿１〜ｈ）を保持するタイミング（ｔ１６）と、電位保持部２２３で参照信号RAMPの電位Ｃを保持するタイミング（ｔ１８）とを、必ず同時にすることができる。よって、第２実施形態の構成においても、第１実施形態と同様の効果を享受できる。

＜第３実施形態＞
図１０は、第３実施形態のカラム処理部２０の構成例の詳細を示す図である。この第３実施形態は、トリガ信号ＴＲＧ１の出力反転時点とカウンタクロックＣＫ０との位相関係に関わらず、カウンタ出力時点と同じタイミングの参照信号RAMPの電位Ｃを表わす電位信号をカウンタ部２１６から出力される画素データＤ１に基づいて生成し、これを誤差増幅器２２４に供給する点に特徴を有する。

たとえば、第３実施形態のカラム処理部２０は、第１実施形態における２段目のカラム信号処理部２２＿２に設けられていたトリガ信号生成部２２１およびノイズ抑制処理部２２２を取り外している。また、２段目のカラム信号処理部２２＿２は、電位保持部２２３に代えて、カウンタ部２１６から出力される画素データＤ１をアナログ電圧値Ｖdac に変換するＤＡ変換部（ＤＡＣ）２２８を有している。ＤＡ変換部２２８は、この生成したアナログ電圧値Ｖdac を、誤差増幅器２２４の非反転入力端子（＋）に入力する。

カウンタ部２１６から出力される画素データＤ１は、カウンタ出力時点と同じタイミングの参照信号RAMPの電位Ｃを表わすものであるから、ＤＡ変換部２２８から出力されるアナログ電圧値Ｖdac は、当然に、カウンタ出力時点と同じタイミングの参照信号RAMPの電位Ｃを表わすアナログの電位信号となる。カウンタ出力時点と電位Ｃの取込み時点の同時性（ｔ１６＝ｔ１８）が確保される。

このような構成により、誤差増幅器２２４は、第１実施形態での説明と同様に、増幅残余信号α・Δ１を生成して後段のＡＤ変換部２２６へ渡すことができる。つまり、初段のカラム信号処理部２２＿１において上位ＮビットのＡＤ変換を行なうと同時に、ＤＡ変換部２２８によりカウンタ出力時点と同じタイミングの参照信号RAMPの電位Ｃを表わすアナログ電圧値Ｖdac を生成して誤差増幅器２２４に供給する。この後、誤差増幅器２２４にて、カウンタ部２１６がカウンタ値を保持した（カウント出力を行った）時点の参照信号RAMPの電位Ｃと、その時点の画素信号Ｓ０＿１〜ｈの電位Ａとの差を示す残余信号Δ１を作り出し、それを増幅してα・Δ１として、後段のＡＤ変換部２２６へ渡す。よって、第３実施形態の構成においても、第１実施形態と同様の効果を享受できる。

たとえば、上位ブロックのサブＡＤ変換器（初段のカラム信号処理部２２＿１）におけるＡＤ変換では、ＮビットＡＤ変換機能を実現するためのカウンタクロックＣＫ０の周期の調整によって、上位ブロックのサブＡＤ変換器のＡＤ変換の粗さを、各垂直列の電圧比較部２１４に入力される参照信号RAMPに載るノイズに起因した変換誤差が生じ難い程度にして上位ブロックでのＡＤ変換誤差を抑えているので、ＤＡ変換部２２８で生成されるアナログ電圧値Ｖdac も、参照信号RAMPに載るノイズの影響を受け難いようになっている。

このことは、下位ブロックのサブＡＤ変換器（２段目のカラム信号処理部２２＿２）において、カウンタ部２１６のカウント出力時点の参照信号RAMPに含まれるノイズによる誤差増幅器２２４の増幅結果に与える影響を抑制するようにもなると考えてよく、下位ブロックで生成するＭビットの画素データＤ２の、参照信号RAMPに載るノイズに起因したＡＤ変換誤差を抑えることもできる。つまり、第３実施形態の構成においては、カラム信号処理部２２＿１とＤＡ変換部２２８と誤差増幅器２２４とで、カウント出力時点の参照信号RAMPに含まれるノイズによる誤差増幅器２２４の増幅結果に与える影響を抑制するノイズ抑制増幅部２２５が構成されると考えてよい。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、上記実施形態では、アドレス制御により個々の単位画素からの信号を任意選択して読出可能な固体撮像装置の一例として、光を受光することで信号電荷を生成する画素部を備えたＣＭＯＳセンサを例に示したが、信号電荷の生成は、光に限らず、たとえば赤外線、紫外線、あるいはＸ線などの電磁波一般に適用可能であり、この電磁波を受けてその量に応じたアナログ信号を出力する素子が多数配列された単位構成要素を備えた半導体装置に、上記実施形態で示した事項を適用可能である。

また、上記実施形態では、アナログの画素信号Ｓ０とＡＤ変換用の参照信号RAMPとを比較する比較部と、比較部における比較処理と並行してカウント処理を行ない、比較部における比較処理が完了した時点のカウント値を保持するカウンタ部とを備えてなるＡＤ変換回路（ＡＤ変換装置；前例ではカラム信号処理部）を固体撮像装置に適用した事例を説明したが、上記実施形態で説明したＡＤ変換回路の仕組みは、固体撮像装置に限らず、アナログの信号成分をデジタルデータに変換するためのＡＤ変換の仕組みを用いるあらゆる電子機器に適用することができる。

また、上記実施形態で説明したＡＤ変換回路（ＡＤ変換装置）は、固体撮像装置やその他の電子機器に組み込まれて提供されることに限らず、たとえばＩＣ（Integrated Circuit；集積回路）やＡＤ変換モジュールなどのようにして、単独の装置として提供されてもよい。

この場合、比較部とカウンタ部とを備えたＡＤ変換装置で提供してもよいが、ＡＤ変換用の参照信号を生成し比較部に供給する参照信号生成部や、各機能部を制御する駆動信号操作部も同一の半導体基板上に配したＩＣ（集積回路）や個別チップなどの組合せでなるモジュールに組み込んで提供してもよい。

これらを組み込んで提供することで、比較部とカウンタ部の動作を制御するために必要な機能部を纏めて取り扱うことができ、部材の取扱いや管理が簡易になる。また、ＡＤ変換処理に必要な要素がＩＣやモジュールとして纏まって（一体となって）いるので、固体撮像装置やその他の電子機器の完成品の製造も容易になる。

本発明に係る物理情報取得装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。 図１に示した固体撮像装置における第１実施形態のカラム処理部の構成例の詳細を示す図である。 図１に示した固体撮像装置における第１実施形態のカラム処理部の変形例の詳細を示す図である。 トリガ信号生成部の構成例と、その作用を説明する図である。 ２段目の２段目のカラム信号処理部における誤差増幅器とＡＤ変換部の動作を説明する図である。 図２に示したカラム処理部の動作を説明するタイミングチャートである。 図６におけるトリガ信号ＴＲＧ１が反転する近傍の拡大図である。 カウンタ出力時点と電位Ｃの取込み時点の同時性に関する問題を説明する図である。 第２実施形態のカラム処理部の構成例の詳細を示す図である。 第３実施形態のカラム処理部の構成例の詳細を示す図である。

符号の説明

１…固体撮像装置、３…単位画素、７…駆動制御部、１０…撮像部、１２…水平走査部、１４…垂直走査部、１５…垂直制御線、１６…駆動信号操作部、１８…垂直信号線、２０…カラム処理部、２２…カラム信号処理部、２３…クロック変換部、２６…選択部、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２８…水平信号線、２９…出力回路、６０…水平選択スイッチ部、２００…カウンタ部、２１４…電圧比較部、２１６…カウンタ部、２１７…データ保持部、２１８…同期化処理部、２２１…トリガ信号生成部、２２２…ノイズ抑制処理部、２２３…電位保持部、２２４…誤差増幅器、２２５…ノイズ抑制増幅部、２２６…ＡＤ変換部、２２８…ＤＡ変換部、２６２…データ補正部、２６４…出力データ切替部

Claims (14)

1. カウンタを所定のタイミングで起動してカウント処理を行なうとともに、アナログの処理対象信号と前記処理対象信号をデジタルデータに変換するための所定の変化率で変化する参照信号とを比較し、この比較処理が完了した時点に対応する前記カウンタのカウント値を保持することで、前記アナログの処理対象信号をデジタルデータに変換するＡＤ変換方法であって、
   前記カウント処理用のカウンタクロックの周期を、所定の原因に起因した変換誤差が前記カウンタによるカウント結果に生じ難い程度に設定してカウント処理を行ないつつ、前記比較処理が完了した時点に対応する前記カウンタのカウント値を保持することで、前記処理対象信号に対応するデジタルデータにおける上位のビットデータを取得し、
   この後、前記前記上位のビットデータを取得したときに前記処理対象信号に対応するデジタルデータに変換されずに残った残余信号成分を所定の増幅率で増幅してから、所定の方式によりデジタルデータに変換し、
   前記上位のビットデータと、前記残余信号成分について取得したデジタルデータとを用いて、前記上位のビットデータのビット数よりも高ビット数で表わされた前記処理対象信号に対応するデジタルデータを取得する
   ことを特徴とするＡＤ変換方法。
2. 前記カウント処理用のカウンタクロックの周期を、前記参照信号に載るノイズに起因した変換誤差が、前記カウンタによるカウント結果に生じ難い程度に設定して、前記上位のビットデータを取得し、
   前記上位のビットデータを取得した時点の前記参照信号に含まれるノイズによる前記増幅の結果に与える影響を抑制しつつ、前記残余信号成分についてのデジタルデータを取得する
   ことを特徴とする請求項１に記載のＡＤ変換方法。
3. 前記カウント処理用のカウンタクロックの周期を、前記比較の精度に起因した変換誤差が、前記カウンタによるカウント結果に生じ難い程度に設定する
   ことを特徴とする請求項１に記載のＡＤ変換方法。
4. カウンタと比較器とを備え、前記カウンタを所定のタイミングで起動してカウント処理を行なうとともに、アナログの処理対象信号と前記処理対象信号をデジタルデータに変換するための所定の変化率で変化する参照信号とを前記比較器で比較し、この比較処理が完了した時点に対応する前記カウンタのカウント値を保持することで、前記アナログの処理対象信号をデジタルデータに変換するＡＤ変換装置であって、
   前記カウンタと前記比較器とを有し、前記カウント処理用のカウンタクロックの周期を、所定の原因に起因した変換誤差が前記カウンタによるカウント結果に生じ難い程度に設定してカウント処理を行ないつつ、前記比較部における比較処理が完了した時点に対応する前記カウンタのカウント値を保持することで、前記処理対象信号に対応するデジタルデータにおける上位のビットデータを取得する上位変換部と、
   前記前記上位変換部において前記上位のビットデータを取得したときに前記処理対象信号に対応するデジタルデータに変換されずに残った残余信号成分を所定の増幅率で増幅してから、所定の方式によりデジタルデータに変換する下位変換部と、
   前記上位変換部で取得した前記上位のビットデータと、前記下位変換部で取得した前記残余信号成分についてのデジタルデータとを用いて、前記上位のビットデータのビット数よりも高ビット数で表わされた前記処理対象信号に対応するデジタルデータを取得するデータ補正部と
   を備えたことを特徴とするＡＤ変換装置。
5. 前記上位変換部は、前記カウント処理用のカウンタクロックの周期を、前記参照信号に載るノイズに起因した変換誤差が、前記カウンタによるカウント結果に生じ難い程度に設定し、
   前記下位変換部は、前記上位変換部が前記上位のビットデータを取得した時点の前記参照信号に含まれるノイズによる前記増幅の結果に与える影響を抑制しつつ、前記残余信号成分についてのデジタルデータを取得する
   ことを特徴とする請求項４に記載のＡＤ変換装置。
6. 前記上位変換部における前記カウント処理用のカウンタクロックの周期を、前記比較の精度に起因した変換誤差が、前記カウンタによるカウント結果に生じ難い程度に設定する
   ことを特徴とする請求項４に記載のＡＤ変換装置。
7. 物理量の変化を検知する複数の検知部と、それぞれの検知部で検知した物理量の変化に基づいて単位信号を出力する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための装置を使用し、前記物理量についての所定の検知条件の元で取得された前記単位信号に基づいて、所定目的用のデジタルの物理情報を取得する物理情報取得方法であって、
   前記単位信号生成部のそれぞれから出力されるアナログの単位信号をデジタルデータに変換するに際して、カウンタを所定のタイミングで起動してカウント処理を行なうとともに、前記単位信号と当該単位信号をデジタルデータに変換するための所定の変化率で変化する参照信号とを比較し、この比較処理が完了した時点に対応する前記カウンタのカウント値を保持することで、前記アナログの単位信号をデジタルデータに変換し、
   この際には、前記カウント処理用のカウンタクロックの周期を、所定の原因に起因した変換誤差が前記カウンタによるカウント結果に生じ難い程度に設定してカウント処理を行ないつつ、前記比較処理が完了した時点に対応する前記カウンタのカウント値を保持することで、前記単位信号に対応するデジタルデータにおける上位のビットデータを取得し、
   この後、前記単位信号における、前記上位のビットデータを取得したときに前記単位信号に対応するデジタルデータに変換されずに残った残余信号成分を所定の増幅率で増幅してから所定の方式によりデジタルデータに変換し、
   前記上位のビットデータと、前記残余信号成分について取得したデジタルデータとを用いて、前記上位のビットデータのビット数よりも高ビット数で表わされた前記単位信号に対応するデジタルデータを取得する
   ことを特徴とする物理情報取得方法。
8. 前記カウント処理用のカウンタクロックの周期を、前記参照信号に載るノイズに起因した変換誤差が、前記カウンタによるカウント結果に生じ難い程度に設定して、前記上位のビットデータを取得し、
   前記上位のビットデータを取得した時点の前記参照信号に含まれるノイズによる前記増幅の結果に与える影響を抑制しつつ、前記残余信号成分についてのデジタルデータを取得する
   ことを特徴とする請求項７に記載の物理情報取得方法。
9. 前記カウント処理用のカウンタクロックの周期を、前記比較の精度に起因した変換誤差が、前記カウンタによるカウント結果に生じ難い程度に設定する
   ことを特徴とする請求項７に記載の物理情報取得方法。
10. 物理量の変化を検知する複数の検知部と、それぞれの検知部で検知した物理量の変化に基づいて単位信号を出力する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための装置を使用し、物理量についての所定の検知条件の元で取得された前記単位信号に基づいて、所定目的用のデジタルの物理情報を取得する物理情報取得装置であって、
    カウンタと比較器とを有し、前記カウンタ用のカウンタクロックの周期を、所定の原因に起因した変換誤差が前記カウンタによるカウント結果に生じ難い程度に設定して前記カウンタを所定のタイミングで起動してカウント処理を行なうとともに、アナログの前記単位信号と当該単位信号をデジタルデータに変換するための所定の変化率で変化する参照信号とを前記比較器で比較し、この比較処理が完了した時点に対応する前記カウンタのカウント値を保持することで、前記単位信号に対応するデジタルデータにおける上位のビットデータを取得する上位変換部と、
    前記単位信号における、前記上位変換部において前記上位のビットデータを取得したときに前記単位信号に対応するデジタルデータに変換されずに残った残余信号成分を所定の増幅率で増幅してから所定の方式によりデジタルデータに変換する下位変換部と、
    前記上位変換部で取得した前記上位のビットデータと、前記下位変換部で取得した前記残余信号成分についてのデジタルデータとを用いて、前記上位のビットデータのビット数よりも高ビット数で表わされた前記単位信号に対応するデジタルデータを取得するデータ補正部と
    を備えたことを特徴とする物理情報取得装置。
11. 前記上位変換部は、前記カウント処理用のカウンタクロックの周期を、前記参照信号に載るノイズに起因した変換誤差が、前記カウンタによるカウント結果に生じ難い程度に設定し、
    前記下位変換部は、前記上位変換部が前記上位のビットデータを取得した時点の前記参照信号に含まれるノイズによる前記増幅の結果に与える影響を抑制しつつ、前記残余信号成分についてのデジタルデータを取得する
    ことを特徴とする請求項１０に記載の物理情報取得装置。
12. 前記上位変換部における前記カウント処理用のカウンタクロックの周期を、前記比較の精度に起因した変換誤差が、前記カウンタによるカウント結果に生じ難い程度に設定する
    ことを特徴とする請求項１０に記載の物理情報取得装置。
13. 前記上位変換部が取得した前記上位のビットデータを前記単位信号に対応するデジタルデータとして出力する低精細データ出力モードと、前記データ補正部が取得した補正済みのデジタルデータを前記単位信号に対応するデジタルデータとして出力する高精細データ出力モードとを切り替える出力データ切替部
    をさらに備えたことを特徴とする請求項１０に記載の物理情報取得装置。
14. 前記出力データ切替部が前記低精細データ出力モードに切り替えている際には、前記下位変換部と前記データ補正部の動作を停止させる
    ことを特徴とする請求項１３に記載の物理情報取得装置。
    

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