TWI571129B - A / D converter, solid shooting device and driving method, and electronic machine - Google Patents

A / D converter, solid shooting device and driving method, and electronic machine Download PDF

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TWI571129B TW101110272A TW101110272A TWI571129B TW I571129 B TWI571129 B TW I571129B TW 101110272 A TW101110272 A TW 101110272A TW 101110272 A TW101110272 A TW 101110272A TW I571129 B TWI571129 B TW I571129B
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Kenichi Higuchi
Yoshiaki Inada
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Description

A/D變換器、固體拍攝裝置及驅動方法、及電子機器
本技術係關於一種A/D變換器、固體拍攝裝置及驅動方法、及電子機器，特別是關於一種可一方面抑制電路規模並使消耗電力降低A/D變換器、固體拍攝裝置及驅動方法、及電子機器。
先前，在影像感測器中，係對於像素的每個垂直行之重設成分與信號成分之各者進行A/D(Analog/Digital，類比數位)變換，並進行藉由求出各者之差值而使雜訊降低之CDS(Correlated Double Sampling，相關雙重抽樣)處理。
在CDS處理中，係藉由例如將關於重設成分之計數值進行遞減計數而予以保持，其後，將關於信號成分之計數值自經保持之計數值進行遞增計數，而求出重設成分與信號成分之差值。
另一方面，提案有一種將格雷碼或相位位移碼作為時脈信號使用，而將計數值保持於記憶元件中之影像感測器(例如、參照專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2009-38726號公報
然而，於專利文獻1之影像感測器中，在考量進行上述 之CDS處理之情形下，當讀出信號成分時，會導致保持於記憶元件中之關於重設成分之計數值消失，而無法求出重設成分與信號成分之差值。
是以，雖需要分別設置保持關於重設成分之計數值之記憶元件、及保持關於信號成分之計數值之記憶元件，但在該情形下，對於N位元的信號，N個記憶元件需要2組(亦即2N個)，且，對求出重設成分與信號成分之差值之減法器傳送各者成分的計數值之信號線亦需要2N條。藉此，電路規模會變大，同時會導致傳送之消耗電力及傳送時間增大。
又，在專利文獻1之影像感測器中，在由記憶元件保持計數值之特性上，由於無法進行在內部之加算/減算，因此在實現將2個或在其以上之複數個信號於A/D變換器內部進行加算之構成之情形下，需要追加用以加算之電路。
本技術係鑒於此種情況而完成者，其係可一方面抑制電路規模並使消耗電力降低者。
本技術之一觀點之A/D變換器包含：比較部，其比較電壓值隨時間變化之斜面波形的參考電壓與輸入電壓；記憶保持部，其基於前述比較部的輸出信號，而保持特定計數模式之計數值；變換部，其將保持於前述記憶保持部之前述計數模式下之前述計數值變換為二進制資料；及供給部，其將對應於經前述變換部變換之前述二進制資料之脈衝信號供給於第1計數器。
前述記憶保持部可於將前述比較部的輸出信號反轉之前，將表示前述計數模式下之計數值的最高階位元的最高階位元信號供給於第2計數器，且保持前述比較部的輸出信號反轉時之、比前述計數模式下之計數值的前述最高階位元更為低階側的低階位元。
前述變換部可將前述計數模式下之計數值的低階位元變換為前述二進制資料；前述供給部可將成為基準之脈衝信號即基準信號中之對應於前述二進制資料的各位元之值的脈衝信號供給於前述第1計數器。
在前述低階位元的位元數為n之情形時，前述基準信號成為20至2n之各數之包含n個脈衝行之脈衝信號；前述供給部可將前述基準信號中之與前述二進制資料中其值成為1之0至n的各位元對應之前述脈衝行供給於前述第1計數器。
前述第2計數器可將前述第1計數器之計數值的最高階位元作為進位數進行計數。
前述A/D變換器中，可進而設置防止供給於前述第2計數器之前述最高階位元信號的位元不一致的位元不一致防止部。
前述計數模式可採用格雷碼。
前述計數模式可採用相位位移碼。
本技術的一觀點之固體拍攝裝置包含：以行列狀排列有進行光電變換之複數個像素之像素陣列；及對前述像素的每1行或每複數行設置、將自每行的前述像素輸出之類比 信號變換為數位信號之A/D變換器；前述A/D變換器包含：比較部，其比較電壓值隨時間變化之斜面波形的參考電壓與前述類比信號的輸入電壓；記憶保持部，其基於前述比較部的輸出信號，而保持特定計數模式之計數值；變換部，其將保持於前述記憶保持部之前述計數模式下之前述計數值變換為二進制資料；及供給部，其將對應於經前述變換部變換之前述二進制資料之脈衝信號供給於第1計數器。
前述記憶保持部可於使前述比較部的輸出信號反轉之前，將表示前述計數模式下之計數值的最高階位元的最高階位元信號供給於第2計數器，並保持前述比較部的輸出信號反轉時之、比前述計數模式下之計數值的前述最高階位元更為低階側的低階位元。
前述變換部可將前述計數模式下之計數值的低階位元變換為前述二進制資料；前述供給部可將成為基準之脈衝信號即基準信號中之對應於前述二進制資料的各位元之值的脈衝信號供給於前述第1計數器。
在前述低階位元的位元數為n之情形時，前述基準信號成為20至2n之各數之包含n個脈衝行之脈衝信號；前述供給部可將前述基準信號中之與在前述二進制資料中其值成為1之0至n的各位元對應之前述脈衝行供給於前述第1計數器。
前述第2計數器可將前述第1計數器之計數值的最高階位元作為進位數進行計數。
前述固體拍攝裝置中可進而設置生成時脈信號之時脈生成部；及基於前述時脈信號，將前述計數模式下之計數值輸入於前述記憶保持部之輸入部。
於前述固體拍攝裝置中，前述輸入部對複數個前述A/D變換器之每一者設置；於複數個前述A/D變換器之每一者包含時脈緩衝器，其用以將前述時脈信號傳送至對複數個前述A/D變換器之每一者設置之前述輸入部；前述時鐘脈衝緩衝器可在前述比較部的輸出信號反轉後，將前述基準信號傳送至前述供給部。
前述A/D變換器中，可進而設置防止供給於前述第2計數器之前述最高階位元信號的位元不一致之位元不一致防止部。
前述計數模式係格雷碼。
前述計數模式係相位位移碼。
本技術的一觀點之驅動方法係固體拍攝元件的驅動方法，該固體拍攝元件包含：以行列狀排列有進行光電變換之複數個像素之像素陣列；及對前述像素的每1行或每複數行設置、將自每行之前述像素輸出之類比信號變換為數位信號之A/D變換器；且前述A/D變換器包含：比較步驟，其比較電壓值隨時間變化之斜面波形的參考電壓與前述類比信號的輸入電壓；記憶保持步驟，其基於前述比較部的輸出信號，而保持特定計數模式之計數值；變換步驟，其將保持於前述記憶保持部之前述計數模式下之前述計數值變換為二進制資料；及供給步驟，其將對應於經前 述變換部變換之前述二進制資料之脈衝信號供給於計數器。
本技術的一觀點之電子機器包含固體拍攝裝置；該固體拍攝裝置包含：以行列狀排列有進行光電變換之複數個像素之像素陣列；及對前述像素的每1行或每複數行設置、將自每行之前述像素輸出之類比信號變換為數位信號之A/D變換器；前述A/D變換器包含：比較部，其比較電壓值隨時間變化之斜面波形的參考電壓與前述類比信號的輸入電壓；記憶保持部，其基於前述比較部的輸出信號，而保持以特定計數模式之計數值；變換部，其將保持於前述記憶保持部之前述計數模式下之前述計數值變換為二進制資料；及供給部，其將對應於經前述變換部變換之前述二進制資料之脈衝信號供給於計數器。
在本技術的一觀點中，係比較電壓值隨時間變化之斜面波形的參考電壓與類比信號的輸入電壓，而基於比較結果的輸出信號，保持特定計數模式之計數值，並使所保持之計數模式之計數值變換為二進制資料，使對應於所變換之二進制資料之脈衝信號供給於計數器。
根據本技術的一觀點，可一方面抑制電路規模並使消耗電力降低。
以下，茲參照圖式就本技術之實施形態進行說明。另，說明係以如下順序進行。
1.本技術之基本的應用例
2.行數較大之情形的應用例
3.施加介穩對策之應用例
4.其他
<1.本技術之基本的應用例> [固體拍攝裝置的構成例]
圖1係顯示作為應用本技術之固體拍攝裝置之CMOS(Complementary Metal Oxide Semiconductor，互補型金屬氧化半導體)影像感測器(以下，僅稱為「影像感測器」)的構成例。
在圖1之影像感測器10中，設置有以行列狀排列有像素11之像素陣列部12，且經由沿每行之圖的上下方向(像素行之像素的排列方向)形成之垂直信號線13而讀出像素的信號(類比信號)。
行AD變換電路14係將經由垂直信號線13而讀出之類比信號變換為N位元的數位信號，而輸出至輸出緩衝器15。自輸出緩衝器15輸出之數位信號係在後段之未圖示之數位信號處理電路中施加特定的數位信號處理。
時脈生成電路16係生成時脈信號，而供給於DAC(Digital Analog Converter，數位類比變換器)17、低階位元格雷碼生成電路18及基準脈衝生成電路19。
DAC17係基於來自時脈生成電路16的時脈信號，而產生電壓值隨時間變化之斜面波形的參考電壓，並輸入於行AD變換電路14。
低階位元格雷碼生成電路18係所謂的格雷碼計數器，其係基於來自時脈生成電路16的時脈信號，而進行利用格雷碼之計數。
基準脈衝生成電路19係基於來自時脈生成電路16的時脈信號，而生成於後述說明之基準脈衝信號，並供給於行AD變換電路14。
其次，茲就行AD變換電路14的構成進行說明。
行AD變換電路14包含：比較器31、低階位元記憶元件32、進位切換開關電路33、高階位元U/D CNT(Up/Down Counter，遞增/遞減計數器)34、二進制格雷碼變換電路35、存儲動作控制電路36、及低階位元U/D CNT37。
比較器31係比較自DAC17輸入之參考電壓與經由垂直信號線13而讀出之類比信號的電壓(輸入電壓)，而對於低階位元記憶元件32進行基於參考電壓與輸入電壓的大小關係之輸出。比較器31在參考電壓與輸入電壓之大小關係反轉時，會使其輸出反轉。
低階位元記憶元件32於比較器31的輸出反轉之前，會將低階位元格雷碼生成電路18的表示利用格雷碼之計數值的最高階位元之最高階位元信號經由進位切換開關電路33而供給於高階位元U/D CNT34。又，低階位元記憶元件32在比較器31的輸出反轉時，會保持由利用格雷碼之計數所得之計數值的相較於最高階位元更為低階側之低階位元，並將該計數值供給於二進制格雷碼變換電路35。
進位切換開關電路33包含以使來自低階位元記憶元件32 的最高階位元信號或來自高階位元U/D CNT37的最高階位元信號中之任一者供給於高階位元U/D CNT34之方式進行切換之開關。
高階位元U/D CNT34係根據來自進位切換開關電路33的最高階位元信號進行計數，並保持該計數值。格雷碼之最高階位元由於會變得與二進制代碼的最高階位元相同，因此高階位元U/D CNT34會將最高階位元以二進制代碼進行計數。
二進制格雷碼變換電路35係將來自低階位元記憶元件32的利用格雷碼之低階位元的計數值變換為二進制資料，而供給於存儲動作控制電路36。
存儲動作控制電路36係將對應於來自二進制格雷碼變換電路35的二進制資料之脈衝信號供給(存儲)於低階位元U/D CNT37。具體而言，例如存儲動作控制電路36係將來自基準脈衝生成電路19的基準脈衝信號中之對應於來自二進制格雷碼變換電路35之二進制資料的各位元之值之脈衝信號供給於低階位元U/D CNT37。供給於低階位元U/D CNT37之脈衝信號之脈衝數使格雷碼之計數值所變換之二進制資料之值變成相同。
低階位元U/D CNT37係對應於來自存儲動作控制電路36的脈衝信號進行計數，並保持該計數值。亦即，低階位元U/D CNT37會將低階位元以二進制代碼進行計數。
[行AD變換電路的詳細構成例]
此處，茲參照圖2就圖1之行AD變換電路14的詳細構成 例進行說明。另，在圖2之行AD變換電路14中，可省略比較器31的圖示。
在圖2之行AD變換電路14中，低階位元記憶元件32係由n個記憶元件32-0至32-n構成。對記憶元件32-0至32-n分別輸入低階位元格雷碼生成電路18之由利用格雷碼之計數所得之計數值。
於使比較器31的輸出反轉之前，在輸入於記憶元件32-0至32-n之計數值中，在輸入於記憶元件32-n之計數值產生進位之情形下，上述之最高階位元信號係經由進位切換開關電路33而供給於高階位元U/D CNT34。
當比較器31的輸出反轉時，停止自記憶元件32-n朝向高階位元U/D CNT34之最高階位元信號的供給，此時輸入於記憶元件32-0至32-n之計數值係分別保持於記憶元件32-0至32-n中。此時，進位切換開關電路33的開關係自低階位元記憶元件32側切換為低階位元U/D CNT37側。
其後，將分別保持於記憶元件32-0至32-n中之以格雷碼之計數值GC_0至GC_n供給於二進制格雷碼變換電路35。
二進制格雷碼變換電路35係將來自記憶元件32-0至32-n的以格雷碼之計數值GC_0至GC_n變換為二進制資料BIN_0至BIN_n，而供給於存儲動作控制電路36。
圖2之存儲動作控制電路36係由BIN選擇開關SW_0至SW_n及AND閘極36a而構成。
BIN選擇開關SW_0至SW_n係自SW_0依序進行導通/斷開的動作，並將對應於輸入(供給)於BIN選擇開關SW_0至 SW_n之各者之二進制資料BIN_0至BIN_n之值之輸出信號的BIN選擇信號輸入於AND閘極36a。
AND閘極36a係將構成來自基準脈衝生成電路19的基準脈衝信號之脈衝行對應於輸入來自BIN選擇開關SW_0至SW_n的BIN選擇信號之時間點而進行輸出。
[基準脈衝與BIN選擇開關之動作]
此處，茲參照圖3就基準脈衝與BIN選擇開關之動作進行說明。
基準脈衝生成電路19生成之基準脈衝信號在低階位元的位元數為n之情形下，係成為20至2n之各數之包含n個脈衝行之脈衝信號。具體而言，基準脈衝信號係如自圖3上方第1個所示般，成為1、2、4、8、...、2n之包含n個脈衝行之脈衝信號。
又，如自圖3上方第2個以後所示般，BIN選擇開關SW_0至SW-n係自SW_0依序進行導通/斷開的動作。在圖3中，顯示BIN選擇開關SW_0至SW_3的動作，且會使對應於輸入於BIN選擇開關SW_0至SW_3之各者之二進制資料BIN_0至BIN_3之值之BIN選擇信號輸入於AND閘極36a。
另，如圖3所示般，基準脈衝信號之第1個脈衝行(20(=1)脈衝)係與BIN選擇開關SW_0的動作(BIN選擇信號)對應，基準脈衝信號之第2個脈衝行(21(=2)脈衝)係與BIN選擇開關SW_1的動作(BIN選擇信號)對應。同樣地，基準脈衝信號之第3個脈衝行(22=(=4)脈衝)係與BIN選擇開關SW_2的動作(BIN選擇信號)對應，基準脈衝信號之第4個脈衝行 (23(=8)脈衝)係與BIN選擇開關SW_3的動作(BIN選擇信號)對應。如此，基準脈衝信號之第(i+1)個脈衝行(2i脈衝)會與BIN選擇開關SW_i的動作(BIN選擇信號)對應。
亦即，根據AND閘極36a，基準脈衝信號之n個脈衝行會基於對應於二進制資料BIN_0至BIN_n之值之BIN選擇信號的導通或斷開(1或0)而通過或被遮蔽。具體而言，在二進制資料BIN_0至BIN_n的第i位元(BIN_i)之值為1之情形下，基準脈衝之第(i+1)個脈衝行(2i脈衝)會通過，在第i位元(BIN_i)之值為0之情形下，基準脈衝之第(i+1)個脈衝行(2i脈衝)會被遮蔽。藉由AND閘極36a，脈衝行通過或被遮蔽之基準脈衝係作為遮蔽後信號而供給於低階位元U/D CNT37。
[利用BIN選擇信號之基準脈衝的遮蔽之例]
此處，茲參照圖4就利用BIN選擇信號之基準脈衝的遮蔽之例進行說明。
例如，藉由二進制格雷碼變換電路35而變換之二進制資料的低階4位元係設為「1010」(在10進制之值中為「10」)。
在該情形下，由於二進制資料之第1位元與第3位元之值為1(第0位元與第2位元之值為0)，因此對應於輸入於BIN選擇開關SW_0至SW_3之各者之二進制資料BIN_0至BIN_3各者之值「0」、「1」、「0」、「1」，自圖4上方第2個所示之BIN選擇信號會輸入於AND閘極36a。另一方面，自圖4上方第1個所示之基準脈衝會輸入於AND閘極36a。
藉此，藉由AND閘極36a，會使基準脈衝之第1個脈衝行 (20(=1)脈衝)被遮蔽，第2個脈衝行(21(=2)脈衝)通過，第3個脈衝行(22(=4)脈衝)被遮蔽，第4個脈衝行(23(=8)脈衝)被遮蔽。其結果，如自圖4上方第3個所示般，作為遮蔽後信號，係使10脈衝的遮蔽後信號供給於低階位元U/D CNT37。亦即，會供給與藉由二進制格雷碼變換電路35而變換之二進制資料之值相同數之脈衝。
而後，低階位元U/D CNT37會計數作為遮蔽後信號而供給之脈衝，亦即，計數藉由二進制格雷碼變換電路35而變換之二進制資料之值，並保持該計數值。以上述方式，低階位元U/D CNT37會將保持於低階位元記憶元件32之低階位元由二進制代碼進行計數。
另，在低階位元U/D CNT37之計數值中，在產生來自n位元的進位之情形下，最高階位元信號係經由進位切換開關電路33供給於高階位元U/D CNT34。亦即，高階位元U/D CNT34係將低階位元U/D CNT37之最高階位元作為進位數進行計數。
[關於行AD變換電路之動作]
其次，茲參照圖5之時序圖，就行AD變換電路14之動作進行說明。
另，在圖5之例中，係設為於低階位元記憶元件32中保持0位元至3位元(n=3)之計數值者。
首先，在輸入重設高階位元U/D CNT34及低階位元U/D CNT37的計數值之計數值重設信號之後，於時間t11當導通CNT(計數器)啟動信號時，則會開始像素11的每個垂直行 之重設位準(重設成分)之讀出。在圖5之例中，重設位準的讀出期間係作為第1次的AD期間顯示。此時，高階位元U/D CNT34會開始輸入於記憶元件32-0至32-3之以格雷碼之計數值的最高階位元之遞減計數。
於時間t12，當比較器31的輸出(計數停止信號)反轉時，則高階位元U/D CNT34會停止遞減計數，並保持此時的計數值，同時記憶元件32-0至32-3亦會保持此時的計數值。
在第1次的AD期間結束後，當導通存儲動作控制電路啟動信號時，則會開始利用存儲動作控制電路36之保持於記憶元件32-0至32-3中之低階位元的計數值之存儲動作(第1次的GC BIN存儲期間)。此時，二進制格雷碼變換電路35係將來自記憶元件32-0至32-3之利用格雷碼之計數值GC_0至GC_3變換為二進制資料BIN_0至BIN_3，而供給於存儲動作控制電路36。
而後，於時間t13，在存儲動作控制電路36中，會與來自基準脈衝生成電路19的基準脈衝一起，開始輸入對應於於BIN選擇開關SW_0至SW_3之各者之二進制資料BIN_0至BIN_3各者之值(在圖5之例中為「0」、「1」、「0」、「1」)之BIN選擇信號的朝AND閘極36a之輸入。而後，如參照圖4所說明般，藉由AND閘極36a而通過或被遮蔽之基準脈衝若作為遮蔽後信號而供給於低階位元U/D CNT37，則低階位元U/D CNT37會開始作為遮蔽後信號而供給之脈衝的遞減計數。利用低階位元U/D CNT37之遞減計數係進行至時間t14為止。
於時間t14，當斷開存儲動作控制電路啟動信號，而使第1次的GC BIN存儲期間結束時，則低階位元U/D CNT37會停止遞減計數，並保持此時的計數值。
以上述方式，關於重設位準之計數值係由高階位元U/D CNT34及低階位元U/D CNT37予以遞減計數並保持。
其次，於時間t21，當導通CNT啟動信號時，則會開始像素11的每垂直行之信號位準(信號成分)之讀出。在圖5之例中，信號位準之讀出期間係作為第2次的AD期間顯示。此時，高階位元U/D CNT34係自於時間t12予以保持之計數值開始輸入於記憶元件32-0至32-3之利用格雷碼之計數值的最高階位元之遞增計數。另，在記憶元件32-0至32-3中，會消除關於重設位準之計數值。
於時間t22，當比較器31的輸出(計數停止信號)反轉時，則高階位元U/D CNT34會停止遞增計數，並保持此時的計數值，同時記憶元件32-0至32-3亦會保持此時的計數值。
在第2次的AD期間結束後，若導通存儲動作控制電路啟動信號時，則由存儲動作控制電路36進行之保持於記憶元件32-0至32-3中之低階位元的計數值之存儲動作(第2次的GC BIN存儲期間)開始。此時，二進制格雷碼變換電路35係將來自記憶元件32-0至32-3的利用格雷碼之計數值GC_0至GC_3變換為二進制資料BIN_0至BIN_3，而供給於存儲動作控制電路36。
而後，於時間t23，在存儲動作控制電路36中，會與來自基準脈衝生成電路19的基準脈衝一起，開始輸入對應於 BIN選擇開關SW_0至SW_3之各者之二進制資料BIN_0至BIN_3各者之值(在圖5之例中為「1」、「0」、「1」、「1」)之BIN選擇信號之、對AND閘極36a之輸入。而後，如參照圖4所說明般，藉由AND閘極36a而通過或被遮蔽之基準脈衝若作為遮蔽後信號而供給於低階位元U/D CNT37時，則低階位元U/D CNT37自於時間t14予以保持之值起，開始進行作為遮蔽後信號供給而來之脈衝的遞增計數。低階位元U/D CNT37的遞增計數係進行至時間t24為止。
另，於圖5之例中，於時間t23至t24期間，在低階位元U/D CNT37之計數值中，會產生進位，且高階位元U/D CNT34將低階位元U/D CNT37中之最高階位元作為進位數進行遞增計數。
於時間t24，當斷開存儲動作控制電路啟動信號，且第2次的GC BIN存儲期間結束時，則低階位元U/D CNT37停止遞增計數，並保持此時的計數值。
以上述方式，關於信號位準之計數值係由高階位元U/d CNT34及低階位元U/D CNT37予以遞增計數並保持。
亦即，由於將關於重設位準之計數值進行遞減計數而保持，並將關於信號位準之計數值自經保持之計數值進行遞增計數，因此可對每行進行CDS處理。
其後，自高階位元U/D CNT34及低階位元U/D CNT37依序輸入各者之位元值，並輸入所有位元(N位元)之資料。
根據以上動作，由於即便在利用格雷碼將計數值保持於記憶元件中之影像感測器中進行CDS處理之情形下，亦無 須分別設置保持關於重設成分之計數值之記憶元件、及保持關於信號成分之計數值之記憶元件，且亦無須分別設置對求出重設成分與信號成分之差值之減法器傳送各者之成分的計數值之信號線，因此可一方面抑制電路規模並使消耗電力降低。
又，低階位元的存儲動作由於係在重設位準之讀出動作與信號位準之讀出動作之間、及信號位準之讀出動作之後進行，因此無須增大處理時間即可進行CDS處理。
再者，由存儲動作所處理之資料量(位元量)由於僅低階位元被削減，因此可一方面抑制用以傳送之電路規模，並使利用後段的數位信號處理之消耗電力進一步降低。
另，雖為了藉由讀出動作與低階位元的存儲動作，而使高階位元U/D CNT34與低階位元U/D CNT37的動作之時間點不同，而在各者之計數值中包含偏移成分，但由於可藉由CDS處理予以消除，因此最終可獲得正確的計數值。
又，在將2個或在其以上之複數個像素的信號於A/D變換器內部進行加算之構成中，在藉由圖5所示之動作而獲得某個像素的計數值之後，可不必重設該計數值，而在切換所選擇之像素之後，藉由再次進行圖5所示之動作，而由高階位元U/D CNT34與低階位元U/D CNT37進行加算。因此，根據本技術，可在無須追加用以加算之電路之下，實現將2個或其以上的複數個之像素的信號於A/D變換器內部進行加算之構成。
以上，雖就低階位元格雷碼生成電路18之利用格雷碼之 計數值供給於所有像素行(行)之行AD變換電路14之構成進行了說明，但在行數較多之情形下，來自低階位元格雷碼生成電路18的脈衝之傳送負載會增大，而無法傳送高速的脈衝。
是以，以下，茲就對複數行AD變換電路14之每個設置低階位元格雷碼生成電路之構成進行說明。
<2.行數較大之情形的應用例> [固體拍攝裝置的構成例]
圖6係顯示對複數行AD變換電路14之每個設置低階位元格雷碼生成電路之作為固體拍攝裝置的影像感測器(CMOS影像感測器)之構成例。
另，在圖6之影像感測器110中，針對與設置於圖1之影像感測器10上者具備相同的功能之構成，標註以同一名稱及同一符號，而適宜地省略其說明。
亦即，在圖6之影像感測器110中，與圖1之影像感測器10不同處為重新設置時脈切換開關121、時脈緩衝器122-1至122-M及時脈切換開關123-1至123-M，並代替低階位元格雷碼生成電路18而設置低階位元格雷碼生成電路124-1至124-M。
另，以下，在未將時脈緩衝器122-1至122-M、時脈切換開關123-1至123-M及低階位元格雷碼生成電路124-1至124-M各自進行區別之情形下，則僅稱為時脈緩衝器122、時脈切換開關123及低階位元格雷碼生成電路124。又，低階位元格雷碼生成電路124由於具有與圖1之低階位元格雷 碼生成電路18相同之功能，因此省略其說明。
在圖6之影像感測器110中，像素11之像素行的數(行數)相較於圖1之CMOS影像感測器10之像素11之像素行數為充分大。又，在圖6之影像感測器110中，時脈緩衝器122、時脈切換開關123及低階位元格雷碼生成電路124係設置於複數行AD變換電路14之每一個上。
亦即，例如在時脈緩衝器122、時脈切換開關123及低階位元格雷碼生成電路124各自設置於256行之每一個上之情形下，影像感測器110的行數成為256×M行。
時脈切換開關121係用以使來自時脈生成電路16的時脈信號或是來自未圖示之基準脈衝生成電路的基準脈衝信號中之任一者供給於時脈緩衝器122之方式而切換之開關。
時脈緩衝器122為了將來自時脈切換開關121的時脈信號或基準脈衝信號以低偏斜(low-skew)分配於各行的行AD變換電路14上，而設置於例如256等之複數行之每一個上。
時脈切換開關123係用以將藉由時脈緩衝器122而分配之時脈信號傳送至低階位元格雷碼生成電路124或是將基準脈衝信號傳送至存儲動作控制電路36進行切換之開關。
根據以上構成，由於係在256等之複數行之每一行上設置時脈緩衝器122及低階位元格雷碼生成電路124，並將來自時脈生成電路16的時脈信號分配於低階位元格雷碼生成電路124上，因此可獲得與圖1之影像感測器10之效果同等之效果，同時在行數較多之影像感測器中，亦可抑制自低階位元格雷碼生成電路朝各行的行AD變換電路之脈衝的 傳送負載，且可傳送無延遲之高速脈衝。
另，自時脈生成電路16分配於低階位元格雷碼生成電路124各者上之時脈信號由於具有各自不同之遲延，因此低階位元格雷碼生成電路124成為以各自不同之時間點進行動作。因而，雖低階位元格雷碼生成電路124分別進行之利用格雷碼之計數值亦會成為各自不同之值，但時脈信號之延遲由於在每個低階位元格雷碼生成電路124中為一定，因此由該延遲所帶來的影響可藉由CDS處理而消除，最終，可獲得正確的計數值。
[關於基準脈衝的傳送]
然而，即便在圖6所示之影像感測器110中，亦是使低階位元的存儲動作在重設位準之讀出動作與信號位準之讀出動作之間及信號位準之讀出動作之後進行。若將該低階位元的存儲動作進行之期間稱為「低階位元存儲期間」，則在低階位元存儲期間，低階位元格雷碼生成電路124無需進行計數。亦即，在低階位元存儲期間，無需自時脈生成電路16經由時脈緩衝器122而對低階位元格雷碼生成電路124分配時脈信號。
是以，在低階位元存儲期間，係使時脈切換開關121、122切換為基準脈衝信號側。
亦即，在重設位準及信號位準之讀出動作期間，係以使來自時脈生成電路16的時脈信號經由時脈緩衝器122分配於低階位元格雷碼生成電路124之方式，令時脈切換開關121、122切換為時脈信號側。其後，當比較器31的輸出反 轉時，則係於低階位元記憶元件32保持此時之低階位元格雷碼生成電路124的利用格雷碼之計數值。保持於低階位元記憶元件32中之利用格雷碼之計數值係由二進制格雷碼變換電路35變換為二進制資料，而供給於存儲動作控制電路36。
而後，在低階位元存儲期間，係以使基準脈衝信號經由時脈緩衝器122分配於存儲動作控制電路36之方式，令時脈切換開關121、122切換為基準脈衝信號側。藉此，存儲動作控制電路36可基於基準脈衝信號與來自二進制格雷碼變換電路35的二進制資料，而於低階位元U/D CNT37存儲計數值。
以上述方式，在低階位元存儲期間，由於時脈切換開關121、122係自時脈信號側切換為基準脈衝信號側，因此可在無須重新設置基準脈衝信號用的時脈緩衝器之下抑制基準脈衝信號的傳送負載，同時可傳送無延遲之高速的基準脈衝信號。因而，可縮短低階位元存儲期間，進而可縮短CDS處理所需之時間。
然而，在上述之行AD變換電路14的構成中，在輸入於低階位元記憶元件32之計數值產生進位之時，將最高階位元信號供給於高階位元U/D CNT34。但，在該進位之瞬間，比較器31的輸出反轉之情形下，藉由最高階位元信號的波紋，雖不會使低階位元記憶元件32的計數值進位，但會存在由於高階位元U/D CNT34被計數所引起的位元不一致之產生所謂的介穩之顧慮。藉此，存在進行誤計數之可 能性。
是以，以下茲就施加介穩對策之構成進行說明。
<3.施加介穩對策之應用例> [固體拍攝裝置的構成例]
圖7係顯示施加介穩對策之作為固體拍攝裝置之影像感測器(CMOS影像感測器)的構成例。
另，在圖7之影像感測器210中，針對與設置於圖6之影像感測器110上者具備相同的功能之構成，標註以同一名稱及同一符號，而適宜省略其說明。
亦即，在圖7之影像感測器210中，與圖6之影像感測器110不同處是於行AD變換電路14內重新設置介穩對策電路221。
介穩對策電路221係將低階位元格雷碼生成電路18的利用格雷碼之計數作為時脈進行動作，並使來自低階位元記憶元件32的最高階位元信號延遲而供給於高階位元U/D CNT34。
具體而言，介穩對策電路221係基於低階位元格雷碼生成電路18的計數(時脈)而生成暫時遮蔽來自低階位元記憶元件32的最高階位元信號之下降之遮蔽信號。介穩對策電路221係利用遮蔽信號而遮蔽來自低階位元記憶元件32的最高階位元信號之下降。而後，當解除因遮蔽信號之遮蔽時，則介穩對策電路221係將解除遮蔽之後的最高階位元信號供給於高階位元U/D CNT34。
根據以上構成，由於係使來自低階位元記憶元件32的最 高階位元信號延遲而供給於高階位元U/D CNT34，因此可獲得與圖6之影像感測器110之效果同等之效果，同時雖不會使低階位元記憶元件32的計數值進位，但可防止於高階位元U/D CNT34被計數之介穩的產生。
另，上述之介穩對策電路221當然亦可設置於圖1之行AD變換電路14上。
又，於上述之影像感測器中，係作為格雷碼計數器之低階位元格雷碼生成電路18(低階位元格雷碼生成電路124)將予以計數之格雷碼作為時脈信號使用，而將計數值保持於記憶元件中。相對於此，在上述之影像感測器中，亦可代替低階位元格雷碼生成電路18(低階位元格雷碼生成電路124)，而設置相位位移碼等之由利用特定的法則之計數模式予以計數之計數代碼生成電路，而將該計數代碼作為時脈信號使用並將計數值保持於記憶元件中。
即便在此種構成中，亦可獲得與上述之影像感測器之效果同等之效果。
又，以上，基準脈衝信號在低階位元的位元數為n之情形下，雖係以自與最低階位元對應之脈衝行依序排列n個脈衝行之方式構成，但n個脈衝行亦可以其他順序排列。
例如，基準脈衝信號在低階位元的位元數為n之情形下，係以自與高階位元、亦即第n位元對應之脈衝行依序排列n個脈衝行之方式構成。具體而言，基準脈衝信號係如圖8所示般，亦可設為2n、...8、4、2、1之包含n個脈衝行之脈衝信號。另，在該情形下，BIN選擇開關SW_0至 SW_n的動作亦成為與其對應之順序。
又，在應用本技術之影像感測器中，存儲動作控制電路36只要能夠將對應於來自二進制格雷碼變換電路35的二進制資料之脈衝信號供給(存儲)於低階位元U/D CNT37即可，其構成並不限定於圖2所示者，其可設為其他構成。
<4.其他>
再者，本技術亦可應用於具有積層構造之固體拍攝裝置中。
[具有積層構造之固體拍攝裝置的構成例]
圖9係顯示應用本技術之具有積層構造之固體拍攝裝置的構成例。
固體拍攝裝置410係如圖9所示般，具有第1晶片(上晶片)411與第2晶片(下晶片)412的積層構造。該固體拍攝裝置410在以晶圓位準貼合後，以切割擷取作為積層構造的固體拍攝裝置而形成。
在上下雙晶片之積層構造中，第1晶片411係由CMOS影像感測器(CIS：CMOS Image Sensor)晶片、第2晶片412係由包含第1晶片411的控制電路及圖像處理電路之邏輯晶片而構成。焊墊BPD及輸入輸出電路係形成於第2晶片(下晶片)412上，於第1晶片(上晶片)上形成有用以對第2晶片412進行打線接合之開口部OPN。
具有此種雙晶片的積層構造之固體拍攝裝置410具有以下特徵的構成。
(1)進行圖像信號的上下晶片411、412間的信號授受之端緣 部係設為類比系統電路中與數位系統電路為邊界的電路之比較器或Σ△調變器的輸出部。
(2)上下晶片411、412間的連接係通過例如通孔而進行。
(3)第1晶片(上晶片)411係使用CIS(CMOS Image Sensor，CMOS影像感測器)製程。惟，電晶體僅使用高耐壓電晶體(CMOS)，並將配設層數設為像素陣列及其周邊電路的構成所需之最低限的配設層數，而謀求成本的降低。此處，所謂「高耐壓電晶體」係作為閘極絕緣膜之閘極氧化膜的厚度係依據通常的MOS系統電晶體而設定為較厚，而可在較高的電壓中無問題地進行動作之電晶體。另，一般的CIS製程為了控制電路或圖像處理電路等高速邏輯電路，除了高耐壓的電晶體同時亦需要低耐壓LV的高速電晶體。再者，為了高速邏輯電路，需要比像素陣列及周邊電路所需最低限之配設層數多之配設層數。
(4)第2晶片(下晶片)412使用通用邏輯(Logic)製程，而容易進行FAB的變更或開展。
(5)以固體拍攝裝置410所需的電路，特別是在嚴格要求類比特性或雜訊特性(1/f雜訊等)之特性上重要的電路搭載於第1晶片(上晶片)411上。在本實施形態中，至少係像素陣列、垂直解碼器及驅動器等搭載於第1晶片411上。
(6)高速邏輯電路、記憶體、介面(I/F)電路等、及以低電壓進行高速動作之電路係搭載於第2晶片(下晶片)412上。考量電路所要求之特性或規模而決定製程世代或配設層數。對於同一第1晶片(上晶片)411，組合功能或特性、製程不 同的第2晶片(下晶片)412而謀求製品開展。
(7)通孔的配置位置設為晶片端或是墊(PAD)與電路區域之間。
(8)圖像信號配設係於比較器電路的端部以垂直信號線的配設節距進行配置。
(9)控制信號以及電力供給用TCV(接觸用通孔)係主要集中於晶片角部的4處，而削減第1晶片(上晶片)411的信號配設區域。藉由利用第1晶片(上晶片)411的配設層數削減，而使電源線電阻增加，並對於IR-Drop增大之問題，有效地配置TCV，可使用第2晶片(下晶片)412的配設而進行用以實現第1晶片(上晶片)411之電源的雜訊對策或安定供給等之強化。
[電路配置之例]
其後，茲參照圖10，就圖9之具有積層構造之固體拍攝裝置410的電路配置、亦即分別搭載於第1晶片(上晶片)411及第2晶片(下晶片)412上之電路的分類進行說明。
圖10之固體拍攝裝置410具有包含光電變換元件之單位像素(未圖示)以行列狀(矩陣狀)多數2維配置之像素陣列部501。
又，固體拍攝裝置410係包含：垂直驅動電路(列掃描電路)502、垂直解碼器503、行AD變換電路504、参照信號供給部505、水平掃描電路(行掃描電路)506、時間點控制電路507及圖像信號處理部508而構成。
再者，固體拍攝裝置410具有I/F系統電路509。
在圖10之固體拍攝裝置410中，時間點控制電路507係基於主時脈，而生成成為垂直驅動電路502、行AD變換電路504、参照信號供給部505及水平掃描電路506等之動作的基準之時脈信號或控制信號等。
又，驅動控制像素陣列部501的各單位像素之周邊的驅動系統或類比系統、亦即垂直驅動電路502、行AD變換電路504的一部分及参照信號供給部505等係集成於與像素陣列部501相同的第1晶片411上。
另一方面，時間點控制電路507或圖像信號處理部508及行AD變換電路504的其他一部分或水平掃描電路506係集成於第2晶片(半導體基板)412上。
在圖10中，圖中的虛線所包圍之部分係配置於第1晶片(上晶片)411上，除此以外係配置於第2晶片(下晶片)412上。
單位像素雖於此處省略圖示，但具有光電變換元件(例如光電二極體)。又，單位像素除光電變換元件以外，還具有將例如由光電變換元件進行光電變換而得之電荷傳送至FD(浮動擴散)部之傳送電晶體。再者，作為單位像素，可應用除傳送電晶體以外還具有控制FD部的電位之重設電晶體、及輸出對應於FD部的電位之信號之放大電晶體之3個電晶體構成者。或作為單位像素，可利用進而另行具有用以進行像素選擇之選擇電晶體之4個電晶體構成者等。
於像素陣列部501，僅2維配置m列n行份額的單位像素，相對於該m列n行的像素配置對每列配設列控制線，對 每行配設行信號線。列控制線的各一端係連接於與垂直驅動電路502的各列對應之各輸出端。垂直驅動電路502係由移位暫存器等構成，且其係經由列控制線而進行像素陣列部501的列位址或列掃描之控制。
行AD變換電路504係與圖1之行AD變換電路14對應，並具有例如設置於像素陣列部501的每個像素行、亦即每個垂直信號線LSGN上之ADC(Analog digital converter，類比數位轉換器)，且將自像素陣列部501的各單位像素輸出至每行之類比信號變換為N位元的數位信號而進行輸出。
参照信號供給部505作為隨著時間經過而使位準以傾斜狀變化之生成所謂的斜面(RAMP)波形的參考電壓Vref之機構，具有例如DAC(數位-類比變換器)。另，作為生成斜面波形的參考電壓Vref之機構並不限定於DAC。
DAC在利用自時間點控制電路507賦予之控制信號之控制下，係基於自時間點控制電路507賦予之時脈而生成斜面波形的參考電壓Vref而對於行AD變換電路504的ADC進行供給。
水平掃描電路506係由移位暫存器等構成，進行行AD變換電路504之ADC的行位址或行掃描之控制。在該水平掃描電路506之控制下，經ADC之各者予以AD變換之N位元的數位信號係依序讀出至水平信號線LHR，並經由該水平信號線LHR而作為拍攝資料輸出至圖像信號處理部508。
圖像信號處理部508係由對於拍攝資料施加各種信號處理之電路、包含圖像信號處理電路(ISP：Image Signal Processor，影像信號處理器)508a、微處理器508b及記憶體電路508c等而構成。
在具有如以上般之積層構造之固體拍攝裝置中，可就電路規模的限制增加其自由度。
特別是在與行AD變換電路504對應之圖1之行AD變換電路14中，雖由每1行之電路規模的觀點會使電路規模增大，但藉由將本技術應用於具有積層構造之固體拍攝裝置中，可抑制因每1行之電路規模的增大引起之對感測器尺寸之影響。
[應用本技術之電子機器的構成例]
另，本技術並不限定於對固體拍攝裝置之應用。亦即，本技術可應用在數位靜態相機或攝像機等之拍攝裝置、具有拍攝功能之攜帶終端裝置、或對圖像讀取部使用固體拍攝元件之影印機等之於圖像取入部(光電變換部)使用固體拍攝元件之各種電子機器中。固體拍攝裝置既可是作為一個晶片形成之形態，亦可是將拍攝部與信號處理部或光學系統一併封裝之具有拍攝功能之模組狀的形態。
圖11係顯示作為應用本技術之電子機器之拍攝裝置的構成例之方塊圖。
圖11之拍攝裝置600包含：包含透鏡群等之光學部601、採用上述之單位像素50的各構成之固體拍攝裝置(拍攝器件)602、及作為相機信號處理電路之DSP電路603。又，拍攝裝置600亦包含：圖框記憶體604、顯示部605、記錄部606、操作部607及電源部608。DSP電路603、圖框記憶體 604、顯示部605、記錄部606、操作部607及電源部608經由匯流排線609而彼此連接。
光學部601係取入來自被攝物的入射光(像光)而於固體拍攝裝置602的拍攝面上成像。固體拍攝裝置602係將藉由光學部601而在拍攝面上成像之入射光的光量以像素單位變換為電氣信號而作為像素信號輸出。作為該固體拍攝裝置602，其可使用上述之實施形態之影像感測器10等之固體拍攝裝置，亦即將利用特定的法則之計數模式的計數代碼作為時脈信號使用，而將計數值保持於記憶元件中之固體拍攝裝置。
顯示部605包含例如液晶面板或有機EL(Electro Luminescence，電致發光)面板等之面板型顯示裝置，其係顯示由固體拍攝裝置602拍攝之動態圖像或靜止圖像。記錄部606係將由固體拍攝裝置602拍攝之動態圖像或靜止圖像記錄於錄影帶或DVD(Digital Versatile Disk，數位多功能光碟)等之記錄媒體中。
操作部607係在使用者操作下，對拍攝裝置600所具有之各種功能發出操作指令。電源部608係將成為DSP電路603、圖框記憶體604、顯示部605、記錄部606及操作部607的動作電源之各種電源對於該等供給對象適宜地進行供給。
如上述般，作為固體拍攝裝置602，由於藉由使用例如上述之實施形態之影像感測器10，可無需分別設置保持關於重設成分之計數值之記憶元件與保持關於信號成分之計 數值之記憶元件，且，亦無需分別設置對求得重設成分與信號成分之差值之減法器傳送各者之成分的計數值之信號線，因此可一方面抑制電路規模並使消耗電力降低。因而，在攝像機或數位靜態相機、甚至行動電話機等之對於移動機器之相機模組等之拍攝裝置600中，可謀求小型化、省電力化。
又，在上述之實施形態中，係舉應用於將對應於可見光的光量之信號電荷作為物理量進行檢測之單位像素以行列狀配置而成之CMOS影像感測器中之情形為例進行說明。然而，本技術並不限定於對CMOS影像感測器之應用，其可應用於對於像素陣列部的每個像素行配置行處理部而成之行方式的所有固體拍攝元件。
又，本技術並不限定於應用在檢測可見光的入射光量之分佈而作為圖像進行拍攝之固體拍攝元件，其可應用於對於將紅外線或X線或是粒子等之入射量的分佈作為圖像進行拍攝之固體拍攝元件、或廣義而言係檢測壓力或靜電容量等其他物理量的分佈而作為圖像進行拍攝之指紋檢測感測器等之所有固體拍攝裝置(物理量分佈檢測裝置)。
另，本技術之實施形態並不限定於上述之實施形態，在未脫離本技術之要旨之範圍內可進行各種變更。
再者，本技術可採取如以下之構成。
(1)本發明之A/D變換器，其包含：比較部，其比較電壓值隨時間變化之斜面波形的參考電壓與輸入電壓； 記憶保持部，其基於前述比較部的輸出信號，而保持特定計數模式之計數值；變換部，其將保持於前述記憶保持部之前述計數模式下之前述計數值變換為二進制資料；及供給部，其將對應於經前述變換部變換之前述二進制資料之脈衝信號供給於第1計數器。
(2)如(1)記載之A/D變換器，其中前述記憶保持部於前述比較部的輸出信號反轉之前，將表示前述計數模式下之計數值的最高階位元之最高階位元信號供給於第2計數器，並保持前述比較部的輸出信號反轉時之、比前述計數模式下之計數值的前述最高階位元更為低階側的低階位元。
(3)如(2)記載之A/D變換器，其中前述變換部將前述計數模式下之計數值的低階位元變換為前述二進制資料；前述供給部將成為基準之脈衝信號即基準信號中之對應於前述二進制資料的各位元之值之脈衝信號供給於前述第1計數器。
(4)如(3)記載之A/D變換器，其中在前述低階位元的位元數為n之情形時，前述基準信號成為20至2n之各數之包含n個脈衝行之脈衝信號；前述供給部將前述基準信號中之與在前述二進制資料中其值成為1之0至n的各位元對應之前述脈衝行供給於前述第1計數器。
(5)如(3)或(4)記載之A/D變換器，其中前述第2計數器將前述第1計數器之計數值的最高階位元作為進位數進行計 數。
(6)如(2)至(5)中任一者記載之A/D變換器，其中進而包含防止供給於前述第2計數器之前述最高階位元信號的位元不一致之位元不一致防止部。
(7)如(1)至(6)記載之A/D變換器，其中前述計數模式係格雷碼。
(8)如(1)至(6)記載之A/D變換器，其中前述計數模式係相位位移碼。
(9)本發明之固體拍攝裝置，其包含：以行列狀排列有進行光電變換之複數個像素之像素陣列；及對前述像素的每1行或每複數行設置、將自每行的前述像素輸出之類比信號變換為數位信號之A/D變換器；前述A/D變換器包含：比較部，其比較電壓值隨時間變化之斜面波形的參考電壓與前述類比信號的輸入電壓；記憶保持部，其基於前述比較部的輸出信號，而保持特定計數模式之計數值；變換部，其將保持於前述記憶保持部之前述計數模式下之前述計數值變換為二進制資料；及供給部，其將對應於經前述變換部變換之前述二進制資料之脈衝信號供給於第1計數器。
(10)如(9)記載之固體拍攝裝置，其中前述記憶保持部於前述比較部的輸出信號反轉之前，將 表示前述計數模式下之計數值的最高階位元之最高階位元信號供給於第2計數器，並保持前述比較部的輸出信號反轉時之、比前述計數模式下之計數值的前述最高階位元更為低階側的低階位元。
(11)如(10)記載之固體拍攝裝置，其中前述變換部將前述計數模式下之計數值的低階位元變換為前述二進制資料；前述供給部將成為基準之脈衝信號即基準信號中之對應前述二進制資料的各位元之值之脈衝信號供給於前述第1計數器。
(12)如(11)記載之固體拍攝裝置，其中在前述低階位元的位元數為n之情形時，前述基準信號成為20至2n之各數之包含n個脈衝行之脈衝信號；前述供給部將前述基準信號中之與在前述二進制資料中其值成為1之0至n的各位元對應之前述脈衝行供給於前述第1計數器。
(13)如(11)或(12)記載之固體拍攝裝置，其中前述第2計數器將前述第1計數器之計數值的最高階位元作為進位數進行計數。
(14)如(9)至(13)中任一項記載之固體拍攝裝置，其中進而包含：生成時脈信號之時脈生成部；及基於前述時脈信號，將前述計數模式下之計數值輸入於前述記憶保持部之輸入部。
(15)如(14)記載之固體拍攝裝置，其中前述輸入部對複數個前述A/D變換器之每一者設置；於複數個前述A/D變換器之每一者包含時脈緩衝器，其用以將前述時脈信號傳送至對複數個前述A/D變換器之每一者設置之前述輸入部；前述時脈緩衝器在前述比較部的輸出信號反轉後，將前述基準信號傳送至前述供給部。
(16)如(10)至(15)中任一項記載之固體拍攝裝置，其中進而包含防止供給於前述第2計數器之前述最高階位元信號的位元不一致之位元不一致防止部。
(17)如(9)至(16)記載之固體拍攝裝置，其中前述計數模式係格雷碼。
(18)如(9)至(16)記載之固體拍攝裝置，其中前述計數模式係相位位移碼。
(19)本發明之驅動方法，其係固體拍攝元件之驅動方法，該固體拍攝元件包含：以行列狀排列有進行光電變換之複數個像素之像素陣列；及對前述像素的每1行或每複數行設置、將自每行之前述像素輸出之類比信號變換為數位信號之A/D變換器；且前述A/D變換器包含：比較步驟，其比較電壓值隨時間變化之斜面波形的參考電壓與前述類比信號的輸入電壓；記憶保持步驟，其基於前述比較部的輸出信號，而保持 特定計數模式之計數值；變換步驟，其將保持於前述記憶保持部之前述計數模式下之前述計數值變換為二進制資料；及供給步驟，其將對應於經前述變換部變換之前述二進制資料之脈衝信號供給於計數器。
(20)本發明之電子機器，其包含固體拍攝裝置；且該固體拍攝裝置包含：以行列狀排列有進行光電變換之複數個像素之像素陣列；及對前述像素的每1行或每複數行設置、將自每行之前述像素輸出之類比信號變換為數位信號之A/D變換器；前述A/D變換器包含：比較部，其比較電壓值隨時間變化之斜面波形的參考電壓與前述類比信號的輸入電壓；記憶保持部，其基於前述比較部的輸出信號，而保持特定計數模式之計數值；變換部，其將保持於前述記憶保持部之前述計數模式下之前述計數值變換為二進制資料；及供給部，其將對應於經前述變換部變換之前述二進制資料之脈衝信號供給於計數器。
10‧‧‧影像感測器
11‧‧‧像素
12‧‧‧像素陣列部
13‧‧‧垂直信號線
14‧‧‧行AD變換電路
15‧‧‧輸出緩衝器
16‧‧‧時脈生成電路
17‧‧‧DAC
18‧‧‧低階位元格雷碼生成電路
19‧‧‧基準脈衝生成電路
31‧‧‧比較器
32‧‧‧低階位元記憶元件
33‧‧‧進位切換開關電路
34‧‧‧高階位元U/D CNT
35‧‧‧二進制格雷碼變換電路
36‧‧‧存儲動作控制電路
37‧‧‧低階位元U/D CNT
圖1係顯示應用本技術之固體拍攝裝置的一實施形態之構成例之圖。
圖2係顯示行AD變換電路的詳細構成例之圖。
圖3係就基準脈衝與BIN選擇開關之動作進行說明之圖。
圖4係就利用BIN選擇信號之基準脈衝的屏蔽之例進行說明之圖。
圖5係說明行AD變換電路的動作之時序圖。
圖6係顯示固體拍攝裝置的其他功能構成例之方塊圖。
圖7係顯示固體拍攝裝置的進而其他功能構成例之方塊圖。
圖8係就基準脈衝的其他例進行說明之圖。
圖9係顯示具有積層構造之固體拍攝裝置的構成例之圖。
圖10係就具有積層構造之固體拍攝裝置的電路配置進行說明之圖。
圖11係顯示應用本技術之電子機器的一實施形態之構成例之圖。
10‧‧‧影像感測器
11‧‧‧像素
12‧‧‧像素陣列部
13‧‧‧垂直信號線
14‧‧‧行AD變換電路
15‧‧‧輸出緩衝器
16‧‧‧時脈生成電路
17‧‧‧DAC
18‧‧‧低階位元格雷碼生成電路
19‧‧‧基準脈衝生成電路
31‧‧‧比較器
32‧‧‧低階位元記憶元件
33‧‧‧進位切換開關電路
34‧‧‧高階位元U/D CNT
35‧‧‧二進制格雷碼變換電路
36‧‧‧存儲動作控制電路
37‧‧‧低階位元U/D CNT

Claims (19)

  1. 一種A/D變換器，其包含：比較部，其比較電壓值隨時間變化之斜面波形的參考電壓與輸入電壓；記憶保持部，其基於前述比較部的輸出信號，而保持特定計數模式之計數值；變換部，其將保持於前述記憶保持部之前述計數模式下之前述計數值變換為二進制資料；及供給部，其將對應於經前述變換部變換之前述二進制資料之脈衝信號供給於第1計數器；其中前述記憶保持部於前述比較部的輸出信號反轉之前，將表示前述計數模式下之計數值的最高階位元之最高階位元信號供給於第2計數器，並保持前述比較部的輸出信號反轉時之相較於前述計數模式下之計數值的前述最高階位元為低階側的低階位元。
  2. 如請求項1之A/D變換器，其中前述變換部將前述計數模式下之計數值的低階位元變換為前述二進制資料；前述供給部將成為基準之脈衝信號即基準信號中之對應於前述二進制資料的各位元之值之脈衝信號供給於前述第1計數器。
  3. 如請求項2之A/D變換器，其中在前述低階位元的位元數為n之情形時，前述基準信號成為20至2n之各數之包含n個脈衝行之脈衝信號； 前述供給部將前述基準信號中之與在前述二進制資料中其值成為1之0至n的各位元對應之前述脈衝行供給於前述第1計數器。
  4. 如請求項2之A/D變換器，其中前述第2計數器將前述第1計數器之計數值的最高階位元作為進位數進行計數。
  5. 如請求項1之A/D變換器，其中進而包含防止供給於前述第2計數器之前述最高階位元信號的位元不一致之位元不一致防止部。
  6. 如請求項1之A/D變換器，其中前述計數模式係格雷碼。
  7. 如請求項1之A/D變換器，其中前述計數模式係相位位移碼。
  8. 一種固體拍攝裝置，其包含：以行列狀排列有進行光電變換之複數個像素之像素陣列；及對前述像素的每1行或每複數行設置、將自每行的前述像素輸出之類比信號變換為數位信號之A/D變換器；前述A/D變換器包含：比較部，其比較電壓值隨時間變化之斜面波形的參考電壓與前述類比信號的輸入電壓；記憶保持部，其基於前述比較部的輸出信號，而保持特定計數模式之計數值；變換部，其將保持於前述記憶保持部之前述計數模式下之前述計數值變換為二進制資料；及供給部，其將對應於經前述變換部變換之前述二進 制資料之脈衝信號供給於第1計數器；其中前述記憶保持部於前述比較部的輸出信號反轉之前，將表示前述計數模式下之計數值的最高階位元之最高階位元信號供給於第2計數器，並保持前述比較部的輸出信號反轉時之相較於前述計數模式下之計數值的前述最高階位元為低階側的低階位元。
  9. 如請求項8之固體拍攝裝置，其中前述變換部將前述計數模式下之計數值的低階位元變換為前述二進制資料；前述供給部將成為基準之脈衝信號即基準信號中之對應前述二進制資料的各位元之值之脈衝信號供給於前述第1計數器。
  10. 如請求項9之固體拍攝裝置，其中在前述低階位元的位元數為n之情形時，前述基準信號成為20至2n之各數之包含n個脈衝行之脈衝信號；前述供給部將前述基準信號中之與在前述二進制資料中其值成為1之0至n的各位元對應之前述脈衝行供給於前述第1計數器。
  11. 如請求項9之固體拍攝裝置，其中前述第2計數器將前述第1計數器之計數值的最高階位元作為進位數進行計數。
  12. 如請求項8之固體拍攝裝置，其中進而包含防止供給於前述第2計數器之前述最高階位元信號的位元不一致之位元不一致防止部。
  13. 如請求項8之固體拍攝裝置，其中前述計數模式係格雷碼。
  14. 如請求項8之固體拍攝裝置，其中前述計數模式係相位位移碼。
  15. 一種固體拍攝裝置，其包含：以行列狀排列有進行光電變換之複數個像素之像素陣列；及對前述像素的每1行或每複數行設置、將自每行的前述像素輸出之類比信號變換為數位信號之A/D變換器；前述A/D變換器包含：比較部，其比較電壓值隨時間變化之斜面波形的參考電壓與前述類比信號的輸入電壓；記憶保持部，其基於前述比較部的輸出信號，而保持特定計數模式之計數值；變換部，其將保持於前述記憶保持部之前述計數模式下之前述計數值變換為二進制資料；及供給部，其將對應於經前述變換部變換之前述二進制資料之脈衝信號供給於第1計數器；該固體拍攝裝置進而包含：生成時脈信號之時脈生成部；及基於前述時脈信號，將前述計數模式下之計數值輸入於前述記憶保持部之輸入部。
  16. 如請求項15之固體拍攝裝置，其中前述輸入部對複數個前述A/D變換器之每一者設置； 於複數個前述A/D變換器之每一者包含時脈緩衝器，其用以將前述時脈信號傳送至對複數個前述A/D變換器之每一者設置之前述輸入部；前述時脈緩衝器在前述比較部的輸出信號反轉後，將前述基準信號傳送至前述供給部。
  17. 一種驅動方法，其係固體拍攝元件之驅動方法，該固體拍攝元件包含：以行列狀排列有進行光電變換之複數個像素之像素陣列；及對前述像素的每1行或每複數行設置、將自每行之前述像素輸出之類比信號變換為數位信號之A/D變換器；且前述A/D變換器包含：比較步驟，其比較電壓值隨時間變化之斜面波形的參考電壓與前述類比信號的輸入電壓；記憶保持步驟，其基於前述比較部的輸出信號，而保持特定計數模式之計數值；變換步驟，其將保持於前述記憶保持部之前述計數模式下之前述計數值變換為二進制資料；及供給步驟，其將對應於經前述變換部變換之前述二進制資料之脈衝信號供給於計數器；其中前述記憶保持步驟於前述比較步驟的輸出信號反轉之前，將表示前述計數模式下之計數值的最高階位元之最高階位元信號供給於第2計數器，並保持前述比較步驟的輸出信號反轉時之比前述計數模式下之計數 值的前述最高階位元更為低階側的低階位元。
  18. 一種A/D變換器，其包含：比較器電路，其比較電壓值隨時間變化之斜面波形的參考電壓與輸入電壓；記憶體，其基於前述比較器電路的輸出信號，而保持特定計數模式之計數值；及變換電路，其將保持於前述記憶體之前述計數值變換為二進制資料；其中與由前述變換電路變換而獲得之前述二進制資料對應之脈衝信號被供給至第1計數器；且前述記憶體於前述比較器電路的輸出信號反轉之前，供給表示前述計數模式下之計數值的最高階位元之最高階位元信號，並保持前述比較器電路的輸出信號反轉時之相較於前述計數模式下之計數值的前述最高階位元為低階側的低階位元。
  19. 一種包含固體拍攝裝置之電子機器，該固體拍攝裝置係如請求項8至16之任一固體拍攝裝置。
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