JP5162946B2 - データ転送回路、固体撮像素子、およびカメラシステム - Google Patents

Description

本発明は、データ転送回路、ＣＭＯＳイメージセンサに代表される固体撮像素子、およびカメラシステムに関し、特に列並列型アナログーデジタル変換装置を備えた固体撮像素子およびカメラシステムに関するするものである。

列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１により提案されている。

図１は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。

この固体撮像素子１は、撮像部としての画素アレイ部２、行走査回路３、列走査回路４、タイミング制御回路５、ＡＤＣ群６、デジタル−アナログ変換装置（以下、DAC (Digital - Analog converter)と略す）７、カウンタ８、および減算回路９を有する。

画素アレイ部２は、フォトダイオードと画素内アンプとを含む単位画素２１がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子１においては、画素アレイ部２の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路５、行アドレスや行走査を制御する行走査回路３、そして列アドレスや列走査を制御する列走査回路４が配置される。

ＡＤＣ群６は、ＤＡＣ７により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線H0、H1…毎に単位画素２１から列線V0、V1…を経由し得られるアナログ信号とを比較する比較器６１と、比較時間をカウントするカウンタ８のカウント結果を保持するメモリ装置６２とからなるＡＤＣが複数配列されている。
ＡＤＣ６は、ｎビットデジタル信号変換機能を有し、各列線V0、V1…毎に配置され、列並列ＡＤＣブロック６３が構成される。
各メモリ装置６２の出力は、２ｎビット幅の水平転送線６４に接続されている。
そして、それぞれの水平転送線６４に対応した２ｎ個のセンス回路、減算回路９および出力回路が配置される。

ここで、固体撮像素子（ＣＭＯＳイメージセンサ）１の動作を、図２のタイミングチャートと図１のブロック図とに関連付けて説明する。

任意の行Hxの単位画素２１から列線V0、V1…への１回目の読み出しが安定した後、ＤＡＣ７により比較器６１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器６１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ８で１回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６１の出力は反転し、同時にメモリ装置６２に比較期間に応じたカウントが保持される。この１回目の読み出し時は、単位画素２１のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素２１毎にばらつく雑音がオフセットとして含まれている。
しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。
したがって、１回目のリセット成分ΔV読み出し時には、ランプ波形（RAMP）電圧を調整することにより比較期間を短くすることが可能である。この例では７ビット分のカウント期間（１２８クロック）でΔVの比較を行っている。

２回目の読み出しは、リセット成分ΔVに加え単位画素２１毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。
すなわち、任意の行Hxの単位画素２１から列線V0、V1…への２回目の読み出しが安定した後、ＤＡＣ７により比較器６１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器６１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ８で２回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６１の出力は反転し、同時にメモリ装置６２内に比較期間に応じたカウントが保持される。
この時、１回目のカウントと２回目のカウントとでは、メモリ装置６２内の異なった場所に保持される。
以上のＡＤ変換期間終了後、列走査回路４により、メモリ装置６２に保持された１回目と２回目のそれぞれｎビットのデジタル信号が２ｎ本の水平転送線６４を経て、センス回路、順次減算回路９で、（２回目の信号）−（１回目の信号）がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)

しかしながら、上述したような固体撮像素子（ＣＭＯＳイメージセンサ）では、メモリ装置６２内に保持されるデジタル値は、入力レベルに依り、随時変化する。
また、水平転送線は、非常に長く、たとえば７ｍｍ程度の長さが有り、寄生容量や、寄生抵抗等に依り、センス回路に近い側と遠い側で検知時間にバラツキが発生する。
しかし、既定値では無いデジタル値を、水平転送線を介してセンス回路で読み取る場合、正確に読み取れているかを判定できないという不利益がある。

本発明は、データ検出回路への転送線上の転送ミスをテストすることができ、転送線およびデータ検出回路の不良を検知することが可能なデータ転送回路、固体撮像素子、およびカメラシステムを提供することにある。

本発明の第１の観点のデータ転送回路は、デジタルデータを転送する少なくとも一つのデータ転送線と、前記転送線に接続された少なくとも一つのデータ検出回路と、入力レベルに対応したデジタル値を保持し、前記デジタル値を前記転送線に転送する並列に配置された複数の保持回路と、前記複数の保持回路を選択する走査回路と、前記転送線に接続され、既定のデジタル値を発生する複数のテストパタン発生回路と、前記テストパタン発生回路を選択する複数のテスト列走査回路と、前記走査回路と、前記テスト列走査回路のスタートをコントロールするスタートパルス選択回路と、を有し、前記複数のテストパタン発生回路は、前記複数の保持回路の配置領域の少なくとも両端側に配置され、前記スタートパルス選択回路は、前記テスト列走査回路を介して前記テストパタン発生回路を活性化することにより、前記転送線に既定のデジタル値を転送させる機能を有し、前記テスト列走査回路のスタートは、テストスタートパルスを供給することで活性化させ、その後、両端を往復する形で隣り合うテスト列走査回路を順次選択させ、当該テスト時には、前記走査回路へのスタートパルスの供給を停止し、走査回路を非活性状態とする。

本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された撮像部と、デジタルデータを転送する少なくとも一つのデータ転送線と、前記転送線に接続された少なくとも一つのデータ検出回路と、前記撮像部の列線を通して読み出されるアナログ入力レベルに対応したデジタル値を保持し、前記デジタル値を前記転送線に転送する並列に配置された複数の保持回路と、前記複数の保持回路を選択する走査回路と、前記転送線に接続され、既定のデジタル値を発生する複数のテストパタン発生回路と、前記テストパタン発生回路を選択する複数のテスト列走査回路と、前記走査回路と、前記テスト列走査回路のスタートをコントロールするスタートパルス選択回路と、を有し、前記複数のテストパタン発生回路は、前記複数の保持回路の配置領域の少なくとも両端側に配置され、前記スタートパルス選択回路は、前記テスト列走査回路を介して前記テストパタン発生回路を活性化することにより、前記転送線に既定のデジタル値を転送させる機能を有し、前記テスト列走査回路のスタートは、テストスタートパルスを供給することで活性化させ、その後、両端を往復する形で隣り合うテスト列走査回路を順次選択させ、当該テスト時には、前記走査回路へのスタートパルスの供給を停止し、走査回路を非活性状態とする。

好適には、前記テストパタン発生回路は、前記複数の保持回路の配置領域の少なくとも一端側に配置されている。

好適には、複数の前記テストパタン発生回路を有し、前記複数のテストパタン発生回路は、前記複数の保持回路の配置領域の両端側に配置されている。

好適には、前記複数の保持回路は、並列に配置され、前記転送線は、前記保持回路の並列配置方向に配線され、当該方向に配置された前記データ検出回路に接続されている。

好適には、前記複数の保持回路は、並列に配置され、前記転送線は、前記保持回路の並列配置方向に直交する方向に配線され、当該直交する方向に配置された前記データ検出回路に接続されている。

好適には、前記テストパタン回路には、上記複数の保持回路の配置領域内に配置されているテストパタン回路を含む。

本発明の第３の観点のカメラシステムは、固体撮像素子と、前記撮像素子に被写体像を結像する光学系と、前記撮像素子の出力画像信号を処理する信号処理回路と、を有し、前記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された撮像部と、デジタルデータを転送する少なくとも一つのデータ転送線と、前記転送線に接続された少なくとも一つのデータ検出回路と、前記撮像部の列線を通して読み出されるアナログ入力レベルに対応したデジタル値を保持し、前記デジタル値を前記転送線に転送する並列に配置された複数の保持回路と、前記複数の保持回路を選択する走査回路と、前記転送線に接続され、既定のデジタル値を発生する複数のテストパタン発生回路と、前記テストパタン発生回路を選択する複数のテスト列走査回路と、前記走査回路と、前記テスト列走査回路のスタートをコントロールするスタートパルス選択回路と、を有し、前記複数のテストパタン発生回路は、前記複数の保持回路の配置領域の少なくとも両端側に配置され、前記スタートパルス選択回路は、前記テスト列走査回路を介して前記テストパタン発生回路を活性化することにより、前記転送線に既定のデジタル値を転送させる機能を有し、前記テスト列走査回路のスタートは、テストスタートパルスを供給することで活性化させ、その後、両端を往復する形で隣り合うテスト列走査回路を順次選択させ、当該テスト時には、前記走査回路へのスタートパルスの供給を停止し、走査回路を非活性状態とする。

本発明によれば、たとえばデジタル値を転送する転送線上に、既定のパタンを出力するテストパタン発生回路が追加されており、データ検出回路の転送線上の転送ミスがテストされる。

本発明によれば、データ検出回路の転送線上の転送ミスをテストすることができる。
よって、転送線およびデータ検出回路の不良を検知することができる

以下、本発明の実施の形態を図面に関連付けて説明する。

図３は、本発明の一実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。図４は、図３のＡＤＣ、固体撮像素子の水平転送系、転送テスト系のより具体的な構成例を示す図である。

この固体撮像素子１０は、撮像部としての画素アレイ部１１、行走査回路１２、列走査回路１３、タイミング制御回路１４、ＡＤＣ群１５、ＤＡＣ１６、テストパタン発生回路１７Ｌ,１７Ｒ、テスト列走査回路１８Ｌ,１８Ｒ、スタートパルス選択回路１９、およびデータ検出回路としてのセンスアンプ（Ｓ／Ａ）回路２０を有する。

画素アレイ部１１は、フォトダイオードと画素内アンプとを含む単位画素１１１がＭ行Ｎ列のマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子１０においては、画素アレイ部１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４、行アドレスや行走査を制御する行走査回路１２、そして列アドレスや列走査を制御する列走査回路１３が配置される。

ＡＤＣ群１５は、ＤＡＣ１６により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線H0、H1…毎に単位画素２１から列線V0、V1…を経由し得られるアナログ信号とを比較する画素配列の各列に対応して設けられた（ｎ＋１）個の比較器１５１と、比較器１５１の出力を受けてアップダウンカウントを行う非同期アップ／ダウンカウンタ（カウンタラッチ）１５２とからなるＡＤＣ１５Ａが画素配列の各列に対応して各列線V0、V1…毎に配置され、列並列ＡＤＣブロック１５３が構成される。
各カウンタラッチ１５２の出力は、例えばｌ＋１ビット幅の転送線１５４に接続されている。この転送線１５４には、テストパタン発生回路１７Ｌ，１７Ｒの出力、並びに、センスアンプ回路２０の入力に接続されている。

保持回路としての機能を有するカウンタラッチ１５２は、初期時にはダウンカウント状態に有り、リセットカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、ダウンカウント動作を停止し、カウント値を保持する。
カウンタラッチ１５２は、その後、アップカウント状態にし、入射光量に対応したデータカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、比較期間に応じたカウント値を保持する。
カウンタラッチ１５２に保持されたカウンタ値は、列走査回路１３により走査され、デジタル信号として、転送線１５４を経てセンスアンプ回路２０に入力される。

列走査回路１３−０は、スタートパルス選択回路１９からスタートパルスＳＴＲＴが供給されることで、活性化される。
その後、隣り合う列走査回路１３−１〜１３−ｎが順次選択されて行く。

テストパタン発生回路１７Ｌ,１７Ｒは、既定のパタンを発生するパタン発生回路を有し、転送線１５４のテスト時に、順次テストパタンを供給する。
このテストパタン発生回路１７Ｌ，１７Ｒは、データをラッチするカウンタラッチ１５２群、すなわち、列並列ＡＤＣブロック１５３の両端側（図３及び図４では左右両端側）に配置されている。
また、テストパタン発生回路１７Ｌ,１７Ｒは、テスト列走査回路１８Ｌ、１８Ｒにより順次コントロールされる。
また、テスト列走査回路１８Ｌのスタートは、スタートパルス選択回路１９からテストスタートパルスＴＳＴＲＴが供給されることで活性化される。その後、両端を往復する形で隣り合うテスト列走査回路が順次選択されて行く。このとき、列走査回路１３へのスタートパルスＳＴＲＴの供給は停止され、列走査回路１３は非活性状態に有る。
ここで、テストパタン発生回路１７Ｌ,１７Ｒの既定パタンは、たとえば、一種のＲＯＭを備え、たとえばＭＡＳＫＲＯＭとして、メタルパタンの変更等で、既定パタンを変更できるようになっている。
または、ＥＥＰＲＯＭ、レジスタとして、外部から書き換え可能な構成にすることもできる。

ここで、図３のＡＤＣ、固体撮像素子の水平転送系、転送テスト系のより具体的な構成例について図４に関連付けて説明する。
また、図５は、図４の回路の通常水平転送およびテスト水平転送時のタイミングチャートを示す図である。

カウンタラッチ１５２は、たとえば図４に示すように、カウンタＣＮＴ／ラッチＬＴＣ／ドライブＤＲＶトランジスタ（Ｔｒ）が、１ビット分（１０bit、１２bit等）並んで構成される。そして、ＡＤＣ１５Ａとして（ｎ＋１）列並んで配置される。
通常の水平転送時は、列走査回路１３−０〜１３−ｎによって、選択線ＳＥＬ０〜ＳＥＬｎを通して特定の行が順次選択される。このとき、テスト列走査回路１８Ｌ,１８Ｒは、選択されない。
列走査回路１３−０〜１３−ｎは、スタートパルス選択回路１９により、スタート位置が選ばれ、シフトレジスタ等で構成されることにより、順次選択される。

選択された列のドライブトランジスタＴｒの情報（１or０）の情報は、データ検出回路であるセンスアンプ回路２０−０〜２０−Ｉによって読み出され、出力される。

テスト水平転送時は、テスト列走査回路１８Ｌ,１８Ｒによって、特定のテスト行が順次選択される。このとき、列走査回路１３−０〜１３−ｎは、選択されない。
テスト列走査回路１８Ｌ,１８Ｒは、スタートパルス選択回路１９により、スタート位置が選ばれ、シフトレジスタ等で構成されることにより、順次選択される。
また、ｍ列のテスト列走査回路１８Ｒは、ｎ列の列走査回路より、少ないため循環走査させている。ｍ列まで行ったら、１列に戻る。
選択された列のテストパタンドライブＴＰＤＲＶＴｒの情報（１or０）の情報は、データ検出回路であるセンスアンプ回路２０−０〜２０−ｎよって読み出され、出力される。

図６は、本実施形態に係るカウンタラッチ回路内のテストパタンドライブTrの具体例を示す回路図である。
ドライブトランジスタＤＲＶＴｒは、図６に示すように、所定電位と転送線１５４との間に直列に接続された、たとえばｎチャネルＭＯＳ（ＮＭＯＳ）からなるセレクトトランジスタＮ１と、ＮＭＯＳからなるデータトランジスタＮ２により構成されている。そして、セレクトトランジスタＮ１のゲートが列走査回路１３（−０〜ｎ）により駆動される選択線ＳＥＬに接続され、データトランジスタＮ２のゲートがラッチＬＴＣの出力に接続されている。

列走査回路１３の出力により駆動されるＳＥＬにより、転送線（S/Aバス）１５４に接続され、ラッチデータにより決まるトランジスタＮ２の状態をデータ検出回路であるセンスアンプ回路２０（−０〜ｎ）から読み出す。
ラッチデータが１のときは、電流パスができ、電流が流れる。また、ラッチデータが０のときは電流パスが遮断され電流が流れない。

図７は、本実施形態に係るテストパタン発生回路内のテストパタンドライブＴｒをＭＡＳＫＲＯＭで構成した場合の具体例を示す回路図である。

テストパタンドライブトランジスタＴＳＤＲＶＴｒはＮＭＯＳからなるセレクトトランジスタＮ１１と、ＮＭＯＳからなるデータトランジスタＮ１２，Ｎ２２，Ｎ３２により構成されている。
セレクトトランジスタＮ１１のドレインが転送線（S/Aバス）１５４に接続され、ソースがデータトランジスタＮ１２，Ｎ２２，Ｎ３２のドレインに接続され、データトランジスタＮ１２，Ｎ２２，Ｎ３２のソースが所定電位に接続されている。そして、セレクトトランジスタＮ１１のゲートがテスト選択線ＴＳＥＬに接続され、データトランジスタＮ１２，Ｎ２２，Ｎ３２のゲートがそれぞれＭＡＳＫＲＯＭ部１７１の対応するデータ出力に接続されている。

この場合、テスト列走査回路１８Ｌ、１８Ｒの出力により駆動されるＴＳＥＬにより、転送線（S/Aバス）１５４に接続され、ＰＡＴｉ信号により指定されたデータトランジスタにより決まる状態を、データ検出回路であるセンスアンプ回路２０（−０〜ｎ）から読み出す。
データトランジスタは、ＭＡＳＫＲＯＭ部１７１で特定の状態（１ｏｒ０）が決められており、複数のパタンを出力するため、ＰＡＴｉ信号で選択される複数のトランジスタを有する。
たとえば、０を出力したい場合は、ＭＡＳＫＲＯＭ部１７１は、GNDに接続されている。
また、１を出力したい場合は、ＭＡＳＫＲＯＭ部１７１は、ＰＡＴｉ信号線に接続されている。
さらに、ＰＡＴｉ信号は、同時にハイ（H）に成ることは無いので、データトランジスタ内で１や０が複数混在しても、選択されたＰＡＴｉ信号のデータトランジスタのみが有効に成る。
また、前述したように、データトランジスタの状態は、ＭＡＳＫＲＯＭ以外で決めることも可能で、たとえばレジスタや、ＥＥＰＲＯＭ等のメモリで構成することも可能である。

図８は、本実施形態に係るセンスアンプ回路の具体例を示す回路図である。
このセンスアンプ回路２０は、ｐチャネルＭＯＳ（ＰＭＯＳ）からなるトランジスタＰ２１〜Ｐ２３、およびＮＭＯＳからなるトランジスタＮ２１〜Ｎ２３により構成されている。
トランジスタＰ２１〜Ｐ２３のソースが電源電位ＶＣＣに接続され、トランジスタＮ２１〜Ｎ２３のソースが基準電位ＶＳＳに接続されている。
トランジスタＰ２１のドレインとトランジスタＮ２１のドレインが接続され、その接続ノードＮＤ２１がトランジスタＮ２１及びＮ２２のゲートに接続されている。
トランジスタ２２のドレインとトランジスタＮ２２のドレインが接続され、その接続ノードＮＤ２２がトランジスタＰ２３のゲートに接続されている。
トランジスタ２３のドレインとトランジスタＮ２３のドレインが接続され、その接続点により出力ノードＮＤ２３が形成されている。
そして、本回路中で、ＬＯＡＤは、たとえばＳ／Ａバスをバイアスする、定電流源となり、その供給ラインがトランジスタＰ２３のゲートに接続されている。
また、Ｓ／Ａバス上にドライブＴｒが複数接続されており、選択されたドライブＴｒのデータにより、Ｓ／Ａバスのレベルは、ＨまたはＬにドライブされる。
このレベルを基準と成る基準電圧ＲＥＦと比較し、最終出力を決定する。
また、ＲＥＦ側もＳ／Ａバスと同様構成として、差動動作させることも可能である。
その場合、ドライブＴｒは、逆相のドライブを使用する。

ここで、図５に関連付けて図４の回路の通常転送時とテスト転送時の動作を説明する。

通常の水平転送時は、同期信号（XHS）から、あるブランキング期間をおいて、スタートパルス選択回路１９から、スタートパルス信号ＳＴＲＴが出力される。
この信号により、列走査回路１３−０〜１３−ｎが順次選択され、ＳＥＬｉ信号が順番に選択される。
選択された列のドライバTrの情報がデータ検出回路であるセンスアンプ回路２０−０〜２０−ｎを経て、順次出力される（ＡＤ後のデータが順次出力される）。
なお、ここでは、ＳＥＬｎと、出力ｌのタイミングは、読み出し同期や、各処理により、実際は数クロック遅くなるが、読み出し順番を分かりやすくするために、同時にしている。

テスト水平転送時は、同期信号（XHS）から、あるブランキング期間をおいて、スタートパルス選択回路１９から、テストスタートパルス信号ＴＳＴＲＴが出力される。
このテストスタートパルス信号ＴＳＴＲＴにより、テスト列走査回路１８Ｌ,１８Ｒが順次選択され、TＳＥＬｉ信号が順番に選択される。
選択された列のテストパタンドライバTrの情報がデータ検出回路であるセンスアンプ回路２０−０〜２０−ｎを経て、順次出力される（既定のデータが順次出力される。）
また通常、テスト列走査回路１８Ｌ,１８Ｒの個数は、列走査回路１３−０〜１３-ｎより少ないので、循環操作させることで、出力の数を通常とそろえることができる。
なお、ここでは、ＴＳＥＬｍと、出力ｌのタイミングは、読み出し同期や、各処理により、実際は数クロック遅くなるが、読み出し順番を分かりやすくするために、同時にしている。

以上、水平転送系およびテスト系の具体的な構成と動作について説明した。
次に、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）１０の動作を、図９のタイミングチャートと図３のブロック図とに関連付けて説明する。

任意の行Hxの単位画素１１１ら列線V0、V1、…への１回目の読み出しが安定した後、ＤＡＣ１６の出力から、参照電圧の基づくランプ波形ＲＡＭＰを出力する。この参照電圧の基づくランプ波形ＲＡＭＰは、比較器１５１の基準電圧ＲＥＦとして、階段状の波形として入力される。そして、各比較器１５１において、任意の列線Vxの電圧との比較が行われる。
このとき、カウンタラッチ１５２は、ダウンカウント状態に有り、リセットカウントを行う。基準電圧ＲＥＦとVxの電圧が等しくなったとき、比較器１５１の出力ＣＯＭＰＯＵＴｉは反転し、ダウンカウント動作は停止し、カウントが保持される。
このとき、カウンタラッチ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔVを読み出している。

その後、入射光量に応じて列線V0、V1、…が安定した後、データカウント期間として、ランプ波形ＲＡＭＰは、基準電圧ＲＥＦとして入力され、任意の列線Ｖ０、Ｖ１、…の電圧との比較が比較器１５１にて行われる。
階段波であるランプ波形ＲＡＭＰの入力と並行して、カウンタラッチ１５２にて、それぞれアップカウントがなされる。基準電圧ＲＥＦと、Ｖｘが等しくなったとき比較器１５１の出力ＣＯＭＰＯＵＴｉは反転し、比較期間に応じたカウントが保持される。
カウンタラッチ１５２に保持されたカウンタ値は、列走査回路１３に依り走査され、デジタル信号として、転送線１５４を経てセンスアンプ回路２０に入力され、順次デジタル値を検知し、出力される。

また、列走査回路１３のスタートは、スタートパルス選択回路１９からスタートパルス信号ＳＴＲＴが給されることで、活性化される。その後、隣り合う列走査回路が順次選択されて行く。
さらに、転送線１５４上には、テストパタン発生回路１７Ｌ,１７Ｒが接続されている。テストパタン発生回路１７Ｌ，１７Ｒは、既定のパタンを発生するパタン発生回路を有し、水平転送線のテスト時に、順次テストパタンを供給する。
また、テストパタン発生回路１７Ｌ、１７Ｒは、テスト列走査回路１８Ｌ、１８Ｒにより順次コントロールされる。
また、テスト列走査回路１８Ｌ,１８Ｒのスタートは、スタートパルス選択回路１９からテストスタートパルス信号ＴＳＴＲＴが供給されることで活性化される。その後、両端を往復する形で隣り合うテスト列走査回路が順次選択されて行く。このとき、列走査回路１３は、非活性状態に有る。

以上説明したように、本実施形態によれば、光電変換を行う複数の画素が行列状に配列された撮像部１１と、デジタルデータを転送する少なくとも一つのデータ転送線１５４と、転送線１５４に接続された少なくとも一つのデータ検出回路２０と、転送線１５４に接続され、撮像部１１の列線を通して読み出されるアナログ入力レベルに対応したデジタル値を保持しデジタル値を転送する複数の保持回路１５２と、複数の保持回路を選択する走査回路１３と、転送線１５４に接続され、既定のデジタル値を発生する少なくとも一つのテストパタン発生回路１７と、テストパタン発生回路を選択する少なくとも一つのテスト列走査回路１８と、走査回路と、テスト列走査回路のスタートをコントロールするスタートパルス選択回路１９と、を有し、スタートパルス選択回路１９は、テスト列走査回路を介して前記テストパタン発生回路を活性化することにより、転送線１５４に既定のデジタル値を転送させる機能を有することから、以下の効果を得ることができる。
すなわち、既定値を出力出来るテストパタン発生回路により、転送線、およびセンス回路の不良を検地することが可能となる。
また、水平転送を高速にしたい場合等、センス回路の実力の確認のテストを容易に、また確実に行うことができる。

次に、上述した固体撮像素子におけるレイアウト上のセンスアンプ回路の配置位置について考察する。

図１０は、図３の固体撮像素子に対応した画素、ＡＤＣ、およびセンスアンプ（Ｓ／Ａ）回路の配置イメージを示す図である。
図１１は、図３の固体撮像素子に対応した画素、ＡＤＣ、およびセンスアンプ（Ｓ／Ａ）回路の配置を工夫した配置イメージを示す図である。
なお、図１０および図１１においては、概念的に分りやすくするために、本実施形態の特徴的なテスト系回路を省略して示している。

ＣＭＯＳセンサの場合は、画素は、１つのアレイ状に配置する必要が有る。メモリの場合は、物理位置の制約ないため、適当に分割が可能である。
この画素ピッチは、単位画素サイズによるが、２μｍ〜３μｍ前後と非常に微細なピッチで配置される。
このため、ＡＤＣ群１５の各ＡＤＣ１５Ａもこのピッチに合わせて配置する必要が有る。
特に、アナログ回路である、比較器１５１は、特性の不一致を防ぐため、レイアウトの均一性が重要と成るため、画素ピッチに合わせたレイアウトとすることで、特性バラツキを抑える必要がある。
この結果、図１０に示すように、データ検出回路であるセンスアンプ回路２０に繋がる水平転送線（バス）１５４は、ＡＤＣ１５Ａ上を横切る形で配置することになる。
また、この時の水平転送バスの長さは、たとえば、７ｍｍ程度にも及び、非常に大きな寄生抵抗、寄生容量を帯びることとなり得る。
読み出し時間の遅延要因となるおそれがある。

そこで、図１１に示すように、この隙間部分に水平転送バスを垂直（図中の立て）方向、換言すれば、列線Vxの配線方向にレイアウトする（走らせる）ことで、水平転送バスを分断可能となり、寄生抵抗、寄生容量の低減が可能となる。すなわち、センスアンプバスを階層化することにより、寄生抵抗、寄生容量の低減が可能となる。
この結果、読み出し時間の短縮が可能となる。
また、並列処理が可能と成ることで、更なる高速化も可能となる。
この場合、ＡＤＣ１５Ａを複数個ずつの小グループＧＲＰＳとして、その小グループを複数で大グループＧＲＰＬをグループ化して、各小グループＧＲＰＳおよび大グループＧＲＰＬごとにセンスアンプ回路２０を配置している。
ただし、この場合は、アナログ回路で有る比較器１５１までは、画素ピッチに合わせておき、デジタル化されたカウンタ部からピッチを狭める方が好ましい。
また、水平転送バスが分断されていることから、部分的に読み出す(活性化させる）ことも可能である。すなわち、いわゆるウィンドウ（Ｗｉｎｄｏｗ）切り出しが可能となる。

図１２および図１３は、テスト系回路を有する本実施形態に係る固体撮像素子に、この図１１の構成概念を採用した水平転送系の構成例を示す図である。

図１２の例は、ＡＤＣ１５Ａを複数個ずつのグループを２つ形成し、この２つのグループすなわち左側グループＬＧＲＰおよび右側グループＲＧＰＲに対してセンサアンプバスをビット単位で階層化して、かつ２つのグループＬＧＲＰ，ＲＧＰＲを挟んで両側にテストパタン発生回路１７Ｌ，１７Ｒ、テスト列走査回路１８Ｌ，１８Ｒを配置している。
この場合、左側グループＬＧＲＰに関しては、左側のテストパタン発生回路１７Ｌ、テスト列走査回路１８Ｌを使用し、右側グループＲＧＲＰに関しては、右側のテストパタン発生回路１７Ｒ、テスト列走査回路１８Ｒを使用する。

図１３の例は、ＡＤＣ１５Ａを複数個ずつのグループを複数形成し、各グループＧＲＰに対してセンサアンプバスをビット単位で階層化して、かつ各グループＧＲＰを挟んで各グループＧＲＰの両側にテストパタン発生回路１７Ｌ，１７Ｒ、テスト列走査回路１８Ｌ，１８Ｒを配置している。
この場合、各グループＧＲＰに関しては、両側のテストパタン発生回路１７Ｌ，１７Ｒ、テスト列走査回路１８Ｌ、１８Ｒを使用する。
このように、ＡＤＣ群１５の列並列ＡＤＣブロック１５３内にテストパタン発生回路１７Ｌ，１７Ｒ、テスト列走査回路１８Ｌ、１８Ｒを配置することで、配置位置の依存性に対する影響を評価できるようになる。

このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

図１４は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム３０は、図１４に示すように、本実施形態に係る固体撮像素子１０が適用可能な撮像デバイス３１と、この撮像デバイス３１の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２と、撮像デバイス３１を駆動する駆動回路(ＤＲＶ)３３と、撮像デバイス３１の出力信号を処理する信号処理回路(ＰＲＣ)３４と、を有する。

駆動回路３３は、撮像デバイス３１内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１を駆動する。

また、信号処理回路３４は、撮像デバイス３１の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路３４で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１として、先述した撮像素子１０を搭載することで、高精度なカメラが実現できる。

列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１の固体撮像素子の動作を説明するためのタイミングチャートである。 本発明の一実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図３のＡＤＣ、固体撮像素子の水平転送系、転送テスト系のより具体的な構成例を示す図である。 図４の回路の通常水平転送およびテスト水平転送時のタイミングチャートを示す図である。 本実施形態に係るカウンタラッチ回路内のテストパタンドライブＴｒの具体例を示す回路図である。 本実施形態に係るテストパタン発生回路内のテストパタンドライブＴｒをＭＡＳＫＲＯＭで構成した場合の具体例を示す回路図である。 本実施形態に係るセンスアンプ回路の具体例を示す回路図である。 図３の固体撮像素子の動作を説明するためのタイミングチャートである。 図３の固体撮像素子に対応した画素、ＡＤＣ、およびセンスアンプ（Ｓ／Ａ）回路の配置イメージを示す図である。 図３の固体撮像素子に対応した画素、ＡＤＣ、およびセンスアンプ（Ｓ／Ａ）回路の配置を工夫した配置イメージを示す図である。 テスト系回路を有する本実施形態に係る固体撮像素子に、図１１の構成概念を採用した水平転送系の第１の構成例を示す図である。 テスト系回路を有する本実施形態に係る固体撮像素子に、図１１の構成概念を採用した水平転送系の第２の構成例を示す図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

符号の説明

１０・・・固体撮像素子、１１・・・画素アレイ部、１２・・・行走査回路、１３・・・列走査回路、１４・・・タイミング制御回路、１５・・・ＡＤＣ、１６・・・ＤＡＣ、１７Ｌ，１７Ｒ・・・テストパタン発生回路、１８Ｌ,１８Ｒ・・・テスト列走査回路、１９・・・スタートパルス選択回路、２０・・・センスアンプ（Ｓ／Ａ）回路、３０・・・カメラシステム、１・・・撮像デバイス、３２・・・駆動回路、３３・・・レンズ、３４・・・信号処理回路。

Claims (14)

1. デジタルデータを転送する少なくとも一つのデータ転送線と、
   前記転送線に接続された少なくとも一つのデータ検出回路と、
   入力レベルに対応したデジタル値を保持し、前記デジタル値を前記転送線に転送する並列に配置された複数の保持回路と、
   前記複数の保持回路を選択する走査回路と、
   前記転送線に接続され、既定のデジタル値を発生する複数のテストパタン発生回路と、
   前記テストパタン発生回路を選択する複数のテスト列走査回路と、
   前記走査回路と、前記テスト列走査回路のスタートをコントロールするスタートパルス選択回路と、を有し、
   前記複数のテストパタン発生回路は、
   前記複数の保持回路の配置領域の少なくとも両端側に配置され、
   前記スタートパルス選択回路は、
   前記テスト列走査回路を介して前記テストパタン発生回路を活性化することにより、前記転送線に既定のデジタル値を転送させる機能を有し、
   前記テスト列走査回路のスタートは、テストスタートパルスを供給することで活性化させ、その後、両端を往復する形で隣り合うテスト列走査回路を順次選択させ、
   当該テスト時には、前記走査回路へのスタートパルスの供給を停止し、走査回路を非活性状態とする
   データ転送回路。
2. 前記転送線は、
   前記保持回路の並列配置方向に配線され、当該方向に配置された前記データ検出回路に接続され、
   前記複数の保持回路の配置領域の両端側に配置された２つのテストパタン発生回路のうち、一端側のテストパタン発生回路が前記データ検出回路の配置位置から最も遠い位置に配置され、他端側のテストパタン発生回路が前記データ検出回路の配置位置から最も近い位置に配置されている
   請求項１記載のデータ転送回路。
3. 前記転送線は、
   さらに、前記保持回路の並列配置方向に直交する方向に配線され、直交する方向に配線された当該転送線の一端側が当該直交する方向に配置された前記データ検出回路に接続されている
   請求項１記載のデータ転送回路。
4. 前記データ検出回路を複数有し、
   前記保持回路を複数個ずつの小グループとして、当該小グループを複数で大グループをグループ化し、各小グループおよび大グループごとにデータ検出回路が配置されている
   請求項３記載のデータ転送回路。
5. 前記保持回路を複数個ずつのグループを少なくとも２つ形成し、当該２つのグループである一側グループおよび他側グループに対して前記転送線がビット単位で階層化されて、かつ２つのグループを挟んで両側のそれぞれに、前記テストパタン発生回路、テスト列走査回路が配置されて、
   一側グループに関しては、一側のテストパタン発生回路およびテスト列走査回路が使用され、他側グループに関しては、他側のテストパタン発生回路およびテスト列走査回路が使用される
   請求項４記載のデータ転送回路。
6. 前記保持回路を複数個ずつのグループを複数形成し、各グループに対して前記転送線がビット単位で階層化されて、かつ各グループを挟んで各グループの両側に前記テストパタン発生回路、テスト列走査回路がそれぞれ配置されて、
   各グループに関しては、両側のテストパタン発生回路およびテスト列走査回路が使用される
   請求項４記載のデータ転送回路。
7. 前記テストパタン発生回路は、
   複数のテストパタンを出力可能なデータ保持部を含む
   請求項１から６のいずれか一に記載のデータ転送回路。
8. 光電変換を行う複数の画素が行列状に配列された撮像部と、
   デジタルデータを転送する少なくとも一つのデータ転送線と、
   前記転送線に接続された少なくとも一つのデータ検出回路と、
   前記撮像部の列線を通して読み出されるアナログ入力レベルに対応したデジタル値を保持し、前記デジタル値を前記転送線に転送する並列に配置された複数の保持回路と、
   前記複数の保持回路を選択する走査回路と、
   前記転送線に接続され、既定のデジタル値を発生する複数のテストパタン発生回路と、
   前記テストパタン発生回路を選択する複数のテスト列走査回路と、
   前記走査回路と、前記テスト列走査回路のスタートをコントロールするスタートパルス選択回路と、を有し、
   前記複数のテストパタン発生回路は、
   前記複数の保持回路の配置領域の少なくとも両端側に配置され、
   前記スタートパルス選択回路は、
   前記テスト列走査回路を介して前記テストパタン発生回路を活性化することにより、前記転送線に既定のデジタル値を転送させる機能を有し、
   前記テスト列走査回路のスタートは、テストスタートパルスを供給することで活性化させ、その後、両端を往復する形で隣り合うテスト列走査回路を順次選択させ、
   当該テスト時には、前記走査回路へのスタートパルスの供給を停止し、走査回路を非活性状態とする
   固体撮像素子。
9. 前記転送線は、
   前記保持回路の並列配置方向に配線され、当該方向に配置された前記データ検出回路に接続され、
   前記複数の保持回路の配置領域の両端側に配置された２つのテストパタン発生回路のうち、一端側のテストパタン発生回路が前記データ検出回路の配置位置から最も遠い位置に配置され、他端側のテストパタン発生回路が前記データ検出回路の配置位置から最も近い位置に配置されている
   請求項８記載の固体撮像素子。
10. 前記転送線は、
    さらに、前記保持回路の並列配置方向に直交する方向に配線され、直交する方向に配線された当該転送線の一端側が当該直交する方向に配置された前記データ検出回路に接続されている
    請求項８記載の固体撮像素子。
11. 前記データ検出回路を複数有し、
    前記保持回路を複数個ずつの小グループとして、当該小グループを複数で大グループをグループ化し、各小グループおよび大グループごとにデータ検出回路が配置されている
    請求項１０記載の固体撮像素子。
12. 前記保持回路を複数個ずつのグループを少なくとも２つ形成し、当該２つのグループである一側グループおよび他側グループに対して前記転送線がビット単位で階層化されて、かつ２つのグループを挟んで両側のそれぞれに、前記テストパタン発生回路、テスト列走査回路が配置されて、
    一側グループに関しては、一側のテストパタン発生回路およびテスト列走査回路が使用され、他側グループに関しては、他側のテストパタン発生回路およびテスト列走査回路が使用される
    請求項１１記載の固体撮像素子。
13. 前記保持回路を複数個ずつのグループを複数形成し、各グループに対して前記転送線がビット単位で階層化されて、かつ各グループを挟んで各グループの両側に前記テストパタン発生回路、テスト列走査回路がそれぞれ配置されて、
    各グループに関しては、両側のテストパタン発生回路およびテスト列走査回路が使用される
    請求項１１記載の固体撮像素子。
14. 固体撮像素子と、
    前記撮像素子に被写体像を結像する光学系と、
    前記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
    前記固体撮像素子は、
    光電変換を行う複数の画素が行列状に配列された撮像部と、
    デジタルデータを転送する少なくとも一つのデータ転送線と、
    前記転送線に接続された少なくとも一つのデータ検出回路と、
    前記撮像部の列線を通して読み出されるアナログ入力レベルに対応したデジタル値を保持し、前記デジタル値を前記転送線に転送する並列に配置された複数の保持回路と、
    前記複数の保持回路を選択する走査回路と、
    前記転送線に接続され、既定のデジタル値を発生する複数のテストパタン発生回路と、
    前記テストパタン発生回路を選択する複数のテスト列走査回路と、
    前記走査回路と、前記テスト列走査回路のスタートをコントロールするスタートパルス選択回路と、を有し、
    前記複数のテストパタン発生回路は、
    前記複数の保持回路の配置領域の少なくとも両端側に配置され、
    前記スタートパルス選択回路は、
    前記テスト列走査回路を介して前記テストパタン発生回路を活性化することにより、前記転送線に既定のデジタル値を転送させる機能を有し、
    前記テスト列走査回路のスタートは、テストスタートパルスを供給することで活性化させ、その後、両端を往復する形で隣り合うテスト列走査回路を順次選択させ、
    当該テスト時には、前記走査回路へのスタートパルスの供給を停止し、走査回路を非活性状態とする
    カメラシステム。

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