WO2014017127A1 - 固体撮像装置 - Google Patents

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WO2014017127A1
WO2014017127A1 PCT/JP2013/060335 JP2013060335W WO2014017127A1 WO 2014017127 A1 WO2014017127 A1 WO 2014017127A1 JP 2013060335 W JP2013060335 W JP 2013060335W WO 2014017127 A1 WO2014017127 A1 WO 2014017127A1
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unit
output
data
signal
input terminal
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PCT/JP2013/060335
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Inventor
行信 杉山
阿部　哲也
Original Assignee
浜松ホトニクス株式会社
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    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/63—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to dark current
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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    • H04N23/60—Control of cameras or camera modules
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • the present invention relates to a solid-state imaging device.
  • the solid-state imaging device includes a light receiving unit including a plurality of pixel units arranged one-dimensionally or two-dimensionally, and each pixel unit includes a photodiode that generates an amount of charge corresponding to the amount of incident light. .
  • a solid-state imaging device can acquire a one-dimensional or two-dimensional image.
  • a solid-state imaging device is required to perform high-precision imaging by removing noise components from data output from each pixel unit.
  • Patent Document 1 An invention intended to enable high-precision imaging is disclosed in Patent Document 1.
  • the solid-state imaging device of the invention disclosed in this document obtains the difference between the data of only the noise component output from the pixel unit and the data in which the noise component is superimposed on the signal component output from the pixel unit, It is said that signal component data from which noise components have been removed can be obtained, and high-accuracy imaging can be performed.
  • the solid-state imaging device may be required to perform high-speed imaging in addition to the case where high-accuracy imaging is required.
  • the solid-state imaging device of the invention disclosed in Patent Document 1 has a limit for high-speed imaging. In order to enable both high-accuracy imaging and high-speed imaging, it is conceivable to provide two circuits for reading data from the pixel portion. In this case, however, the circuit scale becomes large.
  • the present invention has been made to solve the above-described problems, and provides a solid-state imaging device capable of both high-precision imaging and high-speed imaging and suppressing the increase in circuit scale. Objective.
  • the solid-state imaging device of the present invention is (1) A photodiode that includes M ⁇ N pixel portions P 1,1 to P M, N arranged in M rows and N columns, and each pixel portion P m, n generates an amount of charge corresponding to the amount of incident light; A charge accumulating unit for accumulating the charge, a light receiving unit for outputting data corresponding to the amount of accumulated charge in the charge accumulating unit, and (2) 2N hold circuits H 1,1 to H 2, N Each hold circuit H 1, n , H 2, n samples data output from any one of the M pixel units P 1, n to P M, n in the n-th column of the light receiving unit.
  • M is an integer greater than or equal to 1
  • N is an integer greater than or equal to 2
  • m is an integer greater than or equal to 1 and less than or equal to M
  • n is an integer greater than or equal to 1 and less than or equal to N.
  • the control means (a) data in a first mode of operation, the hold circuit H 1, n of the holding portion, with respect to H 2, n, alternately parallel to to the operation The sampling unit and the data output are alternately performed, and the readout unit outputs the pixel unit P m, n based on the data alternately output from the holding circuits H 1, n , H 2, n of the holding unit. (B) In the second operation mode, the data of the noise component is output to the pixel unit P m, n of the light receiving unit at the first time, and the data corresponding to the amount of light incident on the photodiode is output.
  • hold circuit H 1, n of the holding portion To perform, with respect to the reading unit, the hold circuit H 1, n of the holding portion, corresponding to the amount of incident light on the H 2, n pixel unit P m based on the difference between data output from each, n photodiode It is characterized by outputting data.
  • the control unit in the first operation mode, is configured to perform a partial row of the N columns of the light receiving unit with respect to the hold circuits H 1, n , H 2, n of the holding unit. parallel to by the operation to perform the alternate data output together to perform data sampling alternately, with respect to the reading unit, the hold circuits H 1 of the holding portion, n, the data output alternately from H 2, n Based on this, it is preferable to output data corresponding to the amount of light incident on the photodiode of the pixel portion P m, n .
  • the reading unit has (1) an inverting input terminal, a non-inverting input terminal, an inverting output terminal, and a non-inverting output terminal, and holding circuits H 1, n , H 2, n of the holding unit.
  • a second capacitor element provided between the non-inverting input terminal and the inverting output terminal of the amplifier, and (4) an inverting input terminal and a non-inverting output terminal of the amplifier, respectively. It is preferable to include first initialization means for initializing the potential of the amplifier and (5) second initialization means for initializing the potentials of the non-inverting input terminal and the inverting output terminal of the amplifier.
  • the reading unit has a first input terminal and a second input terminal, and inputs data output from one of the non-inverting output terminal and the inverting output terminal of the amplifier to the first input terminal and outputs from the other. It is preferable to further include an AD converter that inputs data to the second input terminal and outputs a digital value corresponding to the difference between the data input to the first input terminal and the second input terminal. It is preferable that the reading unit further includes an output switching unit that switches connection between the non-inverting output terminal and the inverting output terminal of the amplifier and the first input terminal and the second input terminal of the AD conversion unit. Further, the reading unit may hold circuit H 1, n of the holding portion, H 2, n and the amplifier also inverting the input terminal and switching the connection between the non-inverting input terminal further includes an input switching section is suitable.
  • the solid-state imaging device of the present invention can perform both high-precision imaging and high-speed imaging, and can suppress an increase in circuit scale.
  • FIG. 1 is a diagram illustrating a configuration of a solid-state imaging device 1 according to the present embodiment.
  • FIG. 2 is a diagram illustrating a circuit configuration of each of the pixel unit P m, n , the hold circuits H 1, n , H 2, n, and the reading unit 50 of the solid-state imaging device 1 of the present embodiment.
  • FIG. 3 is a diagram illustrating a circuit configuration of the row selection unit 20 of the solid-state imaging device 1 of the present embodiment.
  • FIG. 4 is a diagram illustrating a circuit configuration of the column selection unit 40 of the solid-state imaging device 1 of the present embodiment.
  • FIG. 5 is a diagram for explaining the outline of the operation of the solid-state imaging device 1 of the present embodiment.
  • FIG. 1 is a diagram illustrating a configuration of a solid-state imaging device 1 according to the present embodiment.
  • FIG. 2 is a diagram illustrating a circuit configuration of each of the pixel unit P m, n , the hold circuits H 1, n
  • FIG. 6 is a timing chart showing the operation (rolling shutter system) in the first operation mode of the solid-state imaging device 1 of the present embodiment.
  • FIG. 7 is a timing chart showing the operation (global shutter method) in the first operation mode of the solid-state imaging device 1 of the present embodiment.
  • FIG. 8 is a timing chart showing the operation (rolling shutter method) in the second operation mode of the solid-state imaging device 1 of the present embodiment.
  • FIG. 9 is a diagram illustrating a modification of the circuit configuration of the solid-state imaging device 1 of the present embodiment.
  • FIG. 1 is a diagram illustrating a configuration of a solid-state imaging device 1 of the present embodiment.
  • the solid-state imaging device 1 includes a light receiving unit 10, a row selecting unit 20, a holding unit 30, a column selecting unit 40, a reading unit 50, and a control unit 60.
  • the light receiving unit 10 includes M ⁇ N pixel units P 1,1 to P M, N.
  • the M ⁇ N pixel portions P 1,1 to P M, N have a common configuration and are arranged in M rows and N columns.
  • Each pixel unit P m, n is located in the m-th row and the n-th column.
  • M is an integer of 1 or more
  • N is an integer of 2 or more
  • m is an integer of 1 to M
  • n is an integer of 1 to N.
  • M 1, 1 ⁇ N pixel portions P 1,1 to P 1, N are arranged one-dimensionally.
  • M ⁇ 2 M ⁇ N pixel portions P 1,1 to P M, N are two-dimensionally arranged.
  • Each pixel unit P m, n includes a photodiode that generates an amount of charge corresponding to the amount of incident light, and a charge storage unit that stores the charge.
  • Each pixel unit P m, n accumulates charges generated in the photodiode in the charge accumulation unit based on various control signals received from the row selection unit 20 via the control signal line, and accumulates in the charge accumulation unit. and it outputs the data corresponding to the charge amount to the read signal line L n.
  • the row selection unit 20 outputs various control signals for controlling the operation of each pixel unit P m, n of the light receiving unit 10. More specifically, the row selection unit 20 accumulates the charges generated by the photodiodes for each pixel unit P m, n in the charge accumulation unit. In addition, the row selection unit 20 selects each row in the light receiving unit 10 and causes each pixel unit P m, n to output data corresponding to the accumulated charge amount in the charge accumulation unit to the read signal line L n for each row. .
  • the holding unit 30 includes 2N hold circuits H 1,1 to H 2, N.
  • the 2N hold circuits H 1,1 to H 2, N have a common configuration.
  • the hold circuits H 1, n , H 2, n are connected to the read signal line L n and read signals from the pixel units P m, n in the m-th row in the light receiving unit 10 selected by the row selection unit 20. samples and holds the data output to the line L n.
  • the hold circuit H1 , n outputs the held data to the signal read line Hline1.
  • the hold circuit H2 , n outputs the held data to the signal read line Hline2.
  • the operation timings of the hold circuits H1 , n , H2 , n are different from each other.
  • the column selection unit 40 outputs various control signals for controlling operations of the 2N hold circuits H 1,1 to H 2, N of the holding unit 30. More specifically, the column selection unit 40 causes each hold circuit to perform data sampling at a predetermined time and output data at a predetermined time.
  • the reading unit 50 receives data output from one or both of the hold circuits H 1, n , H 2, n of the holding unit 40, and based on the input data, the photodiode of the pixel unit P m, n Data Dout corresponding to the amount of light incident on is output.
  • the control unit 60 controls operations of the row selection unit 20, the holding unit 30, the column selection unit 40, and the reading unit 50.
  • the control unit 60 controls the operation of the light receiving unit 10 by controlling the operation of the row selection unit 20, and controls the operation of the holding unit 30 by controlling the operation of the column selection unit 40.
  • FIG. 2 is a diagram illustrating a circuit configuration of each of the pixel unit P m, n , the hold circuits H 1, n , H 2, n, and the reading unit 50 of the solid-state imaging device 1 of the present embodiment.
  • the pixel unit P m, n in the m- th row and the n-th column among the M ⁇ N pixel units P 1,1 to P M, N is representatively shown and held.
  • pixel section P m, hold circuit H 1, n to be connected to the n, H 2, n is shown by the reading signal line L n in section 30.
  • Each pixel unit P m, n is of the APS (Active Pixel Sensor) type and includes a photodiode PD and five MOS transistors T1, T2, T3, T4, and T5. As shown in this figure, the transistor T1, the transistor T2, and the photodiode PD are connected in series, the reference voltage Vr is input to the drain terminal of the transistor T1, and the anode terminal of the photodiode PD is grounded. Has been. A connection point between the transistor T1 and the transistor T2 is connected to the gate terminal of the transistor T3 through the transistor T5.
  • the reference voltage Vr is input to the drain terminal of the transistor T3.
  • the source terminal of the transistor T3 is connected to the drain terminal of the transistor T4.
  • the source terminal of each pixel portion P m, transistors n T4 is connected to the read signal line L n.
  • the read signal line L n is connected a constant current source.
  • the gate terminal of the transistor T1 of each pixel portion P m, n for the reset, Reset (m) signal output from the row selecting section 20 is input.
  • the Trans (m) signal output from the row selection unit 20 is input to the gate terminal of the transfer transistor T2 of each pixel unit Pm, n .
  • the Hold (m) signal output from the row selection unit 20 is input to the gate terminal of the holding transistor T5 of each pixel unit Pm, n .
  • the Address (m) signal output from the row selection unit 20 is input to the gate terminal of the output selection transistor T4 of each pixel unit P m, n .
  • control signals (Reset (m) signal, Trans (m) signal, Hold (m) signal, Address (m) signal) are transmitted from the row selecting unit 20 to the N pixel units P m, 1 to m-th row. Commonly input to P m, N.
  • the junction capacitance portion of the photodiode PD is discharged, and the diffusion region (charge) connected to the gate terminal of the transistor T3.
  • the storage part) is discharged.
  • the Trans (m) signal is at a low level, the charge generated in the photodiode PD is accumulated in the junction capacitor portion.
  • the Reset (m) signal is at a low level and the Trans (m) signal and the Hold (m) signal are at a high level, the charge accumulated in the junction capacitance portion of the photodiode PD is the gate terminal of the transistor T3. Is transferred to and accumulated in a diffusion region (charge accumulating portion) connected to.
  • the hold circuit H 1, n includes a capacitive element C 3 and four switches SW 31 to SW 34 .
  • the hold circuit H 1, n one end of the capacitor element C 3 is connected to the read signal line L n via the switch SW 31, the reference voltage Vref1 through the switch SW 32 is inputted.
  • the other end of the capacitive element C 3 is connected to the read signal line Hline1 via the switch SW 33, the reference voltage Vref2 via the switch SW 34 is inputted.
  • the switches SW 31 and SW 34 open and close according to the level of the Set1 signal output from the control unit 60.
  • the switch SW 32 opens and closes according to the level of the Hshiftb1 (n) signal output from the column selector 40.
  • Switch SW 33 opens and closes according to the level of Hshifta1 (n) signal output from the column selecting section 40.
  • the Set1 signal is input in common to the N hold circuits H 1,1 to H 1, N.
  • the Set1 signal changes from high level to low level at a predetermined time.
  • the switch SW 31, SW 34 turns from the closed state to the open state, the data sampling and storing the amount of charge corresponding to the data which has been outputted to the read signal line L n at that time in the capacitor C 3 .
  • the hold circuit H 1, n is turned to the closed state the switch SW 33 in turn Hshifta1 (n) signal is at a high level, the switch SW 32 in turn Hshiftb1 (n) signal is at the high level turns to the closed state , and it outputs the data held in the capacitor C 3 to the read signal line Hline1.
  • the hold circuit H 2, n also includes a capacitive element C 3 and four switches SW 31 to SW 34 .
  • the hold circuit H 2, n one end of the capacitor element C 3 is connected to the read signal line L n via the switch SW 31, the reference voltage Vref1 through the switch SW 32 is inputted.
  • the other end of the capacitive element C 3 is connected to the read signal line Hline2 via the switch SW 33, the reference voltage Vref2 via the switch SW 34 is inputted.
  • the switches SW 31 and SW 34 open and close according to the level of the Set2 signal output from the control unit 60.
  • the switch SW 32 opens and closes according to the level of the Hshiftb2 (n) signal output from the column selector 40.
  • the switch SW 33 opens and closes according to the level of the Hshifta2 (n) signal output from the column selector 40.
  • the Set2 signal is input in common to the N hold circuits H 2,1 to H 2, N.
  • Hold circuit H 2, n when Hshifta2 (n) signal and Hshiftb2 (n) signal switch SW 32, SW 33 is opened at a low level, Set2 signal at a predetermined time is turned from the high level to the low level
  • the switches SW 31 and SW 34 change from the closed state to the open state, data sampling is performed by accumulating an amount of charge corresponding to the data output to the read signal line L n at that time in the capacitive element C 3. .
  • the hold circuit H 2, n is turned to the closed state the switch SW 33 in turn Hshifta2 (n) signal is at a high level, the switch SW 32 in turn Hshiftb2 (n) signal is at the high level turns to the closed state , and it outputs the data held in the capacitor C 3 to the read signal line Hline2.
  • the reading unit 50 includes a full differential amplifier A 5 , capacitive elements C 51 and C 52 , switches SW 51 to SW 54 , switches SW 55 to SW 58 and an AD conversion unit 51.
  • Amplifier A 5 represents, has an inverting input terminal and non-inverting input terminal, an inverting output terminal and the non-inverting output terminal.
  • the capacitor C 51 is provided between the inverting input terminal and the non-inverting output terminal of the amplifier A 5.
  • the capacitor C 52 is provided between the non-inverting input terminal of the amplifier A 5 and the inverting output terminal.
  • the capacitance values of the capacitive elements C 51 and C 52 are equal to each other.
  • Amplifier A 5 represents, enter the data outputted from the hold circuit H 1, n to the read signal line Hline1 to the inverting input terminal, a non-inverting input terminal of the data output from the hold circuit H 2, n to the read signal line Hline2 To enter.
  • Inverting input terminal of amplifier A 5 are, the reference potential Vref2 via the switch SW 51 is inputted.
  • the non-inverting output terminal of the amplifier A 5 are, the reference potential Vref2 via the switch SW 52 is inputted.
  • the non-inverting input terminal of the amplifier A 5 are, the reference potential Vref2 via the switch SW 53 is inputted.
  • Inverting output terminal of the amplifier A 5 are, the reference potential Vref2 via the switch SW 54 is inputted.
  • the switches SW 51 and SW 52 can be closed when the Freset signal supplied from the control unit 60 is at a high level, and initialize the potentials of the inverting input terminal and the non-inverting output terminal of the amplifier A 5 .
  • the switches SW 53 and SW 54 are closed when the Freset signal supplied from the control unit 60 is at a high level, and can initialize the potentials of the non-inverting input terminal and the inverting output terminal of the amplifier A 5 .
  • AD converter 51 first has an input terminal 51 1 and the second input terminal 51 2, a digital value Dout corresponding to the difference between data input to the first input terminal 51 1 and the second input terminal 51 2, respectively Is output.
  • Switch SW 55 is provided between the first input terminal 51 1 of the non-inverted output terminal and the AD conversion unit 51 of the amplifier A 5.
  • Switch SW 56 is provided between the second input terminal 51 2 of the non-inverted output terminal and the AD conversion unit 51 of the amplifier A 5.
  • Switch SW 57 is provided between the first input terminal 51 1 of the inverted output terminal and the AD conversion unit 51 of the amplifier A 5.
  • Switch SW 58 is provided between the second input terminal 51 2 of the inverted output terminal and the AD conversion unit 51 of the amplifier A 5.
  • the switches SW 55 and SW 58 are closed when the S1 signal supplied from the control unit 60 is at a high level.
  • the switches SW 56 and SW 57 are closed when the S2 signal supplied from the control unit 60 is at a high level.
  • the other is at a low level, and when one of the switches SW 55 and SW 58 and the switches SW 56 and SW 57 is in a closed state, the other is in an open state.
  • Switches SW 55 ⁇ SW 58 is an output switching section for switching the connection between the non-inverting output terminal and the inverted output terminal and the first input terminal 51 1 and the second input terminal 51 2 of the AD conversion section 51 of the amplifier A 5 Constitute.
  • FIG. 3 is a diagram illustrating a circuit configuration of the row selection unit 20 of the solid-state imaging device 1 of the present embodiment.
  • the row selection unit 20 inputs a row selection signal, a Reset signal, a Trans signal, a Hold signal, and an Address signal output from the control unit 60.
  • the row selection signal is a signal for selecting a row in which the charge accumulation operation and the data output operation are performed among the M rows of the light receiving unit 10.
  • the decoder 21 outputs signals vshift (1) to vshift (M) whose levels are set based on the input row selection signal. If the row selected by the input row selection signal is the m-th row, the vshift (m) signal is selectively set to the high level.
  • the NAND circuit 22 and the INV circuit 26 output a Reset (m) signal that is a logical product of the vshift (m) signal and the Reset signal.
  • the NAND circuit 23 and the INV circuit 27 output a Trans (m) signal that is a logical product of the vshift (m) signal and the Trans signal.
  • the NAND circuit 24 and the INV circuit 28 output a Hold (m) signal that is a logical product of the vshift (m) signal and the Hold signal.
  • the NAND circuit 25 and the INV circuit 29 output an Address (m) signal that is a logical product of the vshift (m) signal and the Address signal.
  • FIG. 4 is a diagram illustrating a circuit configuration of the column selection unit 40 of the solid-state imaging device 1 of the present embodiment.
  • the column selection unit 40 receives the column selection signal, Hshifta1 signal, Hshiftb1 signal, Hshifta2 signal, and Hshiftb2 signal output from the control unit 60.
  • the column selection signal is a signal for selecting a column on which data output is performed among the N columns of the holding unit 30.
  • the decoder 41 outputs signals hshift (1) to hshift (N) whose levels are set based on the input column selection signal. If the column selected by the input column selection signal is the nth column, the hshift (n) signal is selectively set to the high level.
  • N sets of NAND circuits 42 to 45 and INV circuits 46 to 49 are provided, but only the set to which the hshift (n) signal is input is shown in FIG.
  • the NAND circuit 42 and the INV circuit 46 output an Hshifta1 (n) signal that is a logical product of the hshift (n) signal and the Hshifta1 signal.
  • the NAND circuit 43 and the INV circuit 47 output an Hshiftb1 (n) signal that is a logical product of the hshift (n) signal and the Hshiftb1 signal.
  • the NAND circuit 44 and the INV circuit 48 output an Hshifta2 (n) signal that is a logical product of the hshift (n) signal and the Hshifta2 signal.
  • the NAND circuit 45 and the INV circuit 49 output an Hshiftb2 (n) signal that is a logical product of the hshift (n) signal and the Hshiftb2 signal.
  • FIG. 5 is a diagram for explaining the outline of the operation of the solid-state imaging device 1 of the present embodiment.
  • the solid-state imaging device 1 has at least a first operation mode and a second operation mode in which the control modes by the control unit 60 are different from each other.
  • “transfer” means that the data output from the pixel unit P m, n in a certain row of the light receiving unit 10 is sampled by the hold circuit H 1, n or H 2, n of the holding unit 30.
  • “Reading” indicates that the data held by the holding circuit H 1, n or H 2, n of the holding unit 30 is read as data Dout by the reading unit 50.
  • the hold circuits H 1, n , H 2, n of the holding unit 30 operate in parallel, alternately perform data sampling, and alternately output data. I do. That is, a period hold circuit H 1, n, where one of H 2, n is the data sampling, and the period during which the other is a data output, and at least partially overlap each other.
  • a period hold circuit H 1, n where one of H 2, n is the data sampling, and the period during which the other is a data output, and at least partially overlap each other.
  • either the S1 signal or the S2 signal goes high, and the switches SW 55 and SW 58 and the switches SW 56 and SW 57 Any of these will be closed.
  • the reading unit 50 performs data corresponding to the amount of light incident on the photodiode of the pixel unit P m, n based on the data alternately output from the hold circuits H 1, n , H 2, n of the holding unit 30. Dout is output.
  • the pixel unit P m, n of the light receiving unit 10 outputs data of noise components at the first time and data corresponding to the accumulated charge amount at the second time. Is output.
  • One of the hold circuits H1 , n , H2 , n of the holding unit 30 performs data sampling at the first time, and the other performs data sampling at the second time.
  • One of the S1 signal and the S2 signal remains at a high level and the other remains at a low level, and one of the switches SW 55 and SW 58 and the switches SW 56 and SW 57 remains closed and the other is opened. The state remains.
  • the reading unit 50 responds to the amount of light incident on the photodiode of the pixel unit P m, n based on the difference in data output from each of the hold circuits H 1, n , H 2, n of the holding unit 30. Data Dout is output.
  • the noise component data of each pixel unit P m, n in the m-th row is sampled by the hold circuit H 1, n at the first time, and the second time
  • the data corresponding to the accumulated charge amount of each pixel part P m, n in the m-th row is sampled by the hold circuits H 2, n and then the data held by the hold circuits H 1, n , H 2, n respectively.
  • the data sampling and data output in the period Tm + 1 are performed.
  • both the rolling shutter method and the global shutter method are possible.
  • the charge accumulation period of each row of the light receiving unit 10 is shifted by a certain time.
  • the charge accumulation periods of all the rows of the light receiving unit 10 are made common.
  • FIG. 6 shows the operation in the first operation mode (rolling shutter system).
  • FIG. 7 shows the operation in the first operation mode (global shutter method).
  • FIG. 8 shows the operation in the second operation mode (rolling shutter system).
  • a Trans signal, a Reset signal, a Hold signal and an Address signal used for controlling the operation of the pixel unit P m, n , a Set1 signal, an Hshifta1 signal used for controlling the operation of the hold circuit H1 , n , and From the Hshiftb1 signal, the Set2 signal used for controlling the operation of the hold circuit H2 , n , the Hshifta2 signal and the Hshiftb2 signal, the Freset signal used for controlling the operation of the reading unit 50, the S1 signal and the S2 signal, and the reading unit 50
  • the output data Dout is shown in order.
  • FIG. 6 is a timing chart showing the operation (rolling shutter system) in the first operation mode of the solid-state imaging device 1 of the present embodiment.
  • Period T 1 includes a period from time t 11 to time t 31. Among them, the period from time t 11 to time t 16, the period of each pixel portion P 1 of the first row, n data is sampled by the holding circuit H 1, n, from the time t 21 to time t 31, The data held by each hold circuit H1 , n is read out as data Dout through the reading unit 50. The data Dout output at this time represents the amount of light incident on the photodiode PD of the N pixel portions P 1,1 to P 1, N in the first row.
  • Period T 2 are, including the interval from time t 21 to time t 41. Among them, the period from time t 21 to time t 26, the period of the data of each pixel portion P 2, n of the second row are sampled by a hold circuit H 2, n, from time t 31 to time t 41, The data held by each hold circuit H2 , n is read as data Dout through the reading unit 50. The data Dout output at this time represents the amount of light incident on the photodiode PD of the N pixel portions P 2,1 to P 2, N in the second row.
  • each period T m is a common, except the hold circuit H 1, n, H 2, n is used alternately. In the following the operation of the period T 1.
  • the Address (1) signal time t 11 is turned to the high level
  • the time t 12 to the Trans (1) signal and Set1 signal turns to the high level
  • Set1 signal at time t 13 turns to a low level.
  • the Reset (1) signal remains at a low level
  • the Hold (1) signal remains at a high level.
  • the time t 14 to the Reset (1) signal is high level
  • the time t 15 to the Trans (1) turn signal is in low level at time t 16 Reset (1) Signal and Address (1) signal turn to low level.
  • the photodiode PD of each of the N pixel portions P 1,1 to P 1, N in the first row The junction capacitance portion is discharged, and the diffusion region (charge storage portion) connected to the gate terminal of the transistor T3 is discharged.
  • the Trans (1) signal and the Reset (1) signal become a low level, and the charge generated in the photodiode PD in response to the light incidence is accumulated in the junction capacitance portion of the photodiode PD until the next reading. Go.
  • S1 signal is the high level
  • S2 signal is a low level.
  • Hshifta1 (n) and Hshiftb1 (n) are sequentially set to the high level in the N hold circuits H 1,1 to H 1, N and are held by the respective hold circuits H 1, n .
  • Data is sequentially output to the read signal line Hline1 and input to the read unit 50.
  • the Freset signal input and output terminal of the amplifier A 5 is initialized at a high level, the period Freset signal is low level, the read signal line from each holding circuit H 1, n Hline1 output data is inputted to the inverting input terminal of the amplifier a 5, the output data corresponding to the input data is output from the non-inverting output terminal of the amplifier a 5 to. Then, the AD converter 51, the data output from the non-inverting output terminal of the amplifier A 5 is AD converted is output as data Dout.
  • FIG. 7 is a timing chart showing the operation (global shutter method) in the first operation mode of the solid-state imaging device 1 of the present embodiment.
  • Period T 1 includes a period from time t 11 to time t 31. Among them, the period from time t 11 to time t 16, the period of each pixel portion P 1 of the first row, n data is sampled by the holding circuit H 1, n, from the time t 21 to time t 31, The data held by each hold circuit H1 , n is read out as data Dout through the reading unit 50. The data Dout output at this time represents the amount of light incident on the photodiode PD of the N pixel portions P 1,1 to P 1, N in the first row.
  • Period T 2 are, including the interval from time t 21 to time t 41. Among them, the period from time t 21 to time t 26, the period of the data of each pixel portion P 2, n in the second row are sampled by a hold circuit H 2, n, from time t 31 to time t 41, The data held by each hold circuit H2 , n is read as data Dout through the reading unit 50. The data Dout output at this time represents the amount of light incident on the photodiode PD of the N pixel portions P 2,1 to P 2, N in the second row.
  • each period T m is a common, except the hold circuit H 1, n, H 2, n is used alternately.
  • the period T 0 before the period T 1 time t 01 ⁇ time t 11
  • M ⁇ N pixel units P 1, 1 ⁇ P M in all the N
  • the photodiode PD The charges accumulated in the junction capacitor are transferred and accumulated in the diffusion region (charge accumulation unit) connected to the gate terminal of the transistor T3.
  • the diffusion region charge accumulation unit
  • Hold (1) to Hold (M) signals go high
  • Reset (1) to Reset (M) signals go low
  • the signal Hold (1) ⁇ Hold (M ) at time t 04 is shifted to low level at time t 11 Reset (1) ⁇ Reset (M ) Signals go high.
  • Reset (1) to Reset (M) signals are at low level, Trans (1) to Trans (M) signals and Hold (1) to Hold (M ) Is at a high level, the charge accumulated in the junction capacitance portion of the photodiode PD in all of the M ⁇ N pixel portions P 1,1 to P M, N becomes the gate of the transistor T3. It is transferred to and accumulated in a diffusion region (charge storage unit) connected to the terminal.
  • a diffusion region charge storage unit
  • each signal of each signal and Reset (1) ⁇ Reset (M ) of ⁇ Trans (M) because at a high level, M ⁇ N number of In all of the pixel portions P 1,1 to P M, N , the junction capacitance portion of the photodiode PD is discharged, and the diffusion region (charge storage portion) connected to the gate terminal of the transistor T3 is discharged.
  • each signal of Trans (1) to Trans (M) becomes a low level, and in all of the M ⁇ N pixel portions P 1,1 to P M, N , the photodiode PD responds to the incident light. The generated charges are accumulated in the junction capacitance portion of the photodiode PD until the next reading.
  • the Address (1) signal time t 11 is turned to a high level, Set1 signal at time t 12 is shifted to high level, Set1 signal at time t 13 is shifted to low level, Address at time t 16 (1) signal is low Turn to the level. While the Address (1) signal is at a high level, in each of the N pixel units P 1,1 to P 1, N in the first row, the diffusion region (charge storage unit) connected to the gate terminal of the transistor T3 data corresponding to the amount of charges accumulated is output via the transistor T4 to the read signal line L n, is input to the hold circuit H 1, n. At time t 13 the Set1 signal turns to low level, the hold circuit H 1, n, the switch SW 31, SW 34 is shifted to the open state, the data which has been outputted to the read signal line L n is sampled held Is done.
  • S1 signal is the high level
  • S2 signal is a low level.
  • Hshifta1 (n) and Hshiftb1 (n) are sequentially set to the high level in the N hold circuits H 1,1 to H 1, N and are held by the respective hold circuits H 1, n .
  • Data is sequentially output to the read signal line Hline1 and input to the read unit 50.
  • the Freset signal input and output terminal of the amplifier A 5 is initialized at a high level, the period Freset signal is low level, the read signal line from each holding circuit H 1, n Hline1 output data is inputted to the inverting input terminal of the amplifier a 5, the output data corresponding to the input data is output from the non-inverting output terminal of the amplifier a 5 to. Then, the AD converter 51, the data output from the non-inverting output terminal of the amplifier A 5 is AD converted is output as data Dout.
  • FIG. 8 is a timing chart showing the operation (rolling shutter system) in the second operation mode of the solid-state imaging device 1 of the present embodiment.
  • the data Dout output at this time represents the amount of light incident on the photodiode PD of the N pixel portions P 1,1 to P 1, N in the first row.
  • the data corresponding to the difference of the data held by is read as data Dout through the reading unit 50.
  • the data Dout output at this time represents the amount of light incident on the photodiode PD of the N pixel portions P 2,1 to P 2, N in the second row.
  • Trans (1) signal is turned to low level
  • Address (1) signal turns to the high level.
  • the Reset (1) signal time t 102 is turned to the high level
  • Set1 signal at time t 103 is turned to the high level
  • the time t 104 to Reset (1) signal is shifted to low level
  • Set1 signal at time t 105 is low Turn to the level.
  • the Hold (1) signal remains at the high level.
  • the time t 105 to Set1 signal turns to low level, the N pixel portions P 1, 1 ⁇ P 1, N respectively of the first row, the diffusion region connected to the gate terminal of the transistor T3 (charge accumulating portion) has become the initial state, the data output to the read signal line L n via the transistor T4 is only the noise component.
  • the hold circuit H 1, n, the switch SW 31, SW 34 is turned to an open state, the data of only noise components are output to the read signal line L n is held is sampled.
  • Trans (1) signal at time t 106 is turned to the high level, it turned to time t 107 to Set2 signal is high level, Trans (1) at time t 108 signal is shifted to low level at time t 109 Set2 signal Turns to low level.
  • the Hold (1) signal remains at the high level.
  • the charges accumulated in the junction capacitance portion of the photodiode PD are converted into transistors while the Trans (1) signal is at a high level. It is transferred to and accumulated in a diffusion region (charge storage unit) connected to the gate terminal of T3. Data corresponding to the accumulated charge amount is output via the transistor T4 to the read signal line L n.
  • Trans (1) signal and Reset (1) signal becomes a high level, N pixels of the first line P 1, 1 ⁇ P 1, N in each The junction capacitance portion of the photodiode PD is discharged, and the diffusion region (charge storage portion) connected to the gate terminal of the transistor T3 is discharged. Thereafter, the Trans (1) signal and the Reset (1) signal become low level, and each of the N pixel portions P 1,1 to P 1, N in the first row is changed by the photodiode PD in response to light incidence. The generated charges are accumulated in the junction capacitance portion of the photodiode PD until the next reading.
  • S1 signal is the high level
  • S2 signal is a low level.
  • Hshifta1 in the N holding circuits H 1,1 ⁇ H 1, N ( n) and Hshiftb1 (n) is set to the high level, which is held by each holding circuit H 1, n
  • Data is sequentially output to the read signal line Hline 1 and input to the read unit 50.
  • Hshifta2 (n) and Hshiftb2 (n) are sequentially set to the high level in the N hold circuits H 2,1 to H 2, N , and are held by the respective hold circuits H 2, n.
  • the data (signal component + noise component) is sequentially output to the read signal line Hline2 and input to the read unit 50.
  • the Freset signal input and output terminal of the amplifier A 5 is initialized at a high level, the period Freset signal is low level, the read signal line from each holding circuit H 1, n Hline1 inversion is input to the input terminal, the corresponding data output from the hold circuit H 2, n to the read signal line Hline2 (signal component + noise component) amplifier output data (noise component) amplifier a 5 to It is input to the non-inverting input terminal of a 5, their output data corresponding to the two input data difference is outputted from the inverted output terminal and the non-inverting output terminal of the amplifier a 5 as a differential signal. Then, the AD conversion unit 51, data outputted from the amplifier A 5 is AD converted is output as data Dout.
  • the hold circuits H 1, n , H 2, n of the holding unit 30 operate in parallel and alternately perform data. In addition to sampling, data is output alternately.
  • the reading unit 50 responds to the amount of light incident on the photodiode PD of the pixel unit P m, n based on data alternately output from the hold circuits H 1, n , H 2, n of the holding unit 30. Data Dout is output. Therefore, high-speed imaging is possible in the first operation mode.
  • the pixel unit P m, n of the light receiving unit 10 outputs noise component data at the first time and accumulates at the second time in the second operation mode. Data corresponding to the amount of charge is output.
  • One of the hold circuits H1 , n , H2 , n of the holding unit 30 performs data sampling at the first time, and the other performs data sampling at the second time.
  • the reading unit 50 responds to the amount of light incident on the photodiode PD of the pixel unit P m, n based on the difference in data output from each of the hold circuits H 1, n , H 2, n of the holding unit 30. Output data Dout. Therefore, highly accurate imaging is possible in the second operation mode.
  • the solid-state imaging device 1 of the present embodiment can realize the operations of the first operation mode (high-speed imaging) and the second operation mode (high-precision imaging) with a common configuration, the circuit scale is increased. Can be suppressed.
  • a reading unit 50A may be provided instead of the reading unit 50 as shown in a modification in FIG. Reading section 50 shown in FIG. 2, the non-inverting output terminal and an inverted output switching for switching the connection between the first input terminal 51 1 and the second input terminal 51 and second output terminal and the AD conversion unit 51 of the amplifier A 5
  • the switches SW 55 to SW 58 are included.
  • the reading unit 50A shown in FIG. 9, switching the connection between the inverting input terminal and non-inverting input terminal of the hold circuit H 1, n, H 2, n and the amplifier A 5 of the holder 30 Switches SW 55 to SW 58 are included as input switching units.
  • the reading unit 50A shown in FIG. 9 since the input switching unit to the input side of the amplifier A 5 is provided, is increasing parasitic capacitance and parasitic resistance, is disadvantageous in terms of high-speed operation. From the viewpoint of high-speed operation, as the reading unit 50 shown in FIG. 2, preferably the output switching unit to the output side of the amplifier A 5 is provided.
  • the ⁇ sign may be processed for the digital data Dout output from the AD conversion unit 51 in the first operation mode.
  • the effect of speeding up the imaging is significant when the number of pixels in the row direction is small, and is significant when the number of columns of readout pixels is small. That is, since the operation of sampling output data from each pixel unit of the light receiving unit 10 by the holding unit 30 is performed for each row, the time required for this operation does not depend on the number of pixels in the column direction. On the other hand, the operation of outputting the output data from the holding unit 30 from the reading unit 50 is substantially proportional to the number of pixels in the column direction.
  • the data in the first operation mode some of the columns of N rows of the photodetecting section 10, a hold circuit H 1, n of the holding portion 30, H 2, n is the operation in parallel, alternately
  • the sampling unit performs data output alternately
  • the reading unit 50 performs the pixel unit P m, based on the data alternately output from the hold circuits H 1, n , H 2, n of the holding unit 30 .
  • the data of the pixel unit may be read for some of the M rows of the light receiving unit 10. Further, in the second operation mode, data of the pixel unit may be read out for some of the M rows of the light receiving unit 10 or for some of the N columns of the light receiving unit 10. Good.
  • Solid-state imaging device 10 Light-receiving part 20 Row selection part 30 Holding part 40 Column selection part 50 Reading part 60 Control part P1,1 -PM , N pixel part H1,1 -H2 , N hold circuit

Abstract

　固体撮像装置１は、受光部１０、行選択部２０、保持部３０、列選択部４０、読出部５０および制御部６０を備える。受光部１０はＭ×Ｎ個の画素部Ｐ１,１～ＰＭ,Ｎを含む。保持部３０は２Ｎ個のホールド回路Ｈ１,１～Ｈ２,Ｎを含む。第１動作モードのときに、保持部３０のホールド回路Ｈ１,ｎ，Ｈ２,ｎは、パラレルに動作をして、交互にデータサンプリングを行うとともに、交互にデータ出力を行う。読出部５０は、保持部３０のホールド回路Ｈ１,ｎ，Ｈ２,ｎから交互に出力されるデータに基づいて、画素部Ｐｍ,ｎのフォトダイオードへの入射光量に応じたデータＤoutを出力する。

Description

固体撮像装置
　本発明は、固体撮像装置に関するものである。
　固体撮像装置は、１次元または２次元に配列された複数の画素部を含む受光部を備えており、各画素部は、入射光量に応じた量の電荷を発生するフォトダイオードを有している。このような固体撮像装置は、１次元または２次元の画像を取得することができる。固体撮像装置は、各画素部から出力されるデータからノイズ成分を除去して高精度の撮像をすることが要求される場合が多い。
　高精度の撮像を可能とすることを意図した発明が特許文献１に開示されている。この文献に開示された発明の固体撮像装置は、画素部から出力されるノイズ成分のみのデータと、画素部から出力される信号成分にノイズ成分が重畳されたデータとの差分を求めることで、ノイズ成分が除去された信号成分のデータを得ることができて、高精度の撮像をすることができるとされている。
特開２００６－１２９２２１号公報
　固体撮像装置は、高精度の撮像をすることが要求される場合の他、高速の撮像をすることが要求される場合もある。しかし、特許文献１に開示された発明の固体撮像装置は、高速の撮像をするには限界がある。また、高精度の撮像および高速の撮像の双方を可能とするために、画素部からデータを読み出す回路を２つ設けることが考えられるが、この場合には回路規模が大きくなってしまう。
　本発明は、上記問題点を解消する為になされたものであり、高精度の撮像および高速の撮像の双方が可能で回路規模の大型化を抑制することができる固体撮像装置を提供することを目的とする。
　本発明の固体撮像装置は、(1)
Ｍ行Ｎ列に配列されたＭ×Ｎ個の画素部Ｐ１,１～ＰＭ,Ｎを含み、各画素部Ｐｍ,ｎが、入射光量に応じた量の電荷を発生するフォトダイオードと、該電荷を蓄積する電荷蓄積部とを有し、電荷蓄積部における蓄積電荷量に応じたデータを出力する受光部と、(2) ２Ｎ個のホールド回路Ｈ１,１～Ｈ２,Ｎを含み、各ホールド回路Ｈ１,ｎ，Ｈ２,ｎが、受光部の第ｎ列のＭ個の画素部Ｐ１,ｎ～ＰＭ,ｎのうちの何れかから出力されるデータをサンプリングして保持し出力する保持部と、(3) 保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎの双方または一方から出力されるデータを入力して、その入力したデータに基づいて画素部Ｐｍ,ｎのフォトダイオードへの入射光量に応じたデータを出力する読出部と、(4) 保持部および読出部それぞれの動作を制御する制御手段と、を備えることを特徴とする。ただし、Ｍは１以上の整数であり、Ｎは２以上の整数であり、ｍは１以上Ｍ以下の整数であり、ｎは１以上Ｎ以下の整数である。
　さらに、本発明の固体撮像装置では、制御手段は、(a) 第１動作モードにおいて、保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎに対して、パラレルに動作をさせて交互にデータサンプリングを行わせるとともに交互にデータ出力を行わせ、読出部に対して、保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎから交互に出力されるデータに基づいて画素部Ｐｍ,ｎのフォトダイオードへの入射光量に応じたデータを出力させ、(b) 第２動作モードにおいて、受光部の画素部Ｐｍ,ｎに対して、第１時刻にノイズ成分のデータを出力させるとともに、第２時刻に蓄積電荷量に応じたデータを出力させ、保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎのうち一方に対して第１時刻にデータサンプリングを行わせるとともに、他方に対して第２時刻にデータサンプリングを行わせ、読出部に対して、保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎそれぞれから出力されるデータの差分に基づいて画素部Ｐｍ,ｎのフォトダイオードへの入射光量に応じたデータを出力させることを特徴とする。
　本発明の固体撮像装置では、制御手段は、第１動作モードにおいて、受光部のＮ列のうちの一部の列について、保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎに対して、パラレルに動作をさせて交互にデータサンプリングを行わせるとともに交互にデータ出力を行わせ、読出部に対して、保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎから交互に出力されるデータに基づいて画素部Ｐｍ,ｎのフォトダイオードへの入射光量に応じたデータを出力させるのが好適である。
　本発明の固体撮像装置では、読出部は、(1) 反転入力端子，非反転入力端子，反転出力端子および非反転出力端子を有し、保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎのうちの一方から出力されるデータを反転入力端子に入力し、他方から出力されるデータを非反転入力端子に入力するアンプと、(2) アンプの反転入力端子と非反転出力端子との間に設けられた第１容量素子と、(3) アンプの非反転入力端子と反転出力端子との間に設けられた第２容量素子と、(4) アンプの反転入力端子および非反転出力端子それぞれの電位を初期化する第１初期化手段と、(5) アンプの非反転入力端子および反転出力端子それぞれの電位を初期化する第２初期化手段と、を含むのが好適である。
　読出部は、第１入力端子および第２入力端子を有し、アンプの非反転出力端子および反転出力端子のうちの一方から出力されるデータを第１入力端子に入力し、他方から出力されるデータを第２入力端子に入力して、第１入力端子および第２入力端子それぞれに入力されたデータの差分に応じたデジタル値を出力するＡＤ変換部を更に含むのが好適である。読出部は、アンプの非反転出力端子および反転出力端子とＡＤ変換部の第１入力端子および第２入力端子との間の接続を切り替える出力切替部を更に含むのが好適である。また、読出部は、保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎとアンプの反転入力端子および非反転入力端子との間の接続を切り替える入力切替部を更に含むのも好適である。
　本発明の固体撮像装置は、高精度の撮像および高速の撮像の双方が可能で、回路規模の大型化を抑制することができる。
図１は、本実施形態の固体撮像装置１の構成を示す図である。 図２は、本実施形態の固体撮像装置１の画素部Ｐｍ,ｎ、ホールド回路Ｈ１,ｎ，Ｈ２,ｎおよび読出部５０それぞれの回路構成を示す図である。 図３は、本実施形態の固体撮像装置１の行選択部２０の回路構成を示す図である。 図４は、本実施形態の固体撮像装置１の列選択部４０の回路構成を示す図である。 図５は、本実施形態の固体撮像装置１の動作の概要を説明する図である。 図６は、本実施形態の固体撮像装置１の第１動作モードの動作（ローリングシャッタ方式）を示すタイミングチャートである。 図７は、本実施形態の固体撮像装置１の第１動作モードの動作（グローバルシャッタ方式）を示すタイミングチャートである。 図８は、本実施形態の固体撮像装置１の第２動作モードの動作（ローリングシャッタ方式）を示すタイミングチャートである。 図９は、本実施形態の固体撮像装置１の回路構成の変形例を示す図である。
　以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
　図１は、本実施形態の固体撮像装置１の構成を示す図である。固体撮像装置１は、受光部１０、行選択部２０、保持部３０、列選択部４０、読出部５０および制御部６０を備える。
　受光部１０はＭ×Ｎ個の画素部Ｐ１,１～ＰＭ,Ｎを含む。Ｍ×Ｎ個の画素部Ｐ１,１～ＰＭ,Ｎは、共通の構成を有していて、Ｍ行Ｎ列に配列されている。各画素部Ｐｍ,ｎは第ｍ行第ｎ列に位置している。ここで、Ｍは１以上の整数であり、Ｎは２以上の整数であり、ｍは１以上Ｍ以下の各整数であり、ｎは１以上Ｎ以下の各整数である。なお、Ｍ＝１の場合、１×Ｎ個の画素部Ｐ１,１～Ｐ１,Ｎは１次元配列されている。Ｍ≧２の場合、Ｍ×Ｎ個の画素部Ｐ１,１～ＰＭ,Ｎは２次元配列されている。以下では、Ｍ≧２の場合について説明する。
　各画素部Ｐｍ,ｎは、入射光量に応じた量の電荷を発生するフォトダイオードと、該電荷を蓄積する電荷蓄積部とを有する。各画素部Ｐｍ,ｎは、行選択部２０から制御信号線を介して受け取った各種の制御信号に基づいて、フォトダイオードで発生した電荷を電荷蓄積部に蓄積し、その電荷蓄積部における蓄積電荷量に応じたデータを読出信号線Ｌｎへ出力する。
　行選択部２０は、受光部１０の各画素部Ｐｍ,ｎの動作を制御するための各種の制御信号を出力する。より具体的には、行選択部２０は、各画素部Ｐｍ,ｎに対してフォトダイオードで発生した電荷を電荷蓄積部に蓄積させる。また、行選択部２０は、受光部１０における各行を選択して行毎に各画素部Ｐｍ,ｎに対して電荷蓄積部における蓄積電荷量に応じたデータを読出信号線Ｌｎへ出力させる。
　保持部３０は２Ｎ個のホールド回路Ｈ１,１～Ｈ２,Ｎを含む。２Ｎ個のホールド回路Ｈ１,１～Ｈ２,Ｎは共通の構成を有している。ホールド回路Ｈ１,ｎ，Ｈ２,ｎは、読出信号線Ｌｎと接続されており、行選択部２０により選択された受光部１０における第ｍ行の各画素部Ｐｍ,ｎから読出信号線Ｌｎへ出力されたデータをサンプリングして保持する。ホールド回路Ｈ１,ｎは、保持しているデータを信号読出線Ｈline1へ出力する。ホールド回路Ｈ２,ｎは、保持しているデータを信号読出線Ｈline2へ出力する。ホールド回路Ｈ１,ｎ，Ｈ２,ｎそれぞれの動作タイミングは互いに異なる。
　列選択部４０は、保持部３０の２Ｎ個のホールド回路Ｈ１,１～Ｈ２,Ｎの動作を制御するための各種の制御信号を出力する。より具体的には、列選択部４０は、各ホールド回路に対して、所定時刻にデータサンプリングを行わせ、所定時刻にデータ出力を行わせる。
　読出部５０は、保持部４０のホールド回路Ｈ１,ｎ，Ｈ２,ｎの双方または一方から出力されるデータを入力して、その入力したデータに基づいて画素部Ｐｍ,ｎのフォトダイオードへの入射光量に応じたデータＤoutを出力する。
　制御部６０は、行選択部２０、保持部３０、列選択部４０および読出部５０それぞれの動作を制御する。制御部６０は、行選択部２０の動作を制御することで受光部１０の動作を制御し、列選択部４０の動作を制御することで保持部３０の動作を制御する。
　図２は、本実施形態の固体撮像装置１の画素部Ｐｍ,ｎ、ホールド回路Ｈ１,ｎ，Ｈ２,ｎおよび読出部５０それぞれの回路構成を示す図である。同図では、受光部１０においてはＭ×Ｎ個の画素部Ｐ１,１～ＰＭ,Ｎのうち第ｍ行第ｎ列の画素部Ｐｍ,ｎが代表して示され、また、保持部３０においては読出信号線Ｌｎにより該画素部Ｐｍ,ｎと接続されるホールド回路Ｈ１,ｎ，Ｈ２,ｎが示されている。
　各画素部Ｐｍ,ｎは、ＡＰＳ（Active Pixel Sensor）方式のものであって、フォトダイオードＰＤおよび５個のＭＯＳトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５を含む。この図に示されるように、トランジスタＴ１，トランジスタＴ２およびフォトダイオードＰＤは順に直列的に接続されていて、トランジスタＴ１のドレイン端子に基準電圧Ｖｒが入力され、フォトダイオードＰＤのアノ－ド端子が接地されている。トランジスタＴ１とトランジスタＴ２との接続点は、トランジスタＴ５を介してトランジスタＴ３のゲート端子に接続されている。
　トランジスタＴ３のドレイン端子に基準電圧Ｖｒが入力される。トランジスタＴ３のソース端子は、トランジスタＴ４のドレイン端子と接続されている。各画素部Ｐｍ,ｎのトランジスタＴ４のソース端子は、読出信号線Ｌｎに接続されている。読出信号線Ｌｎには定電流源が接続されている。
　各画素部Ｐｍ,ｎのリセット用のトランジスタＴ１のゲート端子は、行選択部２０から出力されるReset(m)信号が入力される。各画素部Ｐｍ,ｎの転送用のトランジスタＴ２のゲート端子は、行選択部２０から出力されるTrans(m)信号が入力される。各画素部Ｐｍ,ｎのホールド用のトランジスタＴ５のゲート端子は、行選択部２０から出力されるHold(m)信号が入力される。各画素部Ｐｍ,ｎの出力選択用のトランジスタＴ４のゲート端子は、行選択部２０から出力されるAddress(m)信号が入力される。これらの制御信号（Reset(m)信号，Trans(m)信号，Hold(m)信号，Address(m)信号）は、行選択部２０から第ｍ行のＮ個の画素部Ｐｍ,１～Ｐｍ,Ｎに対して共通に入力される。
　Reset(m)信号，Trans(m)信号およびHold(m)信号がハイレベルであるとき、フォトダイオードＰＤの接合容量部が放電され、また、トランジスタＴ３のゲート端子に接続される拡散領域（電荷蓄積部）が放電される。Trans(m)信号がローレベルであるとき、フォトダイオードＰＤで発生した電荷は接合容量部に蓄積されていく。Reset(m)信号がローレベルであって、Trans(m)信号およびHold(m)信号がハイレベルであると、フォトダイオードＰＤの接合容量部に蓄積されていた電荷は、トランジスタＴ３のゲート端子に接続される拡散領域（電荷蓄積部）に転送され蓄積される。
　Address(m)信号がハイレベルであるとき、トランジスタＴ３のゲート端子に接続される拡散領域（電荷蓄積部）に蓄積されている電荷量に応じたデータ（ノイズ成分が重畳された信号成分のデータ）が、トランジスタＴ４を経て読出信号線Ｌｎへ出力される。すなわち、トランジスタＴ４は、電荷蓄積部における蓄積電荷量に応じたデータを読出信号線Ｌｎへ出力するためのスイッチとして作用する。なお、電荷蓄積部が放電状態にあるときには、ノイズ成分のみのデータがトランジスタＴ４を経て読出信号線Ｌｎへ出力される。
　ホールド回路Ｈ１,ｎは、容量素子Ｃ３および４つのスイッチＳＷ３１～ＳＷ３４を含む。ホールド回路Ｈ１,ｎでは、容量素子Ｃ３の一端は、スイッチＳＷ３１を介して読出信号線Ｌｎと接続され、スイッチＳＷ３２を介して基準電圧Ｖref1が入力される。容量素子Ｃ３の他端は、スイッチＳＷ３３を介して読出信号線Ｈline1と接続され、スイッチＳＷ３４を介して基準電圧Ｖref2が入力される。スイッチＳＷ３１，ＳＷ３４は、制御部６０から出力されるSet1信号のレベルに応じて開閉する。スイッチＳＷ３２は、列選択部４０から出力されるHshiftb1(n)信号のレベルに応じて開閉する。スイッチＳＷ３３は、列選択部４０から出力されるHshifta1(n)信号のレベルに応じて開閉する。Set1信号は、Ｎ個のホールド回路Ｈ１,１～Ｈ１,Ｎに対して共通に入力される。
　ホールド回路Ｈ１,ｎは、Hshifta1(n)信号およびHshiftb1(n)信号がローレベルでスイッチＳＷ３２，ＳＷ３３が開いているときに、所定時刻にSet1信号がハイレベルからローレベルに転じて、スイッチＳＷ３１，ＳＷ３４が閉状態から開状態に転じると、その時刻に読出信号線Ｌｎに出力されていたデータに応じた量の電荷を容量素子Ｃ３に蓄積してデータサンプリングを行う。その後、ホールド回路Ｈ１,ｎは、Hshifta1(n)信号がハイレベルに転じてスイッチＳＷ３３が閉状態に転じ、Hshiftb1(n)信号がハイレベルに転じてスイッチＳＷ３２が閉状態に転じると、容量素子Ｃ３に保持されていたデータを読出信号線Ｈline1に出力する。
　ホールド回路Ｈ２,ｎも、容量素子Ｃ３および４つのスイッチＳＷ３１～ＳＷ３４を含む。ホールド回路Ｈ２,ｎでは、容量素子Ｃ３の一端は、スイッチＳＷ３１を介して読出信号線Ｌｎと接続され、スイッチＳＷ３２を介して基準電圧Ｖref1が入力される。容量素子Ｃ３の他端は、スイッチＳＷ３３を介して読出信号線Ｈline2と接続され、スイッチＳＷ３４を介して基準電圧Ｖref2が入力される。スイッチＳＷ３１，ＳＷ３４は、制御部６０から出力されるSet2信号のレベルに応じて開閉する。スイッチＳＷ３２は、列選択部４０から出力されるHshiftb2(n)信号のレベルに応じて開閉する。スイッチＳＷ３３は、列選択部４０から出力されるHshifta2(n)信号のレベルに応じて開閉する。Set2信号は、Ｎ個のホールド回路Ｈ２,１～Ｈ２,Ｎに対して共通に入力される。
　ホールド回路Ｈ２,ｎは、Hshifta2(n)信号およびHshiftb2(n)信号がローレベルでスイッチＳＷ３２，ＳＷ３３が開いているときに、所定時刻にSet2信号がハイレベルからローレベルに転じて、スイッチＳＷ３１，ＳＷ３４が閉状態から開状態に転じると、その時刻に読出信号線Ｌｎに出力されていたデータに応じた量の電荷を容量素子Ｃ３に蓄積してデータサンプリングを行う。その後、ホールド回路Ｈ２,ｎは、Hshifta2(n)信号がハイレベルに転じてスイッチＳＷ３３が閉状態に転じ、Hshiftb2(n)信号がハイレベルに転じてスイッチＳＷ３２が閉状態に転じると、容量素子Ｃ３に保持されていたデータを読出信号線Ｈline2に出力する。
　読出部５０は、フルディファレンシャルアンプＡ５、容量素子Ｃ５１，Ｃ５２、スイッチＳＷ５１～ＳＷ５４、スイッチＳＷ５５～ＳＷ５８およびＡＤ変換部５１を含む。
　アンプＡ５は、反転入力端子，非反転入力端子，反転出力端子および非反転出力端子を有する。アンプＡ５の反転入力端子と非反転出力端子との間に容量素子Ｃ５１が設けられている。アンプＡ５の非反転入力端子と反転出力端子との間に容量素子Ｃ５２が設けられている。容量素子Ｃ５１，Ｃ５２それぞれの容量値は互いに等しい。アンプＡ５は、ホールド回路Ｈ１,ｎから読出信号線Ｈline1に出力されるデータを反転入力端子に入力し、ホールド回路Ｈ２,ｎから読出信号線Ｈline2に出力されるデータを非反転入力端子に入力する。
　アンプＡ５の反転入力端子は、スイッチＳＷ５１を介して基準電位Ｖref2が入力される。アンプＡ５の非反転出力端子は、スイッチＳＷ５２を介して基準電位Ｖref2が入力される。アンプＡ５の非反転入力端子は、スイッチＳＷ５３を介して基準電位Ｖref2が入力される。アンプＡ５の反転出力端子は、スイッチＳＷ５４を介して基準電位Ｖref2が入力される。スイッチＳＷ５１，ＳＷ５２は、制御部６０から与えられるFreset信号がハイレベルであるときに閉じて、アンプＡ５の反転入力端子および非反転出力端子それぞれの電位を初期化することができる。スイッチＳＷ５３，ＳＷ５４は、制御部６０から与えられるFreset信号がハイレベルであるときに閉じて、アンプＡ５の非反転入力端子および反転出力端子それぞれの電位を初期化することができる。
　ＡＤ変換部５１は、第１入力端子５１１および第２入力端子５１２を有し、第１入力端子５１１および第２入力端子５１２それぞれに入力されたデータの差分に応じたデジタル値Ｄoutを出力する。
　スイッチＳＷ５５は、アンプＡ５の非反転出力端子とＡＤ変換部５１の第１入力端子５１１との間に設けられている。スイッチＳＷ５６は、アンプＡ５の非反転出力端子とＡＤ変換部５１の第２入力端子５１２との間に設けられている。スイッチＳＷ５７は、アンプＡ５の反転出力端子とＡＤ変換部５１の第１入力端子５１１との間に設けられている。スイッチＳＷ５８は、アンプＡ５の反転出力端子とＡＤ変換部５１の第２入力端子５１２との間に設けられている。
　スイッチＳＷ５５，ＳＷ５８は、制御部６０から与えられるＳ１信号がハイレベルであるときに閉じる。スイッチＳＷ５６，ＳＷ５７は、制御部６０から与えられるＳ２信号がハイレベルであるときに閉じる。Ｓ１信号およびＳ２信号のうち一方がハイレベルであるとき他方はローレベルであり、スイッチＳＷ５５，ＳＷ５８およびスイッチＳＷ５６，ＳＷ５７のうち一方が閉状態であるとき他方は開状態である。スイッチＳＷ５５～ＳＷ５８は、アンプＡ５の非反転出力端子および反転出力端子とＡＤ変換部５１の第１入力端子５１１および第２入力端子５１２との間の接続を切り替える出力切替部を構成する。
　図３は、本実施形態の固体撮像装置１の行選択部２０の回路構成を示す図である。行選択部２０は、制御部６０から出力される行選択信号、Reset信号、Trans信号、Hold信号およびAddress信号を入力する。行選択信号は、受光部１０のＭ行のうち電荷蓄積動作およびデータ出力動作等を行わせる行を選択するための信号である。デコーダ２１は、入力した行選択信号に基づいてレベルが設定されたvshift(1)～vshift(M)の各信号を出力する。入力した行選択信号が選択する行が第ｍ行であれば、vshift(m)信号が選択的にハイレベルとされる。
　行選択部２０において、ＮＡＮＤ回路２２～２５およびＩＮＶ回路２６～２９はＭ組設けられるが、同図ではvshift(m)信号が入力される組のみが示されている。ＮＡＮＤ回路２２およびＩＮＶ回路２６は、vshift(m)信号とReset信号との論理積であるReset(m)信号を出力する。ＮＡＮＤ回路２３およびＩＮＶ回路２７は、vshift(m)信号とTrans信号との論理積であるTrans(m)信号を出力する。ＮＡＮＤ回路２４およびＩＮＶ回路２８は、vshift(m)信号とHold信号との論理積であるHold(m)信号を出力する。ＮＡＮＤ回路２５およびＩＮＶ回路２９は、vshift(m)信号とAddress信号との論理積であるAddress(m)信号を出力する。
　図４は、本実施形態の固体撮像装置１の列選択部４０の回路構成を示す図である。列選択部４０は、制御部６０から出力される列選択信号、Hshifta1信号、Hshiftb1信号、Hshifta2信号およびHshiftb2信号を入力する。列選択信号は、保持部３０のＮ列のうちデータ出力を行わせる列を選択するための信号である。デコーダ４１は、入力した列選択信号に基づいてレベルが設定されたhshift(1)～hshift(N)の各信号を出力する。入力した列選択信号が選択する列が第ｎ列であれば、hshift(n)信号が選択的にハイレベルとされる。
　列選択部４０において、ＮＡＮＤ回路４２～４５およびＩＮＶ回路４６～４９はＮ組設けられるが、同図ではhshift(n)信号が入力される組のみが示されている。ＮＡＮＤ回路４２およびＩＮＶ回路４６は、hshift(n)信号とHshifta1信号との論理積であるHshifta1(n)信号を出力する。ＮＡＮＤ回路４３およびＩＮＶ回路４７は、hshift(n)信号とHshiftb1信号との論理積であるHshiftb1(n)信号を出力する。ＮＡＮＤ回路４４およびＩＮＶ回路４８は、hshift(n)信号とHshifta2信号との論理積であるHshifta2(n)信号を出力する。ＮＡＮＤ回路４５およびＩＮＶ回路４９は、hshift(n)信号とHshiftb2信号との論理積であるHshiftb2(n)信号を出力する。
　図５は、本実施形態の固体撮像装置１の動作の概要を説明する図である。固体撮像装置１は、制御部６０による制御の態様が互いに異なる第１動作モードおよび第２動作モードを少なくとも有する。同図において、「転送」は、受光部１０の或る行の画素部Ｐｍ,ｎから出力されるデータを保持部３０のホールド回路Ｈ１,ｎまたはＨ２,ｎによりサンプリングすることを表す。「読み出し」は、保持部３０のホールド回路Ｈ１,ｎまたはＨ２,ｎにより保持されたデータを読出部５０によりデータＤoutとして読み出すことを表す。
　同図（ａ）に示される第１動作モードでは、保持部３０のホールド回路Ｈ１,ｎ，Ｈ２,ｎは、パラレルに動作をして、交互にデータサンプリングを行うとともに、交互にデータ出力を行う。すなわち、ホールド回路Ｈ１,ｎ，Ｈ２,ｎのうち一方がデータサンプリングしている期間と、他方がデータ出力している期間とは、少なくとも一部が重なっている。ホールド回路Ｈ１,ｎ，Ｈ２,ｎのうち何れがデータ出力をするかに応じて、Ｓ１信号およびＳ２信号の何れかがハイレベルとなり、スイッチＳＷ５５，ＳＷ５８およびスイッチＳＷ５６，ＳＷ５７のうち何れかが閉状態となる。そして、読出部５０は、保持部３０のホールド回路Ｈ１,ｎ，Ｈ２,ｎから交互に出力されるデータに基づいて、画素部Ｐｍ,ｎのフォトダイオードへの入射光量に応じたデータＤoutを出力する。
　同図（ａ）に示されるように、１以上Ｎ／２以下の整数をｋとすると、期間Ｔ2k-1に、第(2k-1)行の各画素部Ｐ2k-1,ｎのデータがホールド回路Ｈ１,ｎによりサンプリングされ、そのホールド回路Ｈ１,ｎにより保持されたデータが読出部５０を経てデータＤoutとして読み出される。期間Ｔ2kに、第2k行の各画素部Ｐ2k,ｎのデータがホールド回路Ｈ２,ｎによりサンプリングされ、そのホールド回路Ｈ２,ｎにより保持されたデータが読出部５０を経てデータＤoutとして読み出される。期間Ｔ2k-1中のホールド回路Ｈ１,ｎによるデータ出力の期間と、期間Ｔ2k中のホールド回路Ｈ２,ｎによるデータサンプリングの期間とは、少なくとも一部が重なっている。期間Ｔ2k中のホールド回路Ｈ２,ｎによるデータ出力の期間と、期間Ｔ2k+1中のホールド回路Ｈ１,ｎによるデータサンプリングの期間とは、少なくとも一部が重なっている。
　同図（ｂ）に示される第２動作モードでは、受光部１０の画素部Ｐｍ,ｎは、第１時刻にノイズ成分のデータを出力するとともに、第２時刻に蓄積電荷量に応じたデータを出力する。保持部３０のホールド回路Ｈ１,ｎ，Ｈ２,ｎのうち一方は第１時刻にデータサンプリングを行うとともに、他方は第２時刻にデータサンプリングを行う。Ｓ１信号およびＳ２信号のうち一方はハイレベルのままであり他方はローレベルのままであり、スイッチＳＷ５５，ＳＷ５８およびスイッチＳＷ５６，ＳＷ５７のうち一方は閉状態のままであり他方は開状態のままである。そして、読出部５０は、保持部３０のホールド回路Ｈ１,ｎ，Ｈ２,ｎそれぞれから出力されるデータの差分に基づいて、画素部Ｐｍ,ｎのフォトダイオードへの入射光量に応じたデータＤoutを出力する。
　同図（ｂ）に示されるように、期間Ｔｍに、第１時刻に第ｍ行の各画素部Ｐｍ,ｎのノイズ成分のデータがホールド回路Ｈ１,ｎによりサンプリングされ、第２時刻に第ｍ行の各画素部Ｐｍ,ｎの蓄積電荷量に応じたデータがホールド回路Ｈ２,ｎによりサンプリングされ、その後、ホールド回路Ｈ１,ｎ，Ｈ２,ｎそれぞれにより保持されたデータの差分が読出部５０からデータＤoutとして読み出される。期間Ｔｍにおけるデータサンプリングおよびデータ出力に続いて、期間Ｔｍ＋１におけるデータサンプリングおよびデータ出力が行われる。
　なお、第１動作モードおよび第２動作モードの何れにおいても、ローリングシャッタ方式およびグローバルシャッタ方式の双方が可能である。ローリングシャッタ方式では、受光部１０の各行の電荷蓄積期間が一定時間ずつシフトしたものとされる。グローバルシャッタ方式では、受光部１０の全行の電荷蓄積期間が共通とされる。
　以下、図６～図８を用いて、本実施形態の固体撮像装置１の動作の詳細を説明する。図６は、第１動作モードの動作（ローリングシャッタ方式）を示す。図７は、第１動作モードの動作（グローバルシャッタ方式）を示す。図８は、第２動作モードの動作（ローリングシャッタ方式）を示す。これらの図には、画素部Ｐｍ,ｎの動作の制御に用いられるTrans信号，Reset信号，Hold信号およびAddress信号、ホールド回路Ｈ１,ｎの動作の制御に用いられるSet1信号，Hshifta1信号およびHshiftb1信号、ホールド回路Ｈ２,ｎの動作の制御に用いられるSet2信号，Hshifta2信号およびHshiftb2信号、読出部５０の動作の制御に用いられるFreset信号，Ｓ１信号およびＳ２信号、ならびに、読出部５０から出力されるデータＤout、が順に示されている。
　図６は、本実施形態の固体撮像装置１の第１動作モードの動作（ローリングシャッタ方式）を示すタイミングチャートである。
　期間Ｔ１は、時刻ｔ１１から時刻ｔ３１までの期間を含む。そのうち、時刻ｔ１１から時刻ｔ１６までの期間に、第１行の各画素部Ｐ１,ｎのデータがホールド回路Ｈ１,ｎによりサンプリングされ、時刻ｔ２１から時刻ｔ３１までの期間に、各ホールド回路Ｈ１,ｎにより保持されたデータが読出部５０を経てデータＤoutとして読み出される。このとき出力されるデータＤoutは、第１行のＮ個の画素部Ｐ１,１～Ｐ１,ＮのフォトダイオードＰＤへの入射光量を表す。
　期間Ｔ２は、時刻ｔ２１から時刻ｔ４１までの期間を含む。そのうち、時刻ｔ２１から時刻ｔ２６までの期間に、第２行の各画素部Ｐ２,ｎのデータがホールド回路Ｈ２,ｎによりサンプリングされ、時刻ｔ３１から時刻ｔ４１までの期間に、各ホールド回路Ｈ２,ｎにより保持されたデータが読出部５０を経てデータＤoutとして読み出される。このとき出力されるデータＤoutは、第２行のＮ個の画素部Ｐ２,１～Ｐ２,ＮのフォトダイオードＰＤへの入射光量を表す。
　以降の各行についても同様の動作が繰り返されて、ホールド回路Ｈ１,ｎ，Ｈ２,ｎは、パラレルに動作をして、交互にデータサンプリングを行うとともに、交互にデータ出力を行う。各期間Ｔｍの動作は、ホールド回路Ｈ１,ｎ，Ｈ２,ｎが交互に用いられる点を除いて共通である。以下では期間Ｔ１の動作について説明する。
　時刻ｔ１１にAddress(1)信号がハイレベルに転じ、時刻ｔ１２にTrans(1)信号およびSet1信号がハイレベルに転じ、時刻ｔ１３にSet1信号がローレベルに転じる。この間、Reset(1)信号はローレベルのままであり、Hold(1)信号はハイレベルのままである。したがって、第１行のＮ個の画素部Ｐ１,１～Ｐ１,Ｎそれぞれにおいて、フォトダイオードＰＤの接合容量部に蓄積されていた電荷は、時刻ｔ１２以降、トランジスタＴ３のゲート端子に接続される拡散領域（電荷蓄積部）に転送され蓄積される。その蓄積電荷量に応じたデータが、トランジスタＴ４を経て読出信号線Ｌｎへ出力され、ホールド回路Ｈ１,ｎに入力される。そして、Set1信号がローレベルに転じる時刻ｔ１３に、ホールド回路Ｈ１,ｎにおいて、スイッチＳＷ３１，ＳＷ３４が開状態に転じて、読出信号線Ｌｎに出力されていたデータがサンプリングされ保持される。
　ホールド回路Ｈ１,ｎによるデータサンプリングの後、時刻ｔ１４にReset(1)信号がハイレベルに転じ、時刻ｔ１５にTrans(1)信号がローレベルに転じ、時刻ｔ１６にReset(1)信号およびAddress(1)信号がローレベルに転じる。Trans(1)信号，Reset(1)信号およびHold(1)信号がハイレベルである期間に、第１行のＮ個の画素部Ｐ１,１～Ｐ１,Ｎそれぞれにおいて、フォトダイオードＰＤの接合容量部が放電され、また、トランジスタＴ３のゲート端子に接続される拡散領域（電荷蓄積部）が放電される。その後、Trans(1)信号およびReset(1)信号がローレベルとなって、光入射に応じてフォトダイオードＰＤで発生した電荷は、次回の読出し時までフォトダイオードＰＤの接合容量部に蓄積されていく。
　時刻ｔ２１から時刻ｔ３１までの間、読出部５０において、Ｓ１信号がハイレベルとされ、Ｓ２信号がローレベルとされる。そして、この期間では、Ｎ個のホールド回路Ｈ１,１～Ｈ１,Ｎにおいて順次にHshifta1(n)およびHshiftb1(n)がハイレベルとされて、各ホールド回路Ｈ１,ｎにより保持されたデータが順次に読出信号線Ｈline1に出力され読出部５０に入力される。読出部５０においては、Freset信号がハイレベルとなってアンプＡ５の入出力端子が初期化された後、Freset信号がローレベルである期間に、各ホールド回路Ｈ１,ｎから読出信号線Ｈline1に出力されたデータがアンプＡ５の反転入力端子に入力されて、その入力データに応じた出力データがアンプＡ５の非反転出力端子から出力される。そして、ＡＤ変換部５１において、アンプＡ５の非反転出力端子から出力されるデータがＡＤ変換されてデータＤoutとして出力される。
　図７は、本実施形態の固体撮像装置１の第１動作モードの動作（グローバルシャッタ方式）を示すタイミングチャートである。
　期間Ｔ１は、時刻ｔ１１から時刻ｔ３１までの期間を含む。そのうち、時刻ｔ１１から時刻ｔ１６までの期間に、第１行の各画素部Ｐ１,ｎのデータがホールド回路Ｈ１,ｎによりサンプリングされ、時刻ｔ２１から時刻ｔ３１までの期間に、各ホールド回路Ｈ１,ｎにより保持されたデータが読出部５０を経てデータＤoutとして読み出される。このとき出力されるデータＤoutは、第１行のＮ個の画素部Ｐ１,１～Ｐ１,ＮのフォトダイオードＰＤへの入射光量を表す。
　期間Ｔ２は、時刻ｔ２１から時刻ｔ４１までの期間を含む。そのうち、時刻ｔ２１から時刻ｔ２６までの期間に、第２行の各画素部Ｐ２,ｎのデータがホールド回路Ｈ２,ｎによりサンプリングされ、時刻ｔ３１から時刻ｔ４１までの期間に、各ホールド回路Ｈ２,ｎにより保持されたデータが読出部５０を経てデータＤoutとして読み出される。このとき出力されるデータＤoutは、第２行のＮ個の画素部Ｐ２,１～Ｐ２,ＮのフォトダイオードＰＤへの入射光量を表す。
　以降の各行についても同様の動作が繰り返されて、ホールド回路Ｈ１,ｎ，Ｈ２,ｎは、パラレルに動作をして、交互にデータサンプリングを行うとともに、交互にデータ出力を行う。各期間Ｔｍの動作は、ホールド回路Ｈ１,ｎ，Ｈ２,ｎが交互に用いられる点を除いて共通である。グローバルシャッタ方式の場合、期間Ｔ１の前の期間Ｔ０（時刻ｔ０１～時刻ｔ１１）に、Ｍ×Ｎ個の画素部Ｐ１,１～ＰＭ,Ｎの全てにおいて、フォトダイオードＰＤの接合容量部に蓄積されていた電荷が、トランジスタＴ３のゲート端子に接続される拡散領域（電荷蓄積部）に転送され蓄積される。以下では期間Ｔ０および期間Ｔ１の動作について説明する。
　時刻ｔ０１にHold(1)～Hold(M)の各信号がハイレベルに転じ、時刻ｔ０２にReset(1)～Reset(M)の各信号がローレベルに転じ、時刻ｔ０３にTrans(1)～Trans(M)の各信号がハイレベルに転じ、時刻ｔ０４にHold(1)～Hold(M)の各信号がローレベルに転じ、時刻ｔ１１にReset(1)～Reset(M)の各信号がハイレベルに転じる。時刻ｔ０３から時刻ｔ０４までの間、Reset(1)～Reset(M)の各信号はローレベルであり、Trans(1)～Trans(M)の各信号およびHold(1)～Hold(M)の各信号はハイレベルであるので、Ｍ×Ｎ個の画素部Ｐ１,１～ＰＭ,Ｎの全てにおいて、フォトダイオードＰＤの接合容量部に蓄積されていた電荷が、トランジスタＴ３のゲート端子に接続される拡散領域（電荷蓄積部）に転送され蓄積される。
　その後、時刻ｔ１１から時刻ｔ２１までの間、Trans(1)～Trans(M)の各信号およびReset(1)～Reset(M)の各信号がハイレベルであるので、Ｍ×Ｎ個の画素部Ｐ１,１～ＰＭ,Ｎの全てにおいて、フォトダイオードＰＤの接合容量部が放電され、また、トランジスタＴ３のゲート端子に接続される拡散領域（電荷蓄積部）が放電される。その後、Trans(1)～Trans(M)の各信号がローレベルとなって、Ｍ×Ｎ個の画素部Ｐ１,１～ＰＭ,Ｎの全てにおいて、光入射に応じてフォトダイオードＰＤで発生した電荷は、次回の読出し時までフォトダイオードＰＤの接合容量部に蓄積されていく。
　時刻ｔ１１にAddress(1)信号がハイレベルに転じ、時刻ｔ１２にSet1信号がハイレベルに転じ、時刻ｔ１３にSet1信号がローレベルに転じ、時刻ｔ１６にAddress(1)信号がローレベルに転じる。Address(1)信号がハイレベルである間、第１行のＮ個の画素部Ｐ１,１～Ｐ１,Ｎそれぞれにおいて、トランジスタＴ３のゲート端子に接続される拡散領域（電荷蓄積部）に蓄積されている電荷量に応じたデータが、トランジスタＴ４を経て読出信号線Ｌｎへ出力され、ホールド回路Ｈ１,ｎに入力される。そして、Set1信号がローレベルに転じる時刻ｔ１３に、ホールド回路Ｈ１,ｎにおいて、スイッチＳＷ３１，ＳＷ３４が開状態に転じて、読出信号線Ｌｎに出力されていたデータがサンプリングされ保持される。
　時刻ｔ２１から時刻ｔ３１までの間、読出部５０において、Ｓ１信号がハイレベルとされ、Ｓ２信号がローレベルとされる。そして、この期間では、Ｎ個のホールド回路Ｈ１,１～Ｈ１,Ｎにおいて順次にHshifta1(n)およびHshiftb1(n)がハイレベルとされて、各ホールド回路Ｈ１,ｎにより保持されたデータが順次に読出信号線Ｈline1に出力され読出部５０に入力される。読出部５０においては、Freset信号がハイレベルとなってアンプＡ５の入出力端子が初期化された後、Freset信号がローレベルである期間に、各ホールド回路Ｈ１,ｎから読出信号線Ｈline1に出力されたデータがアンプＡ５の反転入力端子に入力されて、その入力データに応じた出力データがアンプＡ５の非反転出力端子から出力される。そして、ＡＤ変換部５１において、アンプＡ５の非反転出力端子から出力されるデータがＡＤ変換されてデータＤoutとして出力される。
　図８は、本実施形態の固体撮像装置１の第２動作モードの動作（ローリングシャッタ方式）を示すタイミングチャートである。
　期間Ｔ１に、第１行の各画素部Ｐ１,ｎのデータがホールド回路Ｈ１,ｎ，Ｈ２,ｎによりサンプリングされ、ホールド回路Ｈ１,ｎ，Ｈ２,ｎにより保持されたデータの差分に応じたデータが読出部５０を経てデータＤoutとして読み出される。このとき出力されるデータＤoutは、第１行のＮ個の画素部Ｐ１,１～Ｐ１,ＮのフォトダイオードＰＤへの入射光量を表す。
　期間Ｔ１に続く期間Ｔ２に、第２行の各画素部Ｐ２,ｎのデータがホールド回路Ｈ１,ｎ，Ｈ２,ｎによりサンプリングされ、ホールド回路Ｈ１,ｎ，Ｈ２,ｎにより保持されたデータの差分に応じたデータが読出部５０を経てデータＤoutとして読み出される。このとき出力されるデータＤoutは、第２行のＮ個の画素部Ｐ２,１～Ｐ２,ＮのフォトダイオードＰＤへの入射光量を表す。
　以降の各行についても同様の動作が繰り返される。各期間Ｔｍの動作は共通である。以下では期間Ｔ１の動作について説明する。
　時刻ｔ101に、Trans(1)信号がローレベルに転じ、Address(1)信号がハイレベルに転じる。時刻ｔ102にReset(1)信号がハイレベルに転じ、時刻ｔ103にSet1信号がハイレベルに転じ、時刻ｔ104にReset(1)信号がローレベルに転じ、時刻ｔ105にSet1信号がローレベルに転じる。この間、Hold(1)信号はハイレベルのままである。Set1信号がローレベルに転じる時刻ｔ105には、第１行のＮ個の画素部Ｐ１,１～Ｐ１,Ｎそれぞれにおいて、トランジスタＴ３のゲート端子に接続される拡散領域（電荷蓄積部）は初期状態となっており、トランジスタＴ４を経て読出信号線Ｌｎへ出力されるデータはノイズ成分のみである。この時刻ｔ105に、ホールド回路Ｈ１,ｎにおいて、スイッチＳＷ３１，ＳＷ３４が開状態に転じて、読出信号線Ｌｎに出力されていたノイズ成分のみのデータがサンプリングされ保持される。
　その後、時刻ｔ106にTrans(1)信号がハイレベルに転じ、時刻ｔ107にSet2信号がハイレベルに転じ、時刻ｔ108にTrans(1)信号がローレベルに転じ、時刻ｔ109にSet2信号がローレベルに転じる。この間もHold(1)信号はハイレベルのままである。第１行のＮ個の画素部Ｐ１,１～Ｐ１,Ｎそれぞれにおいて、フォトダイオードＰＤの接合容量部に蓄積されていた電荷は、Trans(1)信号がハイレベルである間に、トランジスタＴ３のゲート端子に接続される拡散領域（電荷蓄積部）に転送され蓄積される。その蓄積電荷量に応じたデータが、トランジスタＴ４を経て読出信号線Ｌｎへ出力される。Set2信号がローレベルに転じる時刻ｔ109に、ホールド回路Ｈ２,ｎにおいて、スイッチＳＷ３１，ＳＷ３４が開状態に転じて、読出信号線Ｌｎに出力されていたデータがサンプリングされ保持される。このデータは、信号成分にノイズ成分が重畳されたものである。
　時刻ｔ110から時刻ｔ111までの間、Trans(1)信号およびReset(1)信号がハイレベルとなって、第１行のＮ個の画素部Ｐ１,１～Ｐ１,Ｎそれぞれにおいて、フォトダイオードＰＤの接合容量部が放電され、また、トランジスタＴ３のゲート端子に接続される拡散領域（電荷蓄積部）が放電される。その後、Trans(1)信号およびReset(1)信号がローレベルとなって、第１行のＮ個の画素部Ｐ１,１～Ｐ１,Ｎそれぞれにおいて、光入射に応じてフォトダイオードＰＤで発生した電荷は、次回の読出し時までフォトダイオードＰＤの接合容量部に蓄積されていく。
　時刻ｔ109から時刻ｔ201までの間、読出部５０において、Ｓ１信号がハイレベルとされ、Ｓ２信号がローレベルとされる。そして、この期間では、Ｎ個のホールド回路Ｈ１,１～Ｈ１,Ｎにおいて順次にHshifta1(n)およびHshiftb1(n)がハイレベルとされて、各ホールド回路Ｈ１,ｎにより保持されたデータ（ノイズ成分）が順次に読出信号線Ｈline1に出力され読出部５０に入力される。また、これと並行して、Ｎ個のホールド回路Ｈ２,１～Ｈ２,Ｎにおいて順次にHshifta2(n)およびHshiftb2(n)がハイレベルとされて、各ホールド回路Ｈ２,ｎにより保持されたデータ（信号成分＋ノイズ成分）が順次に読出信号線Ｈline2に出力され読出部５０に入力される。
　読出部５０においては、Freset信号がハイレベルとなってアンプＡ５の入出力端子が初期化された後、Freset信号がローレベルである期間に、各ホールド回路Ｈ１,ｎから読出信号線Ｈline1に出力されたデータ（ノイズ成分）がアンプＡ５の反転入力端子に入力されるとともに、対応するホールド回路Ｈ２,ｎから読出信号線Ｈline2に出力されたデータ（信号成分＋ノイズ成分）がアンプＡ５の非反転入力端子に入力されて、それら２つの入力データの差分に応じた出力データが差動信号としてアンプＡ５の反転出力端子および非反転出力端子から出力される。そして、ＡＤ変換部５１において、アンプＡ５から出力されるデータがＡＤ変換されてデータＤoutとして出力される。
　以上のように、本実施形態の固体撮像装置１では、第１動作モードのときに、保持部３０のホールド回路Ｈ１,ｎ，Ｈ２,ｎは、パラレルに動作をして、交互にデータサンプリングを行うとともに、交互にデータ出力を行う。また、読出部５０は、保持部３０のホールド回路Ｈ１,ｎ，Ｈ２,ｎから交互に出力されるデータに基づいて、画素部Ｐｍ,ｎのフォトダイオードＰＤへの入射光量に応じたデータＤoutを出力する。したがって、第１動作モードのときには高速の撮像が可能である。
　また、本実施形態の固体撮像装置１では、第２動作モードのときに、受光部１０の画素部Ｐｍ,ｎは、第１時刻にノイズ成分のデータを出力するとともに、第２時刻に蓄積電荷量に応じたデータを出力する。保持部３０のホールド回路Ｈ１,ｎ，Ｈ２,ｎのうち一方は第１時刻にデータサンプリングを行うとともに、他方は第２時刻にデータサンプリングを行う。そして、読出部５０は、保持部３０のホールド回路Ｈ１,ｎ，Ｈ２,ｎそれぞれから出力されるデータの差分に基づいて、画素部Ｐｍ,ｎのフォトダイオードＰＤへの入射光量に応じたデータＤoutを出力する。したがって、第２動作モードのときには高精度の撮像が可能である。
　本実施形態の固体撮像装置１は、第１動作モード（高速の撮像）および第２動作モード（高精度の撮像）それぞれの動作を共通の構成により実現することができるので、回路規模の大型化を抑制することができる。
　本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、図９に変形例が示されるように読出部５０に替えて読出部５０Ａが設けられてもよい。図２に示される読出部５０は、アンプＡ５の非反転出力端子および反転出力端子とＡＤ変換部５１の第１入力端子５１１および第２入力端子５１２との間の接続を切り替える出力切替部としてスイッチＳＷ５５～ＳＷ５８を含む。これに対して、図９に示される読出部５０Ａは、保持部３０のホールド回路Ｈ１,ｎ，Ｈ２,ｎとアンプＡ５の反転入力端子および非反転入力端子との間の接続を切り替える入力切替部としてスイッチＳＷ５５～ＳＷ５８を含む。
　ただし、図９に示される読出部５０Ａでは、アンプＡ５の入力側に入力切替部が設けられることから、寄生容量や寄生抵抗が増えて、動作の高速化の点では不利である。動作の高速化の観点からは、図２に示される読出部５０のように、アンプＡ５の出力側に出力切替部が設けられるのが好ましい。
　また、出力切替部および入力切替部の何れも設けることなく、第１動作モードの際に、ＡＤ変換部５１から出力されるデジタルデータＤoutに対して±の符号を処理することとしてもよい。
　撮像の高速化の効果は、行方向の画素数が少ないときに顕著であり、また、読み出し画素の列数が少ないときに顕著である。すなわち、受光部１０の各画素部からの出力データを保持部３０によりサンプリングする動作は行毎に行われるので、その際に要する時間は列方向の画素数に依存しない。これに対して、保持部３０からの出力データを読出部５０から出力する動作は列方向の画素数に略比例する。したがって、第１動作モードにおいて、受光部１０のＮ列のうちの一部の列について、保持部３０のホールド回路Ｈ１,ｎ，Ｈ２,ｎは、パラレルに動作をして、交互にデータサンプリングを行うとともに、交互にデータ出力を行い、また、読出部５０は、保持部３０のホールド回路Ｈ１,ｎ，Ｈ２,ｎから交互に出力されるデータに基づいて、画素部Ｐｍ,ｎのフォトダイオードへの入射光量に応じたデータＤoutを出力することで、更に高速の撮像が可能となる。
　第１動作モードにおいて、受光部１０のＭ行のうちの一部の行について画素部のデータを読む出すこととしてもよい。また、第２動作モードにおいて、受光部１０のＭ行のうちの一部の行について、または、受光部１０のＮ列のうちの一部の列について、画素部のデータを読む出すこととしてもよい。
　本発明は、Ｍ≧２の場合（すなわち、Ｍ×Ｎ個の画素部Ｐ１,１～ＰＭ,Ｎが２次元配列されている場合）に限らず、Ｍ＝１の場合（すなわち、１×Ｎ個の画素部Ｐ１,１～Ｐ１,Ｎが１次元配列されている場合）にも適用可能である。
　高精度の撮像および高速の撮像の双方が可能で回路規模の大型化を抑制することができる固体撮像装置の用途に適用することができる。
　１　固体撮像装置
　１０　受光部
　２０　行選択部
　３０　保持部
　４０　列選択部
　５０　読出部
　６０　制御部
　Ｐ１,１～ＰＭ,Ｎ　画素部
　Ｈ１,１～Ｈ２,Ｎ　ホールド回路

Claims (6)

  1. 　Ｍ行Ｎ列に配列されたＭ×Ｎ個の画素部Ｐ１,１～ＰＭ,Ｎを含み、各画素部Ｐｍ,ｎが、入射光量に応じた量の電荷を発生するフォトダイオードと、該電荷を蓄積する電荷蓄積部とを有し、前記電荷蓄積部における蓄積電荷量に応じたデータを出力する受光部と、
    　２Ｎ個のホールド回路Ｈ１,１～Ｈ２,Ｎを含み、各ホールド回路Ｈ１,ｎ，Ｈ２,ｎが、前記受光部の第ｎ列のＭ個の画素部Ｐ１,ｎ～ＰＭ,ｎのうちの何れかから出力されるデータをサンプリングして保持し出力する保持部と、
    　前記保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎの双方または一方から出力されるデータを入力して、その入力したデータに基づいて画素部Ｐｍ,ｎのフォトダイオードへの入射光量に応じたデータを出力する読出部と、
    　前記保持部および前記読出部それぞれの動作を制御する制御手段と、
    　を備え、
    　前記制御手段は、
    　第１動作モードにおいて、
    前記保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎに対して、パラレルに動作をさせて交互にデータサンプリングを行わせるとともに交互にデータ出力を行わせ、
    前記読出部に対して、前記保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎから交互に出力されるデータに基づいて画素部Ｐｍ,ｎのフォトダイオードへの入射光量に応じたデータを出力させ、
    　第２動作モードにおいて、
    前記受光部の画素部Ｐｍ,ｎに対して、第１時刻にノイズ成分のデータを出力させるとともに、第２時刻に前記蓄積電荷量に応じたデータを出力させ、
    前記保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎのうち一方に対して前記第１時刻にデータサンプリングを行わせるとともに、他方に対して前記第２時刻にデータサンプリングを行わせ、
    前記読出部に対して、前記保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎそれぞれから出力されるデータの差分に基づいて画素部Ｐｍ,ｎのフォトダイオードへの入射光量に応じたデータを出力させる、
    　ことを特徴とする固体撮像装置（ただし、Ｍは１以上の整数、Ｎは２以上の整数、ｍは１以上Ｍ以下の整数、ｎは１以上Ｎ以下の整数）。
  2. 　前記制御手段は、
    前記第１動作モードにおいて、前記受光部のＮ列のうちの一部の列について、
    前記保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎに対して、パラレルに動作をさせて交互にデータサンプリングを行わせるとともに交互にデータ出力を行わせ、
    前記読出部に対して、前記保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎから交互に出力されるデータに基づいて画素部Ｐｍ,ｎのフォトダイオードへの入射光量に応じたデータを出力させる、
    　ことを特徴とする請求項１に記載の固体撮像装置。
  3. 　前記読出部は、
    　反転入力端子，非反転入力端子，反転出力端子および非反転出力端子を有し、前記保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎのうちの一方から出力されるデータを前記反転入力端子に入力し、他方から出力されるデータを前記非反転入力端子に入力するアンプと、
    　前記アンプの前記反転入力端子と前記非反転出力端子との間に設けられた第１容量素子と、
    　前記アンプの前記非反転入力端子と前記反転出力端子との間に設けられた第２容量素子と、
    　前記アンプの前記反転入力端子および前記非反転出力端子それぞれの電位を初期化する第１初期化手段と、
    　前記アンプの前記非反転入力端子および前記反転出力端子それぞれの電位を初期化する第２初期化手段と、
    　を含むことを特徴とする請求項１または２に記載の固体撮像装置。
  4. 　前記読出部は、
    　第１入力端子および第２入力端子を有し、前記アンプの前記非反転出力端子および前記反転出力端子のうちの一方から出力されるデータを前記第１入力端子に入力し、他方から出力されるデータを前記第２入力端子に入力して、前記第１入力端子および前記第２入力端子それぞれに入力されたデータの差分に応じたデジタル値を出力するＡＤ変換部を更に含む、
    　ことを特徴とする請求項３に記載の固体撮像装置。
  5. 　前記読出部は、
    　前記アンプの前記非反転出力端子および前記反転出力端子と前記ＡＤ変換部の前記第１入力端子および前記第２入力端子との間の接続を切り替える出力切替部を更に含む、
    　ことを特徴とする請求項４に記載の固体撮像装置。
  6. 　前記読出部は、
    　前記保持部のホールド回路Ｈ１,ｎ，Ｈ２,ｎと前記アンプの前記反転入力端子および前記非反転入力端子との間の接続を切り替える入力切替部を更に含む、
    　ことを特徴とする請求項３に記載の固体撮像装置。
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