JP2006129221A - 相関二重サンプリング回路 - Google Patents

Abstract

【課題】 消費電力の増大を招くこと無く、広帯域に精度良くサンプリングを行うことができる相関二重サンプリング回路を提供する。
【解決手段】 この相関二重サンプリング回路によれば、第１,第２の入力端子ＶＩＰ,ＶＩＭから信号が入ってくる直前までのある一定の期間Ｔrstに、第３のスイッチＥ１０１を導通させて、演算増幅器Ｅ１０３の正相入力端子と逆相入力端子との間を強制的にショート(短絡)させることによって、第３のスイッチＥ１０１によって、演算増幅器Ｅ１０３に対して、強制的な仮想ショートを実行できる。これにより、演算増幅器Ｅ１０３がセトリングする必要が無くなる結果、セトリング時間に起因して消費電力が増大することを回避でき、低消費電力と信号応答性の向上を図れる。
【選択図】 図１

Description

この発明は、固体撮像素子(ＣＣＤ)からの信号出力のサンプリング精度の向上と、サンプリング回路自体の消費電力を抑えることの両立を目的とした、相関２重サンプリング(ＣＤＳ)回路に関する。

従来、固体撮像素子が出力するアナログ信号を、ＣＤＳ(相関二重サンプリング(Ｃorrelated Ｄouble Ｓampling))回路で処理し、後段のＰＧＡ(プログラマブル・ゲイン・アンプリファイア(Ｐrogrammable Ｇain Ａmplifier))回路で増幅し、さらに、後段のＡＤＣ(アナログデジタルコンバータ(Ａnalog to Ｄigital Ｃonverter))回路でデジタル信号化するようなシステムが提案されている(特開２００３−２０４４８７号公報参照)。

ここで、固体撮像素子として、ＣＣＤ(チャージ・カップルド・デバイス(Ｃharge Ｃoupled Ｄevice)：以下ＣＣＤという)を用いる場合を考え、このＣＣＤの信号出力部で信号を出力するシーケンスを、図８〜図１２に示す。

まず、図８に示すように、ＣＣＤは、信号電荷をある一定のポテンシャルに、信号パケット２０２として保持し、寄生容量２０３に信号電荷を送り込むことによって信号読出しを行っている。信号の読み出しが終わると、次の信号パケット読出しのためにリセット動作に入る。

このリセット動作の状態を、図８に示す。寄生容量２０３に溜まった信号電荷をリセット電圧２０４によって抜き取るために、リセットゲート２０５に印加する電圧φＲがオン状態になり、リセットゲート２０５が導通状態になっている。この際、リセットゲート２０５のチャネルには、チャネル電荷２０１が形成される。その後、寄生容量２０３の信号電荷が完全に抜き取られると、図９に示すように、リセットレベルＶrが寄生容量２０３の電圧Ｖiとして、出力バッファ２０６へ出力される。

次に、リセットゲート２０５に印加する電圧φＲをオフにすると、図１０に示すように、リセットゲート２０５のチャネル電荷が、フィードスルーノイズとなって寄生容量２０３に蓄積されるので、出力電圧Ｖiは、フィードスルーレベルＶｆとなる。

上記のように、リセットゲート２０５で構成するスイッチをオフにしたことで、フィードスルーによって寄生容量２０３に蓄積された電荷量は、熱雑音や１/ｆ雑音等の影響を受けるため、ランダムな量になる。

しかしながら、図１１、図１２に示すように、最終的に、信号パケット２０２を寄生容量２０３に注入する際に、フィードスルー雑音に信号パケット２０２を重畳することになるので、フィードスルーレベルＶｆと、ＣＣＤ信号レベルＶｄとの差分を取れば、純粋な信号のみを抽出できることが分かる。

すなわち、ＣＣＤ出力信号ＶｉのフィードスルーレベルＶｆをサンプリングし、ＣＣＤ信号レベルＶｄをサンプリングし、両者の差分を得るような信号処理によって、熱雑音および、１/ｆ雑音の極めて少ない信号を得ることができる。このような信号処理手段を、ＣＤＳ(相関２重サンプリング(Ｃorrelated Ｄouble Ｓampling))と一般に呼んでいる。

次に、図１３に、ＣＣＤのアナログフロントエンド(Ａnalog Ｆront Ｅnd : 以後 ＡＦＥと呼ぶ)のブロック図を示す。上記のＣＣＤ出力信号１０２は、ＣＤＳ回路１０３へと送られ、相関２重サンプリング動作によって、ＣＣＤのリセット動作に伴うリセット雑音(フィードスルー雑音、熱雑音、１/ｆ雑音を含む)が除去される。次に、ＰＧＡ回路１０５へＰＧＡ入力信号１０４が送られ、適当な信号量に増幅される。一般的には、ダイナミックレンジが大きく取れるように、後段のＡＤ変換器１０６のリファレンスレベルに適合するように、信号が増幅される。

一方、ＣＤＳ回路１０３の出力は、相関２重サンプリングされた値であるので、ＤＣレベルが確定している訳ではない。ＤＣレベルは、「黒レベル」と呼ばれる、ＣＣＤの遮光領域の画素出力値を検出することで決定できる。

この黒レベルを検出する動作は、図１３において、黒レベル加算器１０８とＤＡＣ(デジタルアナログコンバータ)１０９とＤＡＣ出力加算器１１３で構成する黒レベル検出ループで行われる。図１４に示すように、ＣＤＳ出力信号レベル１０２-levから、検出された量を引き算すること(１１１-lev)で、黒レベルをＤＣ値としたＰＧＡ入力信号１０４の量１０４-levに変換される。その後、信号は、ＰＧＡ回路１０５で増幅されて、ＡＤ変換器入力信号１１０のレベル１１０-levとなり、ＡＤ変換器１０６のリファレンスレベル１０６-levと比較されることによって、ＡＤ出力コードとなってデジタルデータ１０７がデジタル信号処理回路１１２に出力される。

次に、図１５に、ＣＤＳ回路１０３の構成を示す。このＣＤＳ回路１０３では、ＣＣＤ１０１から出力された波形は、エミッタフォロワ部Ｃ０１でバッファリングされ、結合容量Ｃ０２ａ,Ｃ０２ｂを経由して、ＣＤＳ入力端子であるノードＣ０３ａ,Ｃ０３ｂ以降のＣＤＳ回路１０３へと送られる。

ここで、ノードＣ０３ａ,Ｃ０３ｂはフローティングノードであるので、ＤＣ電圧源Ｃ０８によるある一定のＤＣ電圧レベルＶｃで、定期的にＤＣリストア動作がなされる。この動作は、クランプスイッチＣ０９ａ,Ｃ０９ｂを導通状態にすることで、フローティングノードＣ０３ａ,Ｃ０３ｂを、ＤＣ電圧源Ｃ０８で定期的に充電することで行われる。なお、このＤＣリストア動作を行わないと、ノードＣ０３ａ,Ｃ０３ｂが電気的にフローティングであることから、ＤＣレベルが変動して、このノードに乗っているＡＣ信号の一部が検出不可能なレベルに達してしまう。したがって、この現象を防ぐために、ＤＣリストア動作を行っている。

ＣＤＳ回路１０３は、図１６に示す動作シーケンスで動作を行う。ＣＣＤ１０１は、一定の時間幅Ｔで、１画素分の信号出力を行う。ＣＣＤ出力信号１０２は、ＣＣＤ１０１のリセット動作に伴うフィードスルーレベルＶｆに引き続いて、ＣＣＤ信号レベルＶｄが出力され、正味の信号量は図１６にＶsig(＝Ｖｆ−Ｖｄ)で示す値となる。

ＣＣＤ出力信号１０２が、ＣＤＳ回路１０３のフローティングノードＣ０３ａ,Ｃ０３ｂに入力されると、タイミング時刻ｔ１において、電位(フィードスルーレベル)Ｖｆがサンプリング容量Ｃ０４ａ,Ｃ０４ｂにサンプリングされる。

このサンプリングは、図１６に示す時間Ｓampleの間、スイッチＳＷ１,ＳＷ２が導通し、ノードvirtpとノードvirtmとが仮想接地電位Ｖｘとなるので、それぞれのノードvirtp,virtmには、それぞれ、次式(１),(２)で表される電荷Ｑp(t１),Ｑｍ(t１)が充電される。
Ｑp(t１)＝Ｃｓ(Ｖｘ(t１)−Ｖｆ) …(１)
Ｑｍ(t１)＝Ｃｓ(Ｖｘ(t１)−Ｖc) …(２)

上式(１)、(２)において、Ｃｓはサンプリング容量Ｃ０４ａ,Ｃ０４ｂの静電容量であり、Ｖｃは電圧源Ｃ０８が出力する電圧である。なお、仮想接地電位は、オペアンプ(演算増幅器)で用いられる用語であり、イマジナリショートとも呼ばれ、その二つの(正相、逆相)入力が同じ電位になることを示す。

すなわち、ノードvirtpとノードvirtmに蓄えられた電荷の差分Ｑd(t１)は、
Ｑd(t１)＝Ｑp(t１)−Ｑｍ(t１)＝Ｃｓ(Ｖc−Ｖｆ) …(３)
となる。

そして、図１６の時刻t１ において、スイッチＳＷ１,ＳＷ２の導通がオフになることによって、ノードvirtpおよびvirtmは、ハイ・インピーダンス状態となる。これにより、式(３)による電荷の差分Ｑd(t１)は容量Ｃｓのサンプリング容量Ｃ０４ａ,Ｃ０４ｂにサンプリングされる。

図１６に示すように、時刻t１に引き続く期間Ａmplifyにおいて、ＣＤＳ回路１０３は、容量Ｃｓのサンプリング容量Ｃ０４ａ,Ｃ０４ｂにサンプリングされた信号電荷を容量Ｃｆのフィードバック容量Ｃ０５ａ,Ｃ０５ｂに転送しつつ、ＣＣＤ出力信号自体を反転増幅する。

次に、時刻t２において、ノードvirtpおよびvirtmは仮想ショートが成立し、Ｖｘ(t２)電位になっており、出力ノードＶＯＰ、ＶＯＭにはそれぞれ電位ＶＯＰ、電位ＶＯＭが現れているとすると、それぞれのノードvirtp、virtmには、次の電荷が充電される。
Ｑp(t２)＝Ｃｓ(Ｖｘ(t２)−Ｖd)＋Ｃｆ(Ｖｘ(t２)−ＶＯＰ) …(４)
Ｑｍ(t２)＝Ｃｓ(Ｖｘ(t２)−Ｖc)＋Ｃｆ(Ｖｘ(t２)−ＶＯＭ) …(５)

すなわち、ノードvirtpとノードvirtmに蓄えられた電荷の差分Ｑd(t２)は、
Ｑd(t２)＝Ｑp(t２)−Ｑｍ(t２)
＝Ｃｓ(Ｖc−Ｖd)＋Ｃｆ(ＶＯＭ(t２)−ＶＯＰ(t２)) …(６)
となる。時刻t１とt２では、ノードvirtpおよびvirtmの電荷が保持されることから、Ｑd(t１)＝Ｑd(t２)となる。すなわち、ＣＤＳ回路１０３の出力電位ＶＯＰとＶＯＭの差分値Ｖodは、式(３)＝式(６)を解くことによって、次式(７)のようになる。
Ｖod(t２)＝ＶＯＰ(t２)−ＶＯＭ(t２)＝(Ｃｓ/Ｃｆ)×(Ｖｆ−Ｖd) …(７)
ここで、Ｖsig＝Ｖｆ−Ｖdであるから、次式(８)を得る。
Ｖod(t２)＝(Ｃｓ/Ｃｆ)×Ｖsig …(８)

式(８)は、ＣＤＳ回路１０３の出力に、相関２重サンプリングを行った値Ｖsigが(Ｃｓ/Ｃｆ)倍して得られていることを表している。

ところで、上式(８)までの導出では、ＣＤＳ回路１０３のノードvirtpおよびvirtmが仮想ショートするという仮定が必要であった。

しかし、実際には、演算増幅器(ＯＴＡ(Ｏperational Ｔransconductance Ａmplifier))Ｃ０７がサンプル期間Ｓample、およびホールド期間Ｈoldの間でセトリングして仮想ショートを成立させる必要がある。

通常、期間Ｔ３に比べて期間Ｔ２が短く、演算増幅器(ＯＴＡ)Ｃ０７のセトリング要求は、期間Ｔ２の方が厳しい。つまり、フィールドスルーレベル電位Ｖｆをサンプリングする際の仮想ショートのセトリング精度が問題となる。

なお、セトリングとは、例えば、コンデンサーをある電圧に充電する時のように、その電圧が有限の時間で徐々に変化していく状態、つまり、ある値に限りなく近づいて行く(収束してゆく)途中の状態を表す。

ここで、図１７(Ａ)に図１６の期間Ｔ２でのＣＤＳ回路１０３の等価回路を示し、図１７(Ｂ)に図１７(Ａ)の等価回路を簡略化した回路を示す。また、図７に、上記演算増幅器(ＯＴＡ)Ｃ０７の等価回路を示す。

図１５に示すノードＶｘの時定数τは、演算増幅器(ＯＴＡ)Ｃ０７の差動コンダクタンスをＧｍとすると、次式(９)で表される。なお、伝送線は等価的に抵抗ＲとコンデンサＣとで表現できるが、その積が時定数である。この場合、時定数はＡＣ信号が入力された時に、その伝送線の応答速度の目安となるものである。当然、伝送線の時定数は値が小さい方が応答速度が速く、望ましい。
τ＝Ｃｓ/Ｇｍ …(９)

図７に示すように、Ｉdsは、演算増幅器(ＯＴＡ)Ｃ０７の差動入力トランジスタに流すバイアス電流であり、Ｖdsatは、上記差動入力トランジスタに印加するオーバードライブ電圧である。

このバイアス電流Ｉdsとオーバードライブ電圧Ｖdsatを用いると、上記差動コンダクタンスＧｍは、式(１０)のように書ける。
Ｇｍ＝２×Ｉdｓ/Ｖdsat …(１０)

この式(１０)を式(９)に代入して、次式(１１)が得られる。
τ＝Ｃｓ×Ｖdsat/(２×Ｉdｓ) …(１１)

入力信号をサンプリングすることに対して、広帯域に信号をサンプリングしようとするならば、時定数τを十分に小さくする必要がある。

この時定数τを小さくするためには、オーバードライブ電圧Ｖdsat、サンプリング容量Ｃｓを小さくするか、もしくは、演算増幅器(ＯＴＡ)のバイアス電流Ｉdｓを大きくする方法が考えられる。

この際、オーバードライブ電圧Ｖdsatは、トランジスタの強反転動作を保証するためには、ある一定の大きさに保つ必要がある。また、サンプリング容量Ｃｓの容量値とサンプルされる信号のＳＮ比とは相関関係を持つ。このＳＮ比を大きくするためには、サンプリング時に発生するＫＴ/Ｃ雑音を小さく保つ必要があり、サンプリング容量Ｃｓの容量値はある一定の大きさ以上を取る必要がある。

上述のことから、オーバードライブ電圧Ｖdsat、サンプリング容量Ｃｓを小さくするのは困難であり、ノードＶｘの時定数τを十分に小さくするためには、演算増幅器(ＯＴＡ)のバイアス電流Ｉdｓを大きく取らざるを得なくなる。結局、回路(伝送路)の応答性を上げるためには、通常、その系に大電流を流すしかなかった。すなわち、広帯域に精度良くサンプリングを行うためには、消費電力の増大を招いてしまうという問題がある。
特開２００３−２０４４８７号公報

そこで、この発明の課題は、消費電力の増大を招くこと無く、広帯域に精度良くサンプリングを行うことができる相関二重サンプリング回路を提供することにある。

上記課題を解決するため、この発明の相関二重サンプリング回路は、第１および第２の入力端子と、
第１および第２の出力端子と、
上記第１の入力端子に逆相入力端子が接続され、上記第２の入力端子に正相入力端子が接続され、上記第１の出力端子に正相出力端子が接続され、上記第２の出力端子に逆相出力端子が接続された演算増幅器と、
上記第１の入力端子と上記逆相入力端子との間に接続された第１のサンプリング容量と、
上記第２の入力端子と上記正相入力端子との間に接続された第２のサンプリング容量と、
上記逆相入力端子と上記正相出力端子との間に接続された第１のフィードバック容量と、
上記正相入力端子と上記逆相出力端子との間に接続された第２のフィードバック容量と、
上記逆相入力端子と上記正相出力端子との間に接続された第１のスイッチと、
上記正相入力端子と上記逆相出力端子との間に接続された第２のスイッチと、
上記正相入力端子と逆相入力端子との間に接続された第３のスイッチとを備えることを特徴としている。

この発明によれば、上記第１、第２の入力端子から信号が入ってくる直前までのある一定の期間に、上記第３のスイッチを導通させて、上記演算増幅器の正相入力端子と逆相入力端子との間を強制的にショート(短絡)させことによって、第３のスイッチによって、上記演算増幅器に対して、強制的な仮想ショートを実行できる。これにより、演算増幅器がセトリングする必要が無くなる結果、上記演算増幅器はセトリング時間に起因して消費電力が増大することを回避でき、低消費電力と信号応答性の向上を図れる。したがって、この発明の相関二重サンプリング回路によれば、消費電力の増大を招くこと無く、広帯域に精度良くサンプリングを行うことができる。

また、一実施形態の相関二重サンプリング回路は、上記第１および第２のスイッチが導通している導通期間のうちのすくなくとも前半に、上記第３のスイッチを導通させる制御部を備えた。

この実施形態の相関二重サンプリング回路では、上記第１、第２のスイッチが導通している導通期間(オートゼロ期間)の前半に第３のスイッチを導通させて、演算増幅器を確実に仮想ショートさせることができる。

また、一実施形態の相関二重サンプリング回路は、第１および第２の入力端子と、
第１および第２の出力端子と、
上記第１の入力端子に逆相入力端子が接続され、上記第２の入力端子に正相入力端子が接続された第１の演算増幅器と、
上記第１の入力端子と上記第１の演算増幅器の逆相入力端子との間に接続された第１のサンプリング容量と、
上記第２の入力端子と上記第１の演算増幅器の正相入力端子との間に接続された第２のサンプリング容量と、
上記第１の演算増幅器の逆相入力端子と正相出力端子との間に接続された第１のスイッチと、
上記第１の演算増幅器の正相入力端子と逆相出力端子との間に接続された第２のスイッチと、
上記第１の演算増幅器の正相入力端子と逆相入力端子との間に接続された第３のスイッチと、
上記第１の演算増幅器の正相出力端子に正相入力端子が接続され、上記第１の演算増幅器の逆相出力端子に逆相入力端子が接続され、上記第１の出力端子に正相出力端子が接続され、上記第２の出力端子に逆相出力端子が接続された第２の演算増幅器と、
上記第１の出力端子と上記第１の演算増幅器の逆相入力端子との間に接続された第１のフィードバック容量と、
上記第２の出力端子と上記第１の演算増幅器の正相入力端子との間に接続された第２のフィードバック容量と、
上記第２の演算増幅器の逆相入力端子と正相出力端子との間に接続された第１の位相補償容量と、
上記第２の演算増幅器の正相入力端子と逆相出力端子との間に接続された第２の位相補償容量と、
上記第２の演算増幅器の逆相入力端子と正相入力端子との間に接続された第４のスイッチとを備えた。

この実施形態では、上記第１、第２のスイッチが導通する導通期間(オートゼロ期間)に、上記第４のスイッチを導通させることで、上記第１、第２の位相補償容量をリセットすると共に、上記第２の演算増幅器の逆相入力端子と正相入力端子とを短絡する。これにより、第１の演算増幅器による仮想ショートのためのセトリングに要する時間を短縮でき、結果的に、第１の演算増幅器の低消費電力化を図れる。

この発明の相関二重サンプリング回路によれば、第１、第２の入力端子から信号が入ってくる直前までのある一定の期間に、第３のスイッチを導通させて、演算増幅器の正相入力端子と逆相入力端子との間を強制的にショート(短絡)させることによって、第３のスイッチによって、上記演算増幅器に対して、強制的な仮想ショートを実行できる。これにより、演算増幅器がセトリングする必要が無くなる結果、上記演算増幅器はセトリング時間に起因して消費電力が増大することを回避でき、低消費電力と信号応答性の向上を図れる。したがって、この発明によれば、消費電力の増大を招くこと無く、広帯域に精度良くサンプリングを行うことができる。

以下、この発明を図示の実施の形態により詳細に説明する。

まず、この発明の概要を、図１および図２に示す一例を参照して説明する。図１に示すこの発明の相関二重サンプリング回路の一例であるＣＤＳ回路は、ノードＶｘ１とノードＶｘ２との間に強制的に仮想ショートを実行する第３のスイッチとしてのスイッチＤ０１を接続した点が、図１５に示す前述のＣＤＳ回路と相違している。したがって、この一例では、図１５と共通の部分には同一の符号を付して、図１５のＣＤＳ回路と異なる部分を重点的に説明する。なお、スイッチＤ０１はトランジスタ等のスイッチ素子で構成できる。

この一例では、上記強制的に仮想ショートを実行するスイッチＤ０１は、図１６(２)におけるサンプリング期間Ｓampleにおいて導通させる。この導通時のＣＤＳ回路の等価回路を図２(Ａ)に示す。また、図２(Ｂ)に、図２(Ａ)に示す等価回路を簡略した回路を示す。

図２(Ａ)に示すノードＶｘの時定数τは、強制的に仮想ショートを実行するスイッチＤ０１を導通させた時のオン抵抗値をＲｏｎとすると、次式(１２)で示される。なお、Ｇｍは演算増幅器Ｃ０７の差動コンダクタンスである。
τ＝Ｃｓ×(Ｒｏｎ//(１/Ｇｍ)) …(１２)

この式(１２)において、記号「//」はＲｏｎと(１/Ｇｍ)との並列抵抗を表している。また、Ｒｏｎ << １/Ｇｍ であるから、次式(１３)が成り立つ。
τ≒Ｃｓ×Ｒｏｎ …(１３)

この式(１３)より、サンプリングするノードＶｘの時定数τが、演算増幅器Ｃ０７の差動コンダクタンスＧｍ(∝電力)とは無関係に決定できることが分かる。すなわち、演算増幅器(ＯＴＡ)Ｃ０７の差動コンダクタンスＧｍを小さくした場合(つまり低消費電力にした場合)にも、スイッチＤ０１のオン抵抗を下げることによって、サンプリングの時定数τを十分に小さくすることができる。

このように、本発明のＣＤＳ回路によれば、消費電力の増大を招くこと無く、広帯域に精度良くサンプリングを行うことができる。

(第１の実施の形態)
次に、図３に、この発明の相関二重サンプリング回路の第１実施形態を示す。この第１実施形態のＣＤＳ回路は、演算増幅器Ｅ１０３と、この演算増幅器Ｅ１０３の正相出力端子に接続された第１の出力端子ＶＯＰと、演算増幅器Ｅ１０３の逆相出力端子に接続された第２の出力端子ＶＯＭとを有する。

この演算増幅器Ｅ１０３の逆相入力端子は、オフセット電圧Ｖosを発生するオフセット電圧源Ｅ１０２を経由してノードvirtpに接続され、演算増幅器Ｅ１０３の正相入力端子はノードvirtｍに接続されている。このオフセット電圧Ｖosは演算増幅器Ｅ１０２の入力換算オフセット電位である。

また、上記ノードvirtpと第１の入力端子ＶＩＰとの間には第１のサンプリング容量Ｃｓ１が接続され、上記ノードvirtｍと第２の入力端子ＶＩＭとの間には第２のサンプリング容量Ｃｓ２が接続されている。そして、上記ノードvirtpとノードvirtｍとの間には、第３のスイッチとしての強制ショートスイッチＥ１０１が接続されている。このスイッチＥ１０１はトランジスタ等のスイッチ素子で構成できる。

また、上記ノードvirtpと上記正相出力端子との間には、第１のスイッチＳＷ１と第１のフィードバック容量Ｃｆ１とが並列接続されている。また、上記ノードvirtmと上記逆相出力端子との間には、第２のスイッチＳＷ２と第２のフィードバック容量Ｃｆ２とが並列接続されている。このスイッチＳＷ１,ＳＷ２はトランジスタ等のスイッチ素子で構成できる。

次に、上記構成のＣＤＳ回路の動作を、図４に示す動作シーケンスを参照して説明する。この図４(２)の上から２番目に示すスイッチ駆動波形は、図３に示すスイッチ制御部３１が、上記強制ショートスイッチＥ１０１の導通と非導通とを制御するスイッチ制御信号の波形であり、この波形がＨレベルのときに、スイッチＥ１０１が導通し、この波形がＬレベルのときにスイッチＥ１０１が非導通となる。また、図４(２)の上から３番目に示すスイッチ駆動波形は、図３のスイッチ制御部３１が、上記第１のスイッチＳＷ１と第２のスイッチＳＷ２の導通と非導通とを制御するスイッチ制御信号の波形であり、この波形がＨレベルのときにスイッチＳＷ１,ＳＷ２が導通し、この波形がＬレベルのときにスイッチＳＷ１,ＳＷ２が非導通となる。なお、図４(２)の上から１番目に示す波形は、クロック信号波形である。

図４(２)の上から２番目のスイッチ駆動波形に示すように、図３のＣＤＳ回路が有するスイッチＥ１０１は、スイッチＥ１０１は、リセット期間Ｔrstにおいて導通状態となると共に、リセット期間Ｔrst以外では非導通状態となる。

また、図４(２)の上から３番目のスイッチ駆動波形に示すように、図３のＣＤＳ回路が有するスイッチＳＷ１およびＳＷ２は、ＳＷオン期間Ｔswonにおいて導通し、ＳＷオフ期間Ｔswoffにおいて非導通となる。

したがって、リセット期間Ｔrstでは、図３に示すノードvirtp,virtmは、スイッチＥ１０１による強制的なショートの状態となる。なお、このリセット期間ＴrstでのＣＤＳ回路の等価回路を図５(Ａ)に示す。

したがって、この第１実施形態のＣＤＳ回路は、図４に示すＣＣＤのリセット期間Ｔrst、および、ＣＣＤのフィードスルー期間Ｔccdfthの信号が入力されるタイミングにおいて、演算増幅器(ＯＴＡ)Ｅ１０３が仮想ショート状態にセトリングを行う必要が無くなる。このことは、演算増幅器(ＯＴＡ)Ｅ１０３の設計上、極めて有効となる。その理由を以下に述べる。

すなわち、図４(１)に示すＣＣＤ出力波形のリセット期間Ｔccdrst、およびフィードスルー期間Ｔccdfthは、１画素周期Ｔに比べて極めて短い時間であるが、この短い時間の内に、演算増幅器Ｅ１０３が、ＣＣＤ出力波形に追従しながら仮想ショート状態にセトリングする場合には非常に多くの電流を消費することになる。つまり、スイッチＥ１０１を、リセット期間Ｔrstで導通状態にさせる作用は、低消費電力なＣＤＳ回路を実現できることを意味している。

続いて、この実施形態のＣＤＳ回路は、図４の動作シーケンスにおけるサンプル期間Ｔsmpになると、ＣＣＤ出力波形のフィードスルーレベルＶｆおよび、演算増幅器Ｅ１０３のオフセット電圧をサンプリング容量Ｃｓ１,Ｃｓ２にサンプリングする動作を行う。

この動作を、図５(Ｂ)に示すサンプル期間の等価回路を用いて説明する。この等価回路では、演算増幅器Ｅ１０３のオフセットおよびフリッカー雑音の入力換算値を、電圧源Ｅ１０２によるオフセット電圧Ｖosとする。また、演算増幅器Ｅ１０３が有するＤＣゲインをＡとすると、２つのノード、virtp−virtm間には、式(１４)のような電圧Ｖｘが現れる。
Ｖｘ＝−(Ａ/(１＋Ａ)×Ｖos … (１４)

ここで、演算増幅器Ｅ１０３のＤＣゲインＡは通常十分な大きさがあり、１≪Ａであるので、
Ｖｘ≒−Ｖos … (１５)
式(１５)より、図５(Ｂ)の電圧源Ｅ１０２による入力換算オフセット電圧Ｖosと逆極性の電圧Ｖｘが、ノードvirtpとvirtmとの間に得られており、この電圧Ｖｘがサンプリング容量Ｃｓ１,Ｃｓ２にサンプルされる。このため、電圧源Ｅ１０２による入力換算オフセット電圧Ｖosは、上記電圧Ｖｘによって打ち消されてＣＤＳ回路の出力には出てこなくなる。

続いて、このＣＤＳ回路は、図４の動作シーケンスにおけるＳＷオフ期間Ｔswoffになると、図３に示すスイッチＳＷ１とＳＷ２が非導通となり、図５(Ｃ)に示す等価回路の状態になる。この信号処理によって、このＣＤＳ回路の出力端子ＶＯＰ,ＶＯＭには、次式(１６)で表されるように、相関２重サンプリングした電圧値が得られる。式(１６)において、ＶＯＰは出力端子ＶＯＰに現れる電位を表し、ＶＯＭは出力端子ＶＯＭに現れる電位を表し、Ｃｓはサンプリング容量Ｃｓ１,Ｃｓ２の静電容量値を表し、Ｃｆは、フィードバック容量Ｃｆ１,Ｃｆ２の静電容量値を表している。また、式(１６)において、Ｖｆは図４(１)のフィードスルーレベルＶｆ、Ｖｄは図４(１)のＣＣＤ信号レベルＶｄである。
ＶＯＰ−ＶＯＭ＝(Ｃｓ/Ｃｆ)×(Ｖｆ−Ｖd) … (１６)

上述のように、この第１実施形態のＣＤＳ回路は、図４に示すＣＤＳ動作シーケンスで駆動することによって、演算増幅器Ｅ１０３のセトリング要求を緩和しながら、演算増幅器Ｅ１０３のオフセットおよびフリッカーノイズをキャンセルしつつ、入力信号の相関２重サンプリングを実行できる。

(第２の実施の形態)
次に、図６に、この発明の相関二重サンプリング回路の第２実施形態としてのＣＤＳ回路を示す。

図６に示すように、この第２実施形態のＣＤＳ回路は、２段に継続接続した演算増幅器(ＯＴＡ)Ｅ１０３,Ｅ１０６を備える。この２段に継続接続した演算増幅器は、２ステージオペアンプと呼ばれる。なお、この演算増幅器をさらに多段に継続接続してもよい。一般に、２ステージオペアンプでは、安定動作を保証するために、位相補償容量Ｃcを備えている。

この第２実施形態では、前述の第１実施形態と異なる点を説明する。

図６に示すように、この第２実施形態のＣＤＳ回路は、図３の第１実施形態のＣＤＳ回路の演算増幅器Ｅ１０３の正相側出力端子ＶＯＰを、演算増幅器Ｅ１０６の正相側入力端子ＶＩＭｓに接続している。また、演算増幅器Ｅ１０３の逆相側出力端子ＶＯＭを、演算増幅器Ｅ１０６の正相側入力端子ＶＩＰｓに接続している。

また、この第２実施形態では、図３の第１実施形態における第１のフィードバック容量Ｃｆ１は、一端がノードvirtpに接続され、他端が１極２投型のスイッチＳＷ１１とノードＮｒ１を経由して演算増幅器Ｅ１０６の正相出力端子に接続されている。

また、図３の第１実施形態における第２のフィードバック容量Ｃｆ２は、一端がノードvirtmに接続され、他端が１極２投型のスイッチＳＷ１２とノードＮｒ２を経由して演算増幅器Ｅ１０６の逆相出力端子に接続されている。

この演算増幅器Ｅ１０６の逆相入力端子と正相出力端子との間には位相補償容量Ｃｃ１が接続され、演算増幅器Ｅ１０６の正相入力端子と逆相出力端子との間には位相補償容量Ｃｃ２が接続されている。

また、上記逆相側入力端子ＶＩＰと位相補償容量Ｃｃ１との間のノードvmpと、上記正相側入力端子ＶＩＭと位相補償容量Ｃｃ２との間のノードvmmとの間に、リセット用スイッチＥ１０４が接続されている。さらに、演算増幅器Ｅ１０６の正相側出力端子に連なるノードＮｒ１と演算増幅器Ｅ１０６の逆相側出力端子に連なるノードＮｒ２との間には、リセット用スイッチＥ１０５が接続されている。

次に、この第２実施形態の動作を、図４のＣＤＳ動作シーケンス図を参照して説明する。

図４(２)の上から２番目のスイッチ駆動波形に示すように、上記リセット用スイッチＥ１０１、Ｅ１０４、Ｅ１０５はリセット期間Ｔrstで導通状態になる一方、上記リセット期間Ｔrst以外では非導通状態になる。また、図４(２)の上から３番目のスイッチ駆動波形に示すように、スイッチＳＷ１とＳＷ２は、ＳＷオン期間Ｔswonで導通状態となる一方、ＳＷオフ期間Ｔswoffで非導通状態となる。上記各スイッチ駆動波形のスイッチ制御信号は、スイッチ制御部６１から各スイッチＥ１０１、Ｅ１０４、Ｅ１０５およびＳＷ１,ＳＷ２に出力される。

この第２実施形態においてポイントとなるのは、位相補償容量Ｃc１およびＣｃ２をリセットするリセット用スイッチＥ１０４、およびリセット用スイッチＥ１０５を備えていて、これらのリセット用スイッチＥ１０４,Ｅ１０５が、図４(２)のリセット期間Ｔrstで導通状態になる点である。このリセット用スイッチＥ１０４,Ｅ１０５は、図６に示すスイッチ制御部６１から、図４(２)に示す上から２番目のスイッチ駆動波形に対応する制御信号が入力されることで導通と非導通とが制御される。

この点について、以下に詳細に説明する。

２ステージオペアンプが信号の増幅を行う際に、２ステージ目の演算増幅器Ｅ１０６のＤＣゲインをＡ２とすると、位相補償容量Ｃｃ１およびＣｃ２に連なるノードｖｍｐおよびｖｍｍは、次式(１７)示すだけの電位差ΔＶをもつ。なお、この式(１７)では、ノードｖｍｐの電位をｖｍｐとし、ノードｖｍｍの電位をｖｍｍとし、出力端子ＶＯＰｓの電位をＶＯＰとし、出力端子ＶＯＭｓの電位をＶＯＭとした。
ΔＶ＝ｖｍｐ−ｖｍｍ＝(ＶＯＰ−ＶＯＭ)/Ａ２ … (１７)

オートゼロ期間(つまり、図４(２)の上から３番目の波形におけるＳＷオン期間Ｔswon)に、１ステージ目の演算増幅器Ｅ１０３が仮想ショート状態にセトリングして、この式(１７)による電位差を打ち消すように動作する。

この動作の際に、式(１７)による電位差ΔＶを、リセット用スイッチＥ１０４を導通させることで強制的に打ち消すことによって、１ステージ目の演算増幅器Ｅ１０３の仮想ショート動作に伴うセトリングの要求精度を緩和でき、すなわち、消費電力を小さくできるというメリットがある。

上記のように、この２ステージオペアンプを有する第２の実施形態のＣＤＳ回路では、位相補償容量Ｃｃ１とＣｃ２をリセットするリセット用スイッチＥ１０４をリセット期間Ｔrstで導通させる。これにより、１ステージ目の演算増幅器Ｅ１０３による仮想ショートのセトリング要求を緩和でき、結果的に１ステージ目の演算増幅器Ｅ１０３を低消費電力にすることが可能となる。

なお、上記第２実施形態では、演算増幅器を２段に接続したが２段以上に接続してもよい。

この発明の相関二重サンプリング回路の概要を説明するための回路図である。 図２(Ａ)は図１の回路図において、スイッチＤ０１が導通したときの等価回路を示す図であり、図２(Ｂ)は図２(Ａ)の等価回路を簡略化した回路を示す図である。 この発明の相関二重サンプリング回路の第１実施形態を示す回路図である。 上記第１実施形態のＣＤＳ動作シーケンスを示す波形図である。 図５(Ａ)はリセット期間ＴrstでのＣＤＳ回路の等価回路を示す図であり、図５(Ｂ)はサンプル期間ＴsmpでのＣＤＳ回路の等価回路を示す図であり、図５(Ｃ)はＳＷオフ期間ＴswoffでのＣＤＳ回路の等価回路を示す図である。 この発明の相関二重サンプリング回路の第２実施形態を示す回路図である。 演算増幅器(ＯＴＡ)の回路図である。 ＣＣＤの第１の出力シーケンスを模式的に示す図である。 ＣＣＤの第２の出力シーケンスを模式的に示す図である。 ＣＣＤの第３の出力シーケンスを模式的に示す図である。 ＣＣＤの第４の出力シーケンスを模式的に示す図である。 ＣＣＤの第５の出力シーケンスを模式的に示す図である。 ＣＣＤのＡＦＥ(アナログフロントエンド)のブロック図である。 上記ＡＦＥのレベルダイアグラムを示す図である。 従来のＣＤＳ回路を示す回路図である。 従来のＣＤＳ回路の動作シーケンスを示す波形図である。 図１７(Ａ)は上記従来のＣＤＳ回路のサンプルモードにおける等価回路であり、図１７(Ｂ)は図１７(Ａ)を簡略化した図である。

符号の説明

２０１ チャネル電荷
２０２ 信号パケット
２０３ 寄生容量
２０４ リセット電圧
２０５ リセットゲート
２０６ 出力バッファ
Ｖr リセットレベル
Ｖｆ フィードスルーレベル
Ｖd ＣＣＤ信号レベル
１０１ ＣＣＤ
１０２ ＣＣＤ出力信号
１０３ ＣＤＳ回路
１０４ ＰＧＡ入力信号
１０５ ＰＧＡ回路
１０６ ＡＤ変換器
１０７ ＡＤ変換器出力デジタルデータ
１０８ 黒レベル加算器
１０９ ＤＡＣ
１１０ ＡＤ変換器入力信号
１１１ ＤＡＣ出力
１１２ デジタル信号処理回路
１０２−lev ＣＤＳ入力信号レベル
１０４−lev ＰＧＡ入力信号レベル
１１０−lev ＡＤＣ入力信号レベル
１０６−lev ＡＤ変換器リファレンスレベル
１１１−lev ＤＡＣ出力引き算レベル
Ｃ０１ エミッタフォロワ部
Ｃ０２ａ,Ｃ０２ｂ ＡＣ結合容量
Ｃ０３ａ,Ｃ０３ｂ ＣＤＳ入力端子
Ｃ０４ａ,Ｃ０４ｂ サンプリング容量
Ｃ０５ａ,Ｃ０５ｂ フィードバック容量
ＳＷ１,ＳＷ２ オートゼロスイッチ
Ｃ０７ 演算増幅器
Ｃ０８ ＤＣ電圧源
Ｃ０９ａ,Ｃ０９ｂ クランプスイッチ
virtp，virtm 仮想ショートノード
Ｔ １画素周期期間
Ｔ１ リセット期間
Ｔ２ フィードスルー期間
Ｔ３ 信号出力期間
Ｖｆ フィードスルーレベル
Ｖd データレベル
Ｖsig 信号出力レベル
Ｓample サンプリング期間
Ａmplify アンプリファイ期間
ＶＯＰ 正相出力ノード(電位)
ＶＯＭ 逆相出力ノード(電位)
Ｖod 差分値(差動出力電圧レベル)
Ｖｘ 仮想ショート電位
Ｇｍ 演算増幅器の差動コンダクタンス
Ｄ０１ 強制ショートスイッチ
Ｒｏｎ 強制ショートスイッチのオン抵抗値
Ｅ１０１、Ｅ１０４、Ｅ１０５ リセット用スイッチ(強制ショートスイッチ)
Ｅ１０２ 演算増幅器の入力換算オフセット電圧
Ｅ１０３,Ｅ１０６ 演算増幅器
Ｃｆ１,Ｃｆ２ フィードバック容量
Ｔrst リセット期間
Ｔswon ＳＷオン期間
Ｔswoff ＳＷオフ期間
Ｔccdfth ＣＣＤのフィードスルー期間
Ｃｓ１,Ｃｓ２ サンプリング容量
Ｃｃ１,Ｃｃ２ 位相補償容量

Claims (3)

1. 第１および第２の入力端子と、
   第１および第２の出力端子と、
   上記第１の入力端子に逆相入力端子が接続され、上記第２の入力端子に正相入力端子が接続され、上記第１の出力端子に正相出力端子が接続され、上記第２の出力端子に逆相出力端子が接続された演算増幅器と、
   上記第１の入力端子と上記逆相入力端子との間に接続された第１のサンプリング容量と、
   上記第２の入力端子と上記正相入力端子との間に接続された第２のサンプリング容量と、
   上記逆相入力端子と上記正相出力端子との間に接続された第１のフィードバック容量と、
   上記正相入力端子と上記逆相出力端子との間に接続された第２のフィードバック容量と、
   上記逆相入力端子と上記正相出力端子との間に接続された第１のスイッチと、
   上記正相入力端子と上記逆相出力端子との間に接続された第２のスイッチと、
   上記正相入力端子と逆相入力端子との間に接続された第３のスイッチとを備えることを特徴とする相関二重サンプリング回路。
2. 請求項１に記載の相関二重サンプリング回路において、
   上記第１および第２のスイッチが導通している導通期間のうちのすくなくとも前半に、上記第３のスイッチを導通させる制御部を備えたことを特徴とする相関二重サンプリング回路。
3. 第１および第２の入力端子と、
   第１および第２の出力端子と、
   上記第１の入力端子に逆相入力端子が接続され、上記第２の入力端子に正相入力端子が接続された第１の演算増幅器と、
   上記第１の入力端子と上記第１の演算増幅器の逆相入力端子との間に接続された第１のサンプリング容量と、
   上記第２の入力端子と上記第１の演算増幅器の正相入力端子との間に接続された第２のサンプリング容量と、
   上記第１の演算増幅器の逆相入力端子と正相出力端子との間に接続された第１のスイッチと、
   上記第１の演算増幅器の正相入力端子と逆相出力端子との間に接続された第２のスイッチと、
   上記第１の演算増幅器の正相入力端子と逆相入力端子との間に接続された第３のスイッチと、
   上記第１の演算増幅器の正相出力端子に正相入力端子が接続され、上記第１の演算増幅器の逆相出力端子に逆相入力端子が接続され、上記第１の出力端子に正相出力端子が接続され、上記第２の出力端子に逆相出力端子が接続された第２の演算増幅器と、
   上記第１の出力端子と上記第１の演算増幅器の逆相入力端子との間に接続された第１のフィードバック容量と、
   上記第２の出力端子と上記第１の演算増幅器の正相入力端子との間に接続された第２のフィードバック容量と、
   上記第２の演算増幅器の逆相入力端子と正相出力端子との間に接続された第１の位相補償容量と、
   上記第２の演算増幅器の正相入力端子と逆相出力端子との間に接続された第２の位相補償容量と、
   上記第２の演算増幅器の逆相入力端子と正相入力端子との間に接続された第４のスイッチとを備えたことを特徴とする相関二重サンプリング回路。
   

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