JP2871809B2 - 比較器回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アナログ−デジタル比較器用の比較器回
路に関するものである。
路に関するものである。
デジタル回路技術は、大衆用電子装置においてデジタ
ル信号処理を実際に行ない得る点まで発達して来た。た
とえば、製造業者は、受像機に対してフレーム静止（フ
リーズ・フレーム）または画面中画面といった様な特殊
機能を付加するためにデジタル・エレクトロニクス技術
を組込んだテレビジョン受像機とビデオ・カセット・レ
コーダを、紹介し始めている。デジタル処理を行なうに
は、先ず受信した放送信号をデジタル様式に変換するこ
とが必要であり、これはアナログ−デジタル変換器（AD
C）を使って行なうことができる。デジタル・テレビジ
ョン信号処理においては、カラー副搬送波周波数の４倍
の周波数（約14.32MHz）でテレビジョン信号をサンプリ
ングし、この信号を８ビットの解像度をもってパルス・
コード変調（PCM）様式に変換することが望ましい。こ
の様なサンプリング周波数と解像度で満足すべき動作を
行なうバイポーラADCは存在するが、エレクトロニクス
製品においてデジタル処理を行なうために選択される技
術は金属酸化物半導体（MOS）電界効果トランジスタ（F
ET）技術である。その理由は、MOSFET技術によると電力
消費が少なくしかも装置を高密度で集積できるからであ
る。
ル信号処理を実際に行ない得る点まで発達して来た。た
とえば、製造業者は、受像機に対してフレーム静止（フ
リーズ・フレーム）または画面中画面といった様な特殊
機能を付加するためにデジタル・エレクトロニクス技術
を組込んだテレビジョン受像機とビデオ・カセット・レ
コーダを、紹介し始めている。デジタル処理を行なうに
は、先ず受信した放送信号をデジタル様式に変換するこ
とが必要であり、これはアナログ−デジタル変換器（AD
C）を使って行なうことができる。デジタル・テレビジ
ョン信号処理においては、カラー副搬送波周波数の４倍
の周波数（約14.32MHz）でテレビジョン信号をサンプリ
ングし、この信号を８ビットの解像度をもってパルス・
コード変調（PCM）様式に変換することが望ましい。こ
の様なサンプリング周波数と解像度で満足すべき動作を
行なうバイポーラADCは存在するが、エレクトロニクス
製品においてデジタル処理を行なうために選択される技
術は金属酸化物半導体（MOS）電界効果トランジスタ（F
ET）技術である。その理由は、MOSFET技術によると電力
消費が少なくしかも装置を高密度で集積できるからであ
る。
現在のところ、MOS技法で作られた従来型の８ビット1
4MHzADCは利用できるが、その様な装置の歩留りは可成
り低い。代表的なMOSADCの一例が、この明細書中に参考
文献として引用する米国特許第4691189号に記載されて
いる。この形式のADCについては、その動作速度や変換
の直線性を改善するために多くの改変案が提案された。
しかし、その様な案は、ビデオ周波数信号の処理用とし
て満足すべき特性／歩留りを持った装置を提供すること
ができなかった。上記米国特許第4691189号に開示され
た形式のADCでは、動作特性は歩留りに対して妥協を余
儀なくされ、そのトランジスタの寸法は集積密度と歩留
りを上げるために極端に小さくなっている。しかし、ト
ランジスタ装置が小さくなるにつれて、浮遊キャパシタ
ンスが急速に重要なものとなる。この浮遊キャパシタン
スは回路の動作特性に悪影響を及ぼすものである。その
上、MOS回路中の浮遊キャパシタンスは、印加電位によ
って非直線性となる傾向があるので完全に予測すること
は困難である。
4MHzADCは利用できるが、その様な装置の歩留りは可成
り低い。代表的なMOSADCの一例が、この明細書中に参考
文献として引用する米国特許第4691189号に記載されて
いる。この形式のADCについては、その動作速度や変換
の直線性を改善するために多くの改変案が提案された。
しかし、その様な案は、ビデオ周波数信号の処理用とし
て満足すべき特性／歩留りを持った装置を提供すること
ができなかった。上記米国特許第4691189号に開示され
た形式のADCでは、動作特性は歩留りに対して妥協を余
儀なくされ、そのトランジスタの寸法は集積密度と歩留
りを上げるために極端に小さくなっている。しかし、ト
ランジスタ装置が小さくなるにつれて、浮遊キャパシタ
ンスが急速に重要なものとなる。この浮遊キャパシタン
スは回路の動作特性に悪影響を及ぼすものである。その
上、MOS回路中の浮遊キャパシタンスは、印加電位によ
って非直線性となる傾向があるので完全に予測すること
は困難である。
第１図にその一部分を示した上記米国特許に開示され
ている比較器回路は、２つの反転増幅器段I1、I2を使用
するもので、それらは縦続的に容量結合（C2）されてお
り、それぞれ各サンプル期間の一部分中に自動零化する
ためのスイッチング回路（TG1、TG2）を持っている。こ
の段間結合キャパシタンスC2には、その一方の極板と回
路基板との間の浮遊キャパシタンスが付帯していて、そ
の大きさは結合キャパシタンスの大きさと同程度のもの
である。この浮遊キャパシタンスは、第１反転増幅器の
出力における応答時間を遅くさせその結果この比較器の
応答時間を遅くする。
ている比較器回路は、２つの反転増幅器段I1、I2を使用
するもので、それらは縦続的に容量結合（C2）されてお
り、それぞれ各サンプル期間の一部分中に自動零化する
ためのスイッチング回路（TG1、TG2）を持っている。こ
の段間結合キャパシタンスC2には、その一方の極板と回
路基板との間の浮遊キャパシタンスが付帯していて、そ
の大きさは結合キャパシタンスの大きさと同程度のもの
である。この浮遊キャパシタンスは、第１反転増幅器の
出力における応答時間を遅くさせその結果この比較器の
応答時間を遅くする。
この米国特許第4691189号の比較器の設計に当って
は、互に共通ゲート接続を持ちドレイン−ソース導通路
が両供給電位間に直列に結合されている相補的なFET
で、両反転増幅器I1、I2を構成している。自動零化スイ
ッチは、各信号サンプリング期間の直前に、各反転増幅
器の出力端子をそれぞれ入力端子に接続するように構成
されている。この形の自動零化回路によって、反転増幅
器は入力電位の非常に小さな変化にも感応する（この形
の比較器として望ましい特性）ようになる。
は、互に共通ゲート接続を持ちドレイン−ソース導通路
が両供給電位間に直列に結合されている相補的なFET
で、両反転増幅器I1、I2を構成している。自動零化スイ
ッチは、各信号サンプリング期間の直前に、各反転増幅
器の出力端子をそれぞれ入力端子に接続するように構成
されている。この形の自動零化回路によって、反転増幅
器は入力電位の非常に小さな変化にも感応する（この形
の比較器として望ましい特性）ようになる。
ADC中のどの比較器でも、また８ビットのフラッシュA
DC中の256個の比較器においても、すくなくともすべて
の第２反転増幅器I2は、各サンプル期間中飽和出力電位
を呈するので、自動零化期間中は相当の電位変化を必要
とする。反転増幅器が自動零化できる速度が回路中の浮
遊キャパシタ、たとえばC1、C2と基板間の浮遊キャパシ
タンスおよび自動零化スイッチング回路（TG1、TG2）と
基板間の浮遊キャパシタンス等、によって悪影響を受け
ることは、理解できよう。
DC中の256個の比較器においても、すくなくともすべて
の第２反転増幅器I2は、各サンプル期間中飽和出力電位
を呈するので、自動零化期間中は相当の電位変化を必要
とする。反転増幅器が自動零化できる速度が回路中の浮
遊キャパシタ、たとえばC1、C2と基板間の浮遊キャパシ
タンスおよび自動零化スイッチング回路（TG1、TG2）と
基板間の浮遊キャパシタンス等、によって悪影響を受け
ることは、理解できよう。
この発明の比較器回路は、縦続的に直接結合された第
１と第２の共通ソース増幅器を持っている。その各共通
ソース増幅器は、それぞれ自動零化回路を有し、入力信
号はキャパシタを介して上記第１共通ソース増幅器の入
力端子に結合される。その第２（出力）に増幅器に付属
した自動零化回路は上記出力増幅器の入力端子から分離
されている。
１と第２の共通ソース増幅器を持っている。その各共通
ソース増幅器は、それぞれ自動零化回路を有し、入力信
号はキャパシタを介して上記第１共通ソース増幅器の入
力端子に結合される。その第２（出力）に増幅器に付属
した自動零化回路は上記出力増幅器の入力端子から分離
されている。
以下、図面を参照して従来例およびこの発明の実施例
について説明する。
について説明する。
先ず、第１図に示す従来の回路についてその動作の概
略を説明する。各サンプル期間の第１半部中は、スイッ
チング回路TG1、TG2は、それぞれ反転増幅器I1とI2の入
力および出力接続を短絡している。これによって、各増
幅器の入力電位はそのダイナミック動作範囲の中間値に
設定される。これらの電位はキャパシタC1とC2の各極板
に蓄積される。同時に、スイッチング回路TG1とTG2は短
絡され、スイッチング回路TGRも短絡されて、基準電位
をキャパシタC1の入力極板に結合する。スイッチング回
路TG1、TG2およびTGRは、次に同時に開路される。増幅
器I1とI2は大きな利得を有し、不安定動作点にバイアス
される。
略を説明する。各サンプル期間の第１半部中は、スイッ
チング回路TG1、TG2は、それぞれ反転増幅器I1とI2の入
力および出力接続を短絡している。これによって、各増
幅器の入力電位はそのダイナミック動作範囲の中間値に
設定される。これらの電位はキャパシタC1とC2の各極板
に蓄積される。同時に、スイッチング回路TG1とTG2は短
絡され、スイッチング回路TGRも短絡されて、基準電位
をキャパシタC1の入力極板に結合する。スイッチング回
路TG1、TG2およびTGRは、次に同時に開路される。増幅
器I1とI2は大きな利得を有し、不安定動作点にバイアス
される。
次にスイッチング回路が短絡されて入力電位をキャパ
シタC1の極板に結合する。もしこの入力電位が基準電位
よりも極く僅か大（または小）であれば、反転増幅器I2
からの出力電位は実質的にその正の（負の）出力飽和レ
ベルに駆動され、以後サンプル期間中ラッチ回路に蓄積
される。この回路の、より詳しい動作説明については前
記した米国特許第4691189号を参照されたい。
シタC1の極板に結合する。もしこの入力電位が基準電位
よりも極く僅か大（または小）であれば、反転増幅器I2
からの出力電位は実質的にその正の（負の）出力飽和レ
ベルに駆動され、以後サンプル期間中ラッチ回路に蓄積
される。この回路の、より詳しい動作説明については前
記した米国特許第4691189号を参照されたい。
次に、第２図を参照すると、こゝには第１図の回路と
似た動作をするが、より高速動作特性を示すように構成
された回路が示されている。第２図で、素子12、22、2
6、28、30および32はスイッチング回路で、第１図のス
イッチング回路TG1およびTG2のような相補的なトランジ
スタ伝送ゲートによって構成することができる。
似た動作をするが、より高速動作特性を示すように構成
された回路が示されている。第２図で、素子12、22、2
6、28、30および32はスイッチング回路で、第１図のス
イッチング回路TG1およびTG2のような相補的なトランジ
スタ伝送ゲートによって構成することができる。
比較すべき入力信号は端子10からスイッチング回路12
に結合される。この入力信号が比較されるべき基準信号
は端子20からスイッチング回路22へ結合される。スイッ
チング回路12と22は、実質的に逆相のクロック信号P2と
P1Dにより制御されて、入力キャパシタ24の第１極板に
入力信号と基準信号とを交互に結合する。キャパシタ24
の第２の極板は共通ソース増幅器A1としてバイアスされ
たｐ形トランジスタP13のゲート電極に結合されてい
る。定電流源をなすようにバイアスされているｎ形トラ
ンジスタN13は、そのドレイン電極がトランジスタP13の
ドレイン電極に結合されていてその増幅器の負荷インピ
ーダンスを形成している。トランジスタN13とP13の相互
接続点はその共通ソース増幅器の出力接続点である。こ
の共通ソース増幅器の入力接続点と出力接続点間にはス
イッチング回路26が結合されている。スイッチング回路
26は、クロック信号P1により制御されて、スイッチング
回路22が基準信号をキャパシタ24に結合するのと実質的
に一致してこの増幅器段を自動零化する。クロック信号
P1、P2およびP1Dの相補的な時間関係は第３図の通りで
ある。
に結合される。この入力信号が比較されるべき基準信号
は端子20からスイッチング回路22へ結合される。スイッ
チング回路12と22は、実質的に逆相のクロック信号P2と
P1Dにより制御されて、入力キャパシタ24の第１極板に
入力信号と基準信号とを交互に結合する。キャパシタ24
の第２の極板は共通ソース増幅器A1としてバイアスされ
たｐ形トランジスタP13のゲート電極に結合されてい
る。定電流源をなすようにバイアスされているｎ形トラ
ンジスタN13は、そのドレイン電極がトランジスタP13の
ドレイン電極に結合されていてその増幅器の負荷インピ
ーダンスを形成している。トランジスタN13とP13の相互
接続点はその共通ソース増幅器の出力接続点である。こ
の共通ソース増幅器の入力接続点と出力接続点間にはス
イッチング回路26が結合されている。スイッチング回路
26は、クロック信号P1により制御されて、スイッチング
回路22が基準信号をキャパシタ24に結合するのと実質的
に一致してこの増幅器段を自動零化する。クロック信号
P1、P2およびP1Dの相補的な時間関係は第３図の通りで
ある。
ｎ形トランジスタN13に対するバイアス電位はｐ形ト
ランジスタP23とｎ形トランジスタN23とによって供給さ
れ、両トランジスタP23とN23の主導通路は供給電位間に
直列に接続されている。トランジスタN23は、スレーブ
・トランジスタとしてトランジスタN13を持っている電
流ミラー増幅器のマスタ・トランジスタとして結合され
ている。トランジスタP23の制御電極は供給電位間のほ
ゞ中間値の電位にバイアスされている。両トランジスタ
P23とN23の相互コンダクタンスの比P23/N23は、トラン
ジスタP13とN13の相互コンダクタンスの比P13/N13に等
しい。
ランジスタP23とｎ形トランジスタN23とによって供給さ
れ、両トランジスタP23とN23の主導通路は供給電位間に
直列に接続されている。トランジスタN23は、スレーブ
・トランジスタとしてトランジスタN13を持っている電
流ミラー増幅器のマスタ・トランジスタとして結合され
ている。トランジスタP23の制御電極は供給電位間のほ
ゞ中間値の電位にバイアスされている。両トランジスタ
P23とN23の相互コンダクタンスの比P23/N23は、トラン
ジスタP13とN13の相互コンダクタンスの比P13/N13に等
しい。
増幅器A1の出力は、共通ソース増幅器A2として接続さ
れている別のｎ形トランジスタN33の制御電極にキャパ
シタを介在させることなく直接接続されている。トラン
ジスタN33の負荷回路はｐ形トランジスタP33で形成さ
れ、このドレイン／ソース導通路はトランジスタN33の
ドレイン／ソース導通路と直列に、両供給電位VDDと大
地電位との間に結合されている。トランジスタP33とN33
の相互接続点はこの増幅器A2の出力接続を形成してい
る。
れている別のｎ形トランジスタN33の制御電極にキャパ
シタを介在させることなく直接接続されている。トラン
ジスタN33の負荷回路はｐ形トランジスタP33で形成さ
れ、このドレイン／ソース導通路はトランジスタN33の
ドレイン／ソース導通路と直列に、両供給電位VDDと大
地電位との間に結合されている。トランジスタP33とN33
の相互接続点はこの増幅器A2の出力接続を形成してい
る。
トランジスタP33の制御電極は、スイッチング回路28
によって増幅器A2の出力接続に接続されている。このス
イッチング回路はクロック信号P1Dによって制御され
る。増幅器A1を自動零化するためにスイッチング回路26
が増幅器A1の入力接続と出力接続を結合する期間中、ス
イッチング回路28は増幅器A2の出力接続をトランジスタ
P33のゲート電極に結合して増幅器A2を自動零化する。
によって増幅器A2の出力接続に接続されている。このス
イッチング回路はクロック信号P1Dによって制御され
る。増幅器A1を自動零化するためにスイッチング回路26
が増幅器A1の入力接続と出力接続を結合する期間中、ス
イッチング回路28は増幅器A2の出力接続をトランジスタ
P33のゲート電極に結合して増幅器A2を自動零化する。
トランジスタP33の制御電極と或る固定電位点たとえ
ば供給電位VDD点または大地電位との間にはキャパシタ2
9が結合されている。キャパシタ29はその回路中に構成
することもできるし、自動零化の率（周波数）が非常に
高い場合は浮遊キャパシタンスで形成することもでき
る。キャパシタ29は、自動零化電位を蓄積し、スイッチ
ング回路28が開路したとき、その蓄積電位をトランジス
タP33の制御電極に印加するために、組込まれている。
ば供給電位VDD点または大地電位との間にはキャパシタ2
9が結合されている。キャパシタ29はその回路中に構成
することもできるし、自動零化の率（周波数）が非常に
高い場合は浮遊キャパシタンスで形成することもでき
る。キャパシタ29は、自動零化電位を蓄積し、スイッチ
ング回路28が開路したとき、その蓄積電位をトランジス
タP33の制御電極に印加するために、組込まれている。
増幅器A2の出力接続に結合された回路素子30、32、33
および34は普通のラッチ回路を形成して、各比較結果を
少なくとも後続するサンプル期間の２分の１の間蓄積す
る。
および34は普通のラッチ回路を形成して、各比較結果を
少なくとも後続するサンプル期間の２分の１の間蓄積す
る。
名目上、スイッチング回路26と28は同じクロック信号
で制御することができる。しかし、好ましい実施例にお
いては、スイッチング回路28は、スイッチング回路26が
開路された後、ある短時間は閉路すなわち短絡状態を維
持する。その理由は次の通りである。キャパシタ24と29
が同一キャパシタンス値を有し、トランジスタP13とP33
がトランジスタN13とN33に対して相補性のものとである
と仮定する。この様な条件の下では、トランジスタP1
3、P33およびN33の利得は同じ様な大きさを示す。ま
た、スイッチング回路26と28は構造的に同様なものであ
ると仮定する。すると、自動零化期間の終了時に両スイ
ッチング回路が閉路されると、スイッチング回路26と28
は、その制御電極とその各入力／出力端子間の固有浮遊
キャパシタンスのために、クロック信号の転移部の一部
分をトランジスタP13とP33の制御電極に結合する。増幅
器A1の利得が、“−A"、トランジスタN33の制御電極に
印加される電位に対する増幅器A2の利得が“−A"、また
トランジスタP33に印加される信号に対する増幅器A2の
利得を“−A"と仮定しよう。また、スイッチング回路26
と28は、クロッキングの転移部によって、トランジスタ
P13とP33の制御電極に或る電位△Ｖを同時に結合するも
のとする。この電位△Ｖは、増幅器A1とA2の自動零化さ
れた出力電位中に、−Ａ△Ｖと△VA（Ａ−１）〜△VA2
に等しい変化をそれぞれ発生させる。この電位変化が示
唆するものの１つは、少なくとも逆方向の出力電位の振
れについては、信号の比較作用のために、増幅器A2の出
力は△VA2ボルトの余分な電位分を越えねばならないか
ら回路の応答時間が遅くなるということである。２番目
は感度の低下である。
で制御することができる。しかし、好ましい実施例にお
いては、スイッチング回路28は、スイッチング回路26が
開路された後、ある短時間は閉路すなわち短絡状態を維
持する。その理由は次の通りである。キャパシタ24と29
が同一キャパシタンス値を有し、トランジスタP13とP33
がトランジスタN13とN33に対して相補性のものとである
と仮定する。この様な条件の下では、トランジスタP1
3、P33およびN33の利得は同じ様な大きさを示す。ま
た、スイッチング回路26と28は構造的に同様なものであ
ると仮定する。すると、自動零化期間の終了時に両スイ
ッチング回路が閉路されると、スイッチング回路26と28
は、その制御電極とその各入力／出力端子間の固有浮遊
キャパシタンスのために、クロック信号の転移部の一部
分をトランジスタP13とP33の制御電極に結合する。増幅
器A1の利得が、“−A"、トランジスタN33の制御電極に
印加される電位に対する増幅器A2の利得が“−A"、また
トランジスタP33に印加される信号に対する増幅器A2の
利得を“−A"と仮定しよう。また、スイッチング回路26
と28は、クロッキングの転移部によって、トランジスタ
P13とP33の制御電極に或る電位△Ｖを同時に結合するも
のとする。この電位△Ｖは、増幅器A1とA2の自動零化さ
れた出力電位中に、−Ａ△Ｖと△VA（Ａ−１）〜△VA2
に等しい変化をそれぞれ発生させる。この電位変化が示
唆するものの１つは、少なくとも逆方向の出力電位の振
れについては、信号の比較作用のために、増幅器A2の出
力は△VA2ボルトの余分な電位分を越えねばならないか
ら回路の応答時間が遅くなるということである。２番目
は感度の低下である。
また、スイッチング回路26がターンオフされたときス
イッチング回路28がオン状態に保たれていれば、増幅器
A1の自動零化された電位に変化があっても増幅器A2は自
動零化する。その後、スイッチング回路28は開路される
と、増幅器A2の自動零化された出力電位にＡ△Ｖだけの
変化が生じる。この動作モードでは、このシステムの応
答時間と感度とは大幅に劣化するように悪影響を受け
る。
イッチング回路28がオン状態に保たれていれば、増幅器
A1の自動零化された電位に変化があっても増幅器A2は自
動零化する。その後、スイッチング回路28は開路される
と、増幅器A2の自動零化された出力電位にＡ△Ｖだけの
変化が生じる。この動作モードでは、このシステムの応
答時間と感度とは大幅に劣化するように悪影響を受け
る。
増幅器A2に対する入力は、増幅器A1の出力に直接結合
されており、この形は第１図に示した従来の回路の容量
結合に比べると２つの利点をもたらす。第１は、増幅器
A1の出力接続における対大地（すなわち基板）浮遊キャ
パシタンスが減少し、そのため回路の応答時間が改善さ
れることである。第２は、トランジスタN33（および第
１図のトランジスタN21とP21）の制御電極が、増幅器A1
（I1）の出力に容量性負荷Ｃを与えることである。もし
増幅器A1がトランジスタN13に容量結合（キャパシタン
スCcによって）していたとしたら、増幅器A1からの出力
電位VA1が分圧されることになろう。トランジスタN13に
印加される電位は、VA1Cc/（Cc＋Ｃ）に減少し、この減
少は回路の応答時間を不要に増大させまた感度を低下さ
せるものである。従って、増幅器段間の結合用キャパシ
タを除くことは大きな利点になる。
されており、この形は第１図に示した従来の回路の容量
結合に比べると２つの利点をもたらす。第１は、増幅器
A1の出力接続における対大地（すなわち基板）浮遊キャ
パシタンスが減少し、そのため回路の応答時間が改善さ
れることである。第２は、トランジスタN33（および第
１図のトランジスタN21とP21）の制御電極が、増幅器A1
（I1）の出力に容量性負荷Ｃを与えることである。もし
増幅器A1がトランジスタN13に容量結合（キャパシタン
スCcによって）していたとしたら、増幅器A1からの出力
電位VA1が分圧されることになろう。トランジスタN13に
印加される電位は、VA1Cc/（Cc＋Ｃ）に減少し、この減
少は回路の応答時間を不要に増大させまた感度を低下さ
せるものである。従って、増幅器段間の結合用キャパシ
タを除くことは大きな利点になる。
この発明のまた別の利点は、自動零化回路28の配置点
にある。従来の回路にあっては、自動零化期間中は、増
幅器I2の出力はスイッチング回路TG1、TG2およびキャパ
シタC2を介して増幅器I1の入力に結合されていることに
注目されたい。この接続は、２つの増幅期間に再生帰還
路を形成して、この従来回路の自動零化応答時間を遅く
する傾向を示す。第２図の実施例においては、増幅器A1
の入力接続と増幅器A2の出力接続との間には接続回路が
無いので、再生帰還作用は防がれる。
にある。従来の回路にあっては、自動零化期間中は、増
幅器I2の出力はスイッチング回路TG1、TG2およびキャパ
シタC2を介して増幅器I1の入力に結合されていることに
注目されたい。この接続は、２つの増幅期間に再生帰還
路を形成して、この従来回路の自動零化応答時間を遅く
する傾向を示す。第２図の実施例においては、増幅器A1
の入力接続と増幅器A2の出力接続との間には接続回路が
無いので、再生帰還作用は防がれる。
第２図の回路には幾多の変形を施すことができる。た
とえば、増幅器A1の出力はトランジスタP33の制御電極
に結合し、スイッチング回路28を増幅器A2の出力とN33
の制御電極の間に結合することもできる。或いは、増幅
器A1に対する入力を、トランジスタN13に結合し、トラ
ンジスタP13を電流源負荷装置として動作させることも
できる。また、フラッシュADCにおけるように１つの共
通入力端子に第２図の形式の比較器回路が多数結合され
ている場合を検討して見よう。この様な場合、入力接続
20の各々のものは、大地電位から供給電圧にわたる範囲
で順次増分増加する異なった基準電圧に結合されること
になる。その共通入力端子に印加される信号の平均値す
なわちDC値が上記供給電圧の２分の１であると仮定す
る。この様にすると、供給電圧の２分の１よりも大きな
基準電位点に結合される比較器回路はすべて第２図に示
される様な形式とし、また供給電圧の２分の１より小さ
な基準電位点に結合される比較器回路はすべて第２図の
回路と相補的な形にすること、またはその逆関係にする
ことが望ましい（こゝで相補的とは、たとえば増幅器A1
とA2に対する入力がトランジスタN13とP33の制御電極に
それぞれ結合されているという様な関係をいう）。
とえば、増幅器A1の出力はトランジスタP33の制御電極
に結合し、スイッチング回路28を増幅器A2の出力とN33
の制御電極の間に結合することもできる。或いは、増幅
器A1に対する入力を、トランジスタN13に結合し、トラ
ンジスタP13を電流源負荷装置として動作させることも
できる。また、フラッシュADCにおけるように１つの共
通入力端子に第２図の形式の比較器回路が多数結合され
ている場合を検討して見よう。この様な場合、入力接続
20の各々のものは、大地電位から供給電圧にわたる範囲
で順次増分増加する異なった基準電圧に結合されること
になる。その共通入力端子に印加される信号の平均値す
なわちDC値が上記供給電圧の２分の１であると仮定す
る。この様にすると、供給電圧の２分の１よりも大きな
基準電位点に結合される比較器回路はすべて第２図に示
される様な形式とし、また供給電圧の２分の１より小さ
な基準電位点に結合される比較器回路はすべて第２図の
回路と相補的な形にすること、またはその逆関係にする
ことが望ましい（こゝで相補的とは、たとえば増幅器A1
とA2に対する入力がトランジスタN13とP33の制御電極に
それぞれ結合されているという様な関係をいう）。
また別の実施例では、第２図の回路の第１の反転増幅
器A1を第１図の回路における増幅器I1のような反転増幅
器で置換することもできる。この実施例では、トランジ
スタN33の制御電極すなわちゲート電極はトランジスタP
11とN11の相互接続点に直接結合され、トランジスタP23
とN23は不要である。
器A1を第１図の回路における増幅器I1のような反転増幅
器で置換することもできる。この実施例では、トランジ
スタN33の制御電極すなわちゲート電極はトランジスタP
11とN11の相互接続点に直接結合され、トランジスタP23
とN23は不要である。
第３図は、スイッチング回路を制御するために印加さ
れるクロック信号の好ましいタイミングを示している。
クロック信号P1とP2は互に逆相で重畳することのない信
号であることが望ましい。
れるクロック信号の好ましいタイミングを示している。
クロック信号P1とP2は互に逆相で重畳することのない信
号であることが望ましい。
第４図は、第３図に示したクロック信号を発生させる
一例回路を示す。回路設計技術者であればこの回路の動
作は容易に理解し得る筈であるから詳細な説明は省略す
る。信号P1の遅延分を発生させることによって遅延信号
P1Dが生成されるということだけを述べるに止める。第
４図において、この遅延は、直列接続されたゲート回路
（たとえば、４個のインバータ回路）によって、実施で
きる。
一例回路を示す。回路設計技術者であればこの回路の動
作は容易に理解し得る筈であるから詳細な説明は省略す
る。信号P1の遅延分を発生させることによって遅延信号
P1Dが生成されるということだけを述べるに止める。第
４図において、この遅延は、直列接続されたゲート回路
（たとえば、４個のインバータ回路）によって、実施で
きる。
【図面の簡単な説明】 第１図は従来の比較器回路の構成図、第２図はこの発明
を実施した一例比較器回路を示す構成図、第３図は第２
図の回路の動作説明に役立つクロック信号波形を示す
図、第４図は第３図に示すクロック信号を発生させるた
めの一例回路図である。 10……第１の信号入力端子、20……第２の信号入力端
子、24……キャパシタ、12、22……第１のスイッチ手
段、A1……第１の反転増幅器、26……第２のスイッチ手
段、A2……第２の反転増幅器、28、29……第２反転増幅
器の選択的自動零化手段（スイッチング回路とキャパシ
タ）。
を実施した一例比較器回路を示す構成図、第３図は第２
図の回路の動作説明に役立つクロック信号波形を示す
図、第４図は第３図に示すクロック信号を発生させるた
めの一例回路図である。 10……第１の信号入力端子、20……第２の信号入力端
子、24……キャパシタ、12、22……第１のスイッチ手
段、A1……第１の反転増幅器、26……第２のスイッチ手
段、A2……第２の反転増幅器、28、29……第２反転増幅
器の選択的自動零化手段（スイッチング回路とキャパシ
タ）。
Claims (5)
- 【請求項１】信号電位を供給する第１の信号入力端子と
基準電位を供給する第２の信号入力端子と、 第１と第２の端子を有するキャパシタと、 上記キャパシタの第１の端子に上記第１の信号入力端子
と第２の信号入力端子を交互に結合する第１のスイッチ
手段と、 上記キャパシタの第２の端子に結合された入力端子と、
出力接続点とを有する第１の反転増幅器と、 上記第１の反転増幅器を自動零化する手段と、 上記第１の反転増幅器の出力接続点に直接結合された入
力端子と、出力接続点とを有する第２の反転増幅器と、 上記第２の反転増幅器の入力端子への接続を含まず、該
第２の反転増幅器の出力接続点と該第２の反転増幅器の
負荷回路との間に結合されており、該第２の反転増幅器
を自動零化された動作電位に周期的にバイアスするため
の第２のスイッチ手段を含む回路と、 上記第１および第２のスイッチ手段を周期的に開閉する
ための各クロック信号を供給するクロック信号発生回路
と、 から成る比較器回路。 - 【請求項２】比較すべき第１の信号と第２の信号を印加
するための第１および第２の入力端子と、 第１と第２の端子を有する第１のキャパシタと、 上記第１のキャパシタの第１の端子に上記第１の信号入
力端子と第２の信号入力端子を交互に結合する第１のス
イッチ手段と、 電流源と、 上記第１のキャパシタの第２の端子に結合された制御電
極と、上記電流源と直列に結合された主導電路とを有
し、上記電流源と共に出力接続点を有する第１の共通ソ
ース形式の増幅器を構成する第１のトランジスタと、 上記第１の共通ソース形式の増幅器の上記出力接続点と
上記第１のトランジスタの制御電極とを交互に結合しま
た切離すための第２のスイッチ手段と、 上記第１の共通ソース形式の増幅器の出力接続点に直接
結合された制御電極と、主導電路とを有する第２のトラ
ンジスタと、 制御電極と主導電路とを有する第３のトランジスタと、
を具備し、 上記第３のトランジスタの主導電路と上記第２のトラジ
スタの主導電路は、出力接続点を有する第２の共通ソー
ス形式の増幅器を形成するように直列に結合されてお
り、 さらに、固定電位点に結合された第１の端子と上記第３
のトランジスタの制御電極に結合された第２の端子とを
有する第２のキャパシタと、 上記第２の共通ソース形式の増幅器の出力接続点と上記
第３のトランジスタの制御電極とを交互に結合しまた切
離して、該第２の共通ソース形式の増幅器を順次自動零
化する第３のスイッチ手段と、 を具備した比較器回路、 - 【請求項３】上記第２の共通ソース形式の増幅器の出力
接続点を上記第３のトランジスタの制御電極に結合する
ように上記第３のスイッチ手段の状態を設定し、またこ
れと実質的に同時に上記第１の共通ソース形式の増幅器
の出力接続点を上記第１のトランジスタの制御電極に結
合するように上記第２のスイッチ手段の状態を設定する
手段を含む、請求項（２）記載の比較器回路。 - 【請求項４】上記第３のスイッチ手段は、上記第２のス
イッチ手段が上記第１の共通ソース形式の増幅器の出力
接続点を上記第１のトランジスタの制御電極から切離し
た後、ある期間中上記第２の共通ソース形式の増幅器の
出力接続点を上記第３のトランジスタの制御電極に結合
するように設定される、請求項（２）記載の比較器回
路。 - 【請求項５】上記第１のスイッチ手段は、上記第３のス
イッチ手段が上記第２の共通ソース形式の増幅器の出力
接続点を上記第３のトランジスタの制御電極に結合する
のと同時に上記第２の入力端子を上記第１のキャパシタ
の第１の端子に結合するように設定される、請求項
（４）記載の比較器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US367836 | 1989-06-19 | ||
| US07/367,836 US4989003A (en) | 1989-06-19 | 1989-06-19 | Autozeroed set comparator circuitry |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0332109A JPH0332109A (ja) | 1991-02-12 |
| JP2871809B2 true JP2871809B2 (ja) | 1999-03-17 |
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ID=23448834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2161156A Expired - Fee Related JP2871809B2 (ja) | 1989-06-19 | 1990-06-18 | 比較器回路 |
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| JP (1) | JP2871809B2 (ja) |
| KR (1) | KR0175299B1 (ja) |
| CN (1) | CN1023534C (ja) |
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| DD (1) | DD295289A5 (ja) |
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| DK (1) | DK0404476T3 (ja) |
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| FI (1) | FI98016C (ja) |
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| PT (1) | PT94404B (ja) |
| TR (1) | TR24862A (ja) |
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| CN1108778A (zh) * | 1993-09-20 | 1995-09-20 | 株式会社鹰山 | 多极开关电路 |
| US5471208A (en) * | 1994-05-20 | 1995-11-28 | David Sarnoff Research Center, Inc. | Reference ladder auto-calibration circuit for an analog to digital converter |
| FR2722625B1 (fr) * | 1994-07-18 | 1996-10-04 | Thomson Consumer Electronics | Convertisseur a/n a comparaison multiple utilisant le principe d'interpolation |
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| CN101030771B (zh) * | 2006-02-28 | 2010-05-12 | 盛群半导体股份有限公司 | 一种迟滞型比较器 |
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| JPS55118221A (en) * | 1979-03-06 | 1980-09-11 | Nec Corp | Comparison circuit |
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| JPS55135418A (en) * | 1979-04-10 | 1980-10-22 | Sharp Corp | Comparator circuit |
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