JPH01296713A - アナログ・デジタル変換器用電圧比較回路 - Google Patents
アナログ・デジタル変換器用電圧比較回路Info
- Publication number
- JPH01296713A JPH01296713A JP12652588A JP12652588A JPH01296713A JP H01296713 A JPH01296713 A JP H01296713A JP 12652588 A JP12652588 A JP 12652588A JP 12652588 A JP12652588 A JP 12652588A JP H01296713 A JPH01296713 A JP H01296713A
- Authority
- JP
- Japan
- Prior art keywords
- switching means
- voltage
- input
- turned
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 238000006243 chemical reaction Methods 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 5
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体集積回路チップ上に形成さ” れる
アナログ・デノタル変換器（以下、ＡＤ変換器という）
に係り、特にスイッチング手段のタイミングを制御する
手段に関する。
アナログ・デノタル変換器（以下、ＡＤ変換器という）
に係り、特にスイッチング手段のタイミングを制御する
手段に関する。
（従来の技術）
この種の従来のＡＤ変換器は、”Ｍｏｎｏｌｉｔｈｉｃ
ｇｘｐａｎｄａｂｌｅ ５ ｂｉｔ ２０ ＭＨｚ Ｃ
ＭＯ８／ＳＯ８ＡＤ Ｃｏｎｖｅｒｔｅｒ’’ ７９
ＩＥＥＥ Ｊ ｏｆ Ｓ、Ｓ、ＣＶｏｌ、 ５Ｃ−１４
等に示されている。第４図は、従来のＡＤ変換器の一例
を示しており、Ｓ！はＡＤ変換入力である第１の入力電
圧ｖｌｎ１が入力する第１のＣＭＯＳスイッチ、Ｓ２は
基準電圧でちる第２の入力電圧Ｖｉｎ２が入力する第２
のＣＭＯＳスイッチ、Ｃは上記２個のスイッチＳ１＋８
２の出力端共通接続点（ノードＮｔ ）と反転増幅器１
の入力端（ノードＮ２ ）との間に接続された容量、Ｓ
３は上記反転増幅器１の入出力端子間に接続された第３
のＣＭＯＳスイッチである。上記ＣＭＯＳスイッチＳＬ
＋ ８２ ＋ ８３は、それぞれＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタとが並列に
接続されており、第１のスイッチＳ１と第３のスイッチ
Ｓ３のＮチャネルトランジスタおよび第２のスイッチＳ
２のＰチャネルトランジスタの各ｆ−１にクロック信号
φが印加され、第１のスイッチＳ１と第３のスイッチＳ
３のＰチャネルトランジスタお工び第２のスイッチ５２
ＯＮチヤネルトランノスタの各ゲートにクロック信号７
が印加されている。上記クロック信号φ、■は、第５図
に示すように、ｖＤＤ電源電圧（”１″レベル）と■８
ｓ電源電圧（Ｏ”レベル）との間で変化する相補的な信
号であり、これによって前記第１のスイッチＳ１と第３
のスイッチＳ３とが同じオン状態またはオフ状態に制御
されると同時に、第２のスイッチＳ２がオフ状態または
オン状態に制御されるものである。
ｇｘｐａｎｄａｂｌｅ ５ ｂｉｔ ２０ ＭＨｚ Ｃ
ＭＯ８／ＳＯ８ＡＤ Ｃｏｎｖｅｒｔｅｒ’’ ７９
ＩＥＥＥ Ｊ ｏｆ Ｓ、Ｓ、ＣＶｏｌ、 ５Ｃ−１４
等に示されている。第４図は、従来のＡＤ変換器の一例
を示しており、Ｓ！はＡＤ変換入力である第１の入力電
圧ｖｌｎ１が入力する第１のＣＭＯＳスイッチ、Ｓ２は
基準電圧でちる第２の入力電圧Ｖｉｎ２が入力する第２
のＣＭＯＳスイッチ、Ｃは上記２個のスイッチＳ１＋８
２の出力端共通接続点（ノードＮｔ ）と反転増幅器１
の入力端（ノードＮ２ ）との間に接続された容量、Ｓ
３は上記反転増幅器１の入出力端子間に接続された第３
のＣＭＯＳスイッチである。上記ＣＭＯＳスイッチＳＬ
＋ ８２ ＋ ８３は、それぞれＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタとが並列に
接続されており、第１のスイッチＳ１と第３のスイッチ
Ｓ３のＮチャネルトランジスタおよび第２のスイッチＳ
２のＰチャネルトランジスタの各ｆ−１にクロック信号
φが印加され、第１のスイッチＳ１と第３のスイッチＳ
３のＰチャネルトランジスタお工び第２のスイッチ５２
ＯＮチヤネルトランノスタの各ゲートにクロック信号７
が印加されている。上記クロック信号φ、■は、第５図
に示すように、ｖＤＤ電源電圧（”１″レベル）と■８
ｓ電源電圧（Ｏ”レベル）との間で変化する相補的な信
号であり、これによって前記第１のスイッチＳ１と第３
のスイッチＳ３とが同じオン状態またはオフ状態に制御
されると同時に、第２のスイッチＳ２がオフ状態または
オン状態に制御されるものである。
いま、サンプルモードのとき、φ＝”１”、７−“′０
＃となり、スイッチＳｌ、Ｓ３ が７ｒ７、スイッチＳ
２がオフになるので、ノードＮ１の電圧ｖｃとして入力
電圧ｖｉｎ１が現われ、反転増幅器１の入力ノードＮ２
の電圧Ｖ・として出力電圧Ｖ。ｕｔが帰還する。
＃となり、スイッチＳｌ、Ｓ３ が７ｒ７、スイッチＳ
２がオフになるので、ノードＮ１の電圧ｖｃとして入力
電圧ｖｉｎ１が現われ、反転増幅器１の入力ノードＮ２
の電圧Ｖ・として出力電圧Ｖ。ｕｔが帰還する。
この反転増幅器１は、入出力特性が第６図に示す曲線Ａ
のようになり、入出力端間を短絡したときの直流帰還特
性は曲線Ｂで示すようになる。従って、前記スイッチＳ
３がオンのとき、反転増幅器１の入力電圧Ｖ、は曲線Ａ
、Ｂの交点に対応するＶ。。
のようになり、入出力端間を短絡したときの直流帰還特
性は曲線Ｂで示すようになる。従って、前記スイッチＳ
３がオンのとき、反転増幅器１の入力電圧Ｖ、は曲線Ａ
、Ｂの交点に対応するＶ。。
であり、このときｖ１＝ｖｏ、＝ｖｏｕｔが成立する。
ここて、ｖｏ、を増幅動作点電圧と定義する。
次に、電圧比較モードに移るとき、φ＝”０″、φ＝”
ｌ’となり、スイッチＳ １＋ ８３がオフ、スイッチ
Ｓ２がオンになり、ノードＮｌの電圧Ｖ としてＶ、
２がＣ１ｎ 現われ、反転増幅器Ｊの入力ノードＮ２の電圧Ｖ、は、
（Ｖい２−Ｖｉｎｌ）の電位変化分だけ変化するので、
（ｖｉｎ２−ｖ、ｎｉ ）＋ｖ０．となる。ここで、反
転増幅器１の電圧利得’ｔＫ（＜０）とすると、出力′
電圧Ｖ。ｕｔ＝Ｋ・（ｖｉｎ２−ｖｉｎｌ）＋ｖｏ、と
なり、入力電圧ｖｌｎ１とＶ、ｎ２との差を増幅した出
力電圧Ｖ。ｕｔが得られる。
ｌ’となり、スイッチＳ １＋ ８３がオフ、スイッチ
Ｓ２がオンになり、ノードＮｌの電圧Ｖ としてＶ、
２がＣ１ｎ 現われ、反転増幅器Ｊの入力ノードＮ２の電圧Ｖ、は、
（Ｖい２−Ｖｉｎｌ）の電位変化分だけ変化するので、
（ｖｉｎ２−ｖ、ｎｉ ）＋ｖ０．となる。ここで、反
転増幅器１の電圧利得’ｔＫ（＜０）とすると、出力′
電圧Ｖ。ｕｔ＝Ｋ・（ｖｉｎ２−ｖｉｎｌ）＋ｖｏ、と
なり、入力電圧ｖｌｎ１とＶ、ｎ２との差を増幅した出
力電圧Ｖ。ｕｔが得られる。
ところで、従来は、スイッチ８１ ＊ ８２ ＋ Ｓａ
のオン、オフのタイミングについて特に留意されておら
す、スイッチ８１ ＋ ８３に共通のクロック信号φ。
のオン、オフのタイミングについて特に留意されておら
す、スイッチ８１ ＋ ８３に共通のクロック信号φ。
ｉが印加されていた。従って、信号遅延等のため、サン
プルモード終了から電圧比較モードに移るとき、スイッ
チＳ１がスイッチＳ３よりも先にオフ状態になるという
状況が生じる。このとき、スイッチＳ、のクロックフィ
ードスルー（＠５ｗ１ｔｃｈ−ＩｎｄｕｃｅｄＥｒｒｏ
ｒ ’１０１０１ｔａ ｏｎ ａ ５ｗ１ｔｃｈｅｄ
Ｃａｐａｃｉｔｏｒ ” ’Ｂ４ＩＥＥＥ Ｊ ｏｆ
Ｓ、Ｓ、ＣＶｏｌ、 ５Ｃ−１’９等参照）により、ス
イッチＳｌの電荷ΔＱｌが容量Ｃに流れ込む。これによ
り、容量ＣＫ蓄えられていた電荷ＱはＱ’＝Ｑ±ΔＱ１
となって変化してしまう。また、この電荷の変化分ΔＱ
１により、反転増幅器１の入力ノードＮ２にＶ ＝ （
Ｖｉｎ２−Ｖ、ｎｌ ） ＋Ｖ、、±ΔＶ、となる。こ
こで、上記クロックドスルーによる電荷ΔＱ１は、スイ
ッチＳ１の入力端子Ｖ、ｎｔに依存性を持つので、オフ
セラ）Ｋ圧Δ■４は入力電圧ｖｉｎ１に応じて変動して
しまう。
プルモード終了から電圧比較モードに移るとき、スイッ
チＳ１がスイッチＳ３よりも先にオフ状態になるという
状況が生じる。このとき、スイッチＳ、のクロックフィ
ードスルー（＠５ｗ１ｔｃｈ−ＩｎｄｕｃｅｄＥｒｒｏ
ｒ ’１０１０１ｔａ ｏｎ ａ ５ｗ１ｔｃｈｅｄ
Ｃａｐａｃｉｔｏｒ ” ’Ｂ４ＩＥＥＥ Ｊ ｏｆ
Ｓ、Ｓ、ＣＶｏｌ、 ５Ｃ−１’９等参照）により、ス
イッチＳｌの電荷ΔＱｌが容量Ｃに流れ込む。これによ
り、容量ＣＫ蓄えられていた電荷ＱはＱ’＝Ｑ±ΔＱ１
となって変化してしまう。また、この電荷の変化分ΔＱ
１により、反転増幅器１の入力ノードＮ２にＶ ＝ （
Ｖｉｎ２−Ｖ、ｎｌ ） ＋Ｖ、、±ΔＶ、となる。こ
こで、上記クロックドスルーによる電荷ΔＱ１は、スイ
ッチＳ１の入力端子Ｖ、ｎｔに依存性を持つので、オフ
セラ）Ｋ圧Δ■４は入力電圧ｖｉｎ１に応じて変動して
しまう。
（発明が解決しようとする課題）
本発明は、上記したようにサンプルモードから電圧比較
モードへ移るときのスイッチのオン。
モードへ移るときのスイッチのオン。
オフのタイミング関係が原因でＡＤ変換入力電圧Ｖｔｎ
１に依存するオフセット電圧が生じることによってＡＤ
変換精度が低下するという問題点を解決すべくなされた
もので、サンプルモードから電圧比較モードへ移るとき
のスイッチのオン、オフのタイミング関係が所定の安定
したものとなり、ＡＤ変換入力電圧に依存するオフセッ
ト電圧は発生せず、ＡＤ変換精度が向上するアナログ・
デジタル変換器を提供することを目的とする。
１に依存するオフセット電圧が生じることによってＡＤ
変換精度が低下するという問題点を解決すべくなされた
もので、サンプルモードから電圧比較モードへ移るとき
のスイッチのオン、オフのタイミング関係が所定の安定
したものとなり、ＡＤ変換入力電圧に依存するオフセッ
ト電圧は発生せず、ＡＤ変換精度が向上するアナログ・
デジタル変換器を提供することを目的とする。
［発明の構成］
（課題を解決するだめの手段）
本発明のアナログ・デジタル変換器は、第１の入力電圧
が入力する第１のスイッチング手段と、第２の入力電圧
が入力する第２のスイッチング手段と、上記２個のスイ
ッチング手段の出力端共通接続点と反転増幅器または電
圧比較器との間に接続された容量と、上記反転増幅器ま
たは電圧比較器の入出力端子間に接続された第３のスイ
ッチング手段と、サンプルモードでは前記第１のスイッ
チング手段と第３のスイッチング手段とをオン状態、前
記第２のスイッチング手段をオフ状態にし、電圧比較モ
ードに移るときには前記第３のスイッチング手段をオフ
状態にしたのち前記第１のスイッチング手段をオフ状態
にし、さらに、前記第２のスイッチング手段をオン状態
にする制御手段とを具備することを特徴とする。
が入力する第１のスイッチング手段と、第２の入力電圧
が入力する第２のスイッチング手段と、上記２個のスイ
ッチング手段の出力端共通接続点と反転増幅器または電
圧比較器との間に接続された容量と、上記反転増幅器ま
たは電圧比較器の入出力端子間に接続された第３のスイ
ッチング手段と、サンプルモードでは前記第１のスイッ
チング手段と第３のスイッチング手段とをオン状態、前
記第２のスイッチング手段をオフ状態にし、電圧比較モ
ードに移るときには前記第３のスイッチング手段をオフ
状態にしたのち前記第１のスイッチング手段をオフ状態
にし、さらに、前記第２のスイッチング手段をオン状態
にする制御手段とを具備することを特徴とする。
また、本発明のアナログ・デジタル変換器は、第１の入
力電圧がそれぞれ入力する複数個の第１のスイッチング
手段と、バイナリ−コード化された第２の入力電圧の各
ビットがそれぞれ入力する複数個の第２のスイッチング
手段と、上記複数個の第１のスイッチング手段と複数個
の第２のスイッチング手段との各対応するスイッチング
手段の出力端共通接続点と反転増幅器または電圧比較器
との間にそれぞれ接続され、バイナリ−に重み付けされ
た容量値を有する複数個の容量と、上記反転増幅器また
は電圧比較器の入出力端子間に接続された第３のスイッ
チング手段と、サンプルモードでは前記第１のスイッチ
ング手段と第３のスイッチング手段とをオン状態、前記
第２のスイッチング手段をオフ状態にし、電圧比較モー
ドに移るときには前記第３のスイッチング手段をオフ状
態にしたのち前記第１のスイッチング手段をオフ状態に
し、さらに、前記第２のスイッチング手段をオン状態に
する制御手段とを具備することを特徴とする。
力電圧がそれぞれ入力する複数個の第１のスイッチング
手段と、バイナリ−コード化された第２の入力電圧の各
ビットがそれぞれ入力する複数個の第２のスイッチング
手段と、上記複数個の第１のスイッチング手段と複数個
の第２のスイッチング手段との各対応するスイッチング
手段の出力端共通接続点と反転増幅器または電圧比較器
との間にそれぞれ接続され、バイナリ−に重み付けされ
た容量値を有する複数個の容量と、上記反転増幅器また
は電圧比較器の入出力端子間に接続された第３のスイッ
チング手段と、サンプルモードでは前記第１のスイッチ
ング手段と第３のスイッチング手段とをオン状態、前記
第２のスイッチング手段をオフ状態にし、電圧比較モー
ドに移るときには前記第３のスイッチング手段をオフ状
態にしたのち前記第１のスイッチング手段をオフ状態に
し、さらに、前記第２のスイッチング手段をオン状態に
する制御手段とを具備することを特徴とする。
（作用）
サンプルモードから電圧比較モードへ移るとき、第３の
スイッチング手段がオフになるときのクロックフィール
ドスルーによりその電荷ΔＱが容量に流れ込む。次に、
第１のスイッチング手段がオフになっても上記容量の電
荷は変わらないので、反転増幅器あるいは電圧比較器の
入力端のオフセット電圧ΔＶは前記電荷ΔＱによるもの
だけとなる。この電荷ΔＱは、ＡＤ変換入力端子に依存
せず、反転増幅器あるいは電圧比較器の動作点電圧Ｖ
に依存し、この値は一定であるのでオフセｐ ノ）！圧ΔＶの値は変化しない。このオフセント電圧Δ
Ｖの補償は適宜手段により可能であるので、ＡＤ変換精
度が向上する。
スイッチング手段がオフになるときのクロックフィール
ドスルーによりその電荷ΔＱが容量に流れ込む。次に、
第１のスイッチング手段がオフになっても上記容量の電
荷は変わらないので、反転増幅器あるいは電圧比較器の
入力端のオフセット電圧ΔＶは前記電荷ΔＱによるもの
だけとなる。この電荷ΔＱは、ＡＤ変換入力端子に依存
せず、反転増幅器あるいは電圧比較器の動作点電圧Ｖ
に依存し、この値は一定であるのでオフセｐ ノ）！圧ΔＶの値は変化しない。このオフセント電圧Δ
Ｖの補償は適宜手段により可能であるので、ＡＤ変換精
度が向上する。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示すＡＤ変換器は、第４図を参照して前述した
ＡＤ変換器と比べて、各ＣＭＯＳスイッチＳｌ ＊ ８
２ ＋ ８３に対応して独立に相補的なりロック信号（
φｌ 、＜６１）、（φ２．＋６２）、（φ３．＜Ａ３
）が印加され、これらの３組のクロック信号がサンプル
モードから電圧比較モードに移るときに、所定の順序で
所定の変化を行うように制御する制御手段が設けられて
いる点が異なり、その他は同じであるので第４図中と同
一符号を付している。
ＡＤ変換器と比べて、各ＣＭＯＳスイッチＳｌ ＊ ８
２ ＋ ８３に対応して独立に相補的なりロック信号（
φｌ 、＜６１）、（φ２．＋６２）、（φ３．＜Ａ３
）が印加され、これらの３組のクロック信号がサンプル
モードから電圧比較モードに移るときに、所定の順序で
所定の変化を行うように制御する制御手段が設けられて
いる点が異なり、その他は同じであるので第４図中と同
一符号を付している。
上記ＡＤ変換器において、サンプルモードのとき、φ１
−１１＃、￥１＝１０″、φ３＝”１”、７３＝“０”
となってスイッチＳｌ＋８３がそれぞれオンになると共
に、φ２＝″０“、φ２＝１１″となってスイッチＳ２
がオフになり、ノードＮ、の電圧■。として入力電圧ｖ
ｉｎ１が現われ、反転増幅器１０入カノードＮ２の電圧
Ｖ として出力電圧Ｖ。ｕｔが帰還し、■、＝ｖｏｕｔ
＝Ｖ となる。
−１１＃、￥１＝１０″、φ３＝”１”、７３＝“０”
となってスイッチＳｌ＋８３がそれぞれオンになると共
に、φ２＝″０“、φ２＝１１″となってスイッチＳ２
がオフになり、ノードＮ、の電圧■。として入力電圧ｖ
ｉｎ１が現われ、反転増幅器１０入カノードＮ２の電圧
Ｖ として出力電圧Ｖ。ｕｔが帰還し、■、＝ｖｏｕｔ
＝Ｖ となる。
ｐ
次に、電圧比較モードに移るとき、第２図に示すように
、先ず、φ３が−１ｏ ＃ （，１３が“ビ）になって
スイッチ＄３がオフになり、この後、φｌが”０”（７
゜が“１”）になってスイッチＳ１がオフになり、さら
に、φ２が＠ １＃（、ｉ２が“０”）になってスイッ
チＳ２がオンになる。この場合、スイッチＳ３がオフに
なるときのクロックフィードスルーによりその電荷ΔＱ
３が容量Ｃに流れ込み、この容量Ｃの電荷はＱ′（＝Ｑ
±ΔＱｓ ）となる。そして、この後、スイッチＳ１が
オフ状態になるが、容量Ｃの電荷Ｑ′は変わらないので
、反転増幅器１０入カノードＮ２のオフセット電圧Δｖ
３は電荷ΔＱ３によるものだけとなり、入力／−トＮｘ
ＬＤ電圧ｖｉは、”１＝（ｖｉｎ２’ｉｎ ”＋Ｖ ±
Δｖ３となる。ここで、前記スイッチＳ３のｐ クロックフィールドスルーにより生じる電荷ΔＱ３は、
このスイッチＳ３の入力電圧に依存するが、このスイッ
チＳ３の入力電圧は■。、であり、オフセット電圧ΔＶ
、の値は変動しない。したがって、例えば入力電圧ｖｉ
ｎＩＫオフセット電圧Δ■３を上乗せする等の手段で補
償することによって、高い感度で電圧比較を行うことが
可能になり、 ＡＤ変換精度が向上する。
、先ず、φ３が−１ｏ ＃ （，１３が“ビ）になって
スイッチ＄３がオフになり、この後、φｌが”０”（７
゜が“１”）になってスイッチＳ１がオフになり、さら
に、φ２が＠ １＃（、ｉ２が“０”）になってスイッ
チＳ２がオンになる。この場合、スイッチＳ３がオフに
なるときのクロックフィードスルーによりその電荷ΔＱ
３が容量Ｃに流れ込み、この容量Ｃの電荷はＱ′（＝Ｑ
±ΔＱｓ ）となる。そして、この後、スイッチＳ１が
オフ状態になるが、容量Ｃの電荷Ｑ′は変わらないので
、反転増幅器１０入カノードＮ２のオフセット電圧Δｖ
３は電荷ΔＱ３によるものだけとなり、入力／−トＮｘ
ＬＤ電圧ｖｉは、”１＝（ｖｉｎ２’ｉｎ ”＋Ｖ ±
Δｖ３となる。ここで、前記スイッチＳ３のｐ クロックフィールドスルーにより生じる電荷ΔＱ３は、
このスイッチＳ３の入力電圧に依存するが、このスイッ
チＳ３の入力電圧は■。、であり、オフセット電圧ΔＶ
、の値は変動しない。したがって、例えば入力電圧ｖｉ
ｎＩＫオフセット電圧Δ■３を上乗せする等の手段で補
償することによって、高い感度で電圧比較を行うことが
可能になり、 ＡＤ変換精度が向上する。
なお、本発明は上記実施例に限られるものではなく、第
３図に示すようなＡＤ変換器にも適用できる０ 即ち、第３図において、３１は第１の入力電圧（アナロ
グ電圧） ■ａｉｎが共通に各一端に入力する複数個（
本例では４個）のスイッチ素子ＳＷ！〜ＳＷ４を有する
第１のスイッチング手段、３２はｎビットのバイナリ−
コード化された第２の入力電圧（デジタル信号）の各ビ
ットｖ、。〜ｖｄ４が対応して各一端に入力するｎ個の
スイッチ素子ｓＷ′１〜ＳＷ’４を有する第２のスイッ
チング手段である。上記第１のスイッチング手段３１の
スイッチ５ｗ１− ｓｗ４と上記第２のスイッチング手
段３２のスイッチＳＷ１〜ＳＷ−との各対応するスイッ
チの他端（出力側）同士が共通に接続されており、この
各共通接続点と反転増幅器１の入力ノードＮ２との間に
バイナリ−に重み付けされた容量値を有する４個の容量
Ｃ１〜Ｃ４が接続されている。この場合、バイナリ−に
重み付けされた容量値は、容量Ｃ，，Ｃ，が同じ基準容
量値Ｃを有し、容量Ｃ３が容量値２Ｃを有し、容量Ｃ４
が容量値４Ｃを有することを表わしている。そして、前
記反転増幅器１の入出力端子間に第３のスイッチング手
段３３が接続されている。
３図に示すようなＡＤ変換器にも適用できる０ 即ち、第３図において、３１は第１の入力電圧（アナロ
グ電圧） ■ａｉｎが共通に各一端に入力する複数個（
本例では４個）のスイッチ素子ＳＷ！〜ＳＷ４を有する
第１のスイッチング手段、３２はｎビットのバイナリ−
コード化された第２の入力電圧（デジタル信号）の各ビ
ットｖ、。〜ｖｄ４が対応して各一端に入力するｎ個の
スイッチ素子ｓＷ′１〜ＳＷ’４を有する第２のスイッ
チング手段である。上記第１のスイッチング手段３１の
スイッチ５ｗ１− ｓｗ４と上記第２のスイッチング手
段３２のスイッチＳＷ１〜ＳＷ−との各対応するスイッ
チの他端（出力側）同士が共通に接続されており、この
各共通接続点と反転増幅器１の入力ノードＮ２との間に
バイナリ−に重み付けされた容量値を有する４個の容量
Ｃ１〜Ｃ４が接続されている。この場合、バイナリ−に
重み付けされた容量値は、容量Ｃ，，Ｃ，が同じ基準容
量値Ｃを有し、容量Ｃ３が容量値２Ｃを有し、容量Ｃ４
が容量値４Ｃを有することを表わしている。そして、前
記反転増幅器１の入出力端子間に第３のスイッチング手
段３３が接続されている。
上記第３図のＡＤ変換器も、前記実施例のＡＤ変換器と
同様に、スイッチング手段３１．３２．３３のタイミン
グ制御が行われることによって同様の効果が得られる。
同様に、スイッチング手段３１．３２．３３のタイミン
グ制御が行われることによって同様の効果が得られる。
なお、上記各実施例における反転増幅器に代えて電圧比
較器を用い、この電圧比較器の基準入力端に基準電圧を
与え、比較入力端に前記各ｆＣの他端あるいは容量自〜
Ｃ４の共通接続端を接続するようにしてもよい。
較器を用い、この電圧比較器の基準入力端に基準電圧を
与え、比較入力端に前記各ｆＣの他端あるいは容量自〜
Ｃ４の共通接続端を接続するようにしてもよい。
［発明の効果］
上述したように本発明のＡＤ変換器によれば、サンプル
モードから電圧比較モードへ移るときのスイッチのオン
、オフのタイミング関係が所定の安定したものとなり、
ＡＤ変換入力電圧に依存するオフセット電圧が発生しな
くなり、ＡＤ変換精度が向上する。
モードから電圧比較モードへ移るときのスイッチのオン
、オフのタイミング関係が所定の安定したものとなり、
ＡＤ変換入力電圧に依存するオフセット電圧が発生しな
くなり、ＡＤ変換精度が向上する。
第１図は本発明のＡＤ変換器の一実施例を示す構成説明
図、第２図は第１図中のスイッチの制御信号のタイミン
グを示す図、第３図は本発明の他の実施例を示す構成説
明図、第４図は従来のＡＤ変換器を示す構成説明図、第
５図は第４図中のスイッチの制御信号を示す波形図、第
６図は第１図及び第４図中の反転増幅器の入出力特性を
示す図である。 ８１．３１・・・第１のスイッチ、８２．３２・・・第
２のスイッチ、Ｓ３．ＪＪ・・・第３のスイッチ、１・
・・反転増幅器、ｃ 、 Ｃ１〜Ｃ４＝・・容量、ＳＷ
ｌ 〜ＳＷ４ ＋ ＳＷ’ｌ 〜ＳＷ’４・・・スイッ
チ。
図、第２図は第１図中のスイッチの制御信号のタイミン
グを示す図、第３図は本発明の他の実施例を示す構成説
明図、第４図は従来のＡＤ変換器を示す構成説明図、第
５図は第４図中のスイッチの制御信号を示す波形図、第
６図は第１図及び第４図中の反転増幅器の入出力特性を
示す図である。 ８１．３１・・・第１のスイッチ、８２．３２・・・第
２のスイッチ、Ｓ３．ＪＪ・・・第３のスイッチ、１・
・・反転増幅器、ｃ 、 Ｃ１〜Ｃ４＝・・容量、ＳＷ
ｌ 〜ＳＷ４ ＋ ＳＷ’ｌ 〜ＳＷ’４・・・スイッ
チ。
Claims (2)
- （１）第１の入力電圧が入力する第１のスイッチング手
段と、第２の入力電圧が入力する第２のスイッチング手
段と、上記２個のスイッチング手段の出力端共通接続点
と反転増幅器または電圧比較器との間に接続された容量
と、上記反転増幅器または電圧比較器の入出力端子間に
接続された第３のスイッチング手段と、サンプルモード
では前記第１のスイッチング手段と第３のスイッチング
手段とをオン状態、前記第２のスイッチング手段をオフ
状態にし、電圧比較モードに移るときには前記第３のス
イッチング手段をオフ状態にしたのち前記第１のスイッ
チング手段をオフ状態にし、さらに、前記第２のスイッ
チング手段をオン状態にする制御手段とを具備すること
を特徴とするアナログ・デジタル変換器。 - （２）第１の入力電圧がそれぞれ入力する複数個の第１
のスイッチング手段と、バイナリーコード化された第２
の入力電圧の各ビットがそれぞれ入力する複数個の第２
のスイッチング手段と、上記複数個の第１のスイッチン
グ手段と複数個の第２のスイッチング手段との各対応す
るスイッチング手段の出力端共通接続点と反転増幅器ま
たは電圧比較器との間にそれぞれ接続され、バイナリー
に重み付けされた容量値を有する複数個の容量と、上記
反転増幅器または電圧比較器の入出力端子間に接続され
た第３のスイッチング手段と、サンプルモードでは前記
第１のスイッチング手段と第３のスイッチング手段とを
オン状態、前記第２のスイッチング手段をオフ状態にし
、電圧比較モードに移るときには前記第３のスイッチン
グ手段をオフ状態にしたのち前記第１のスイッチング手
段をオフ状態にし、さらに前記第２のスイッチング手段
をオン状態にする制御手段とを具備することを特徴とす
るアナログ・デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12652588A JPH01296713A (ja) | 1988-05-24 | 1988-05-24 | アナログ・デジタル変換器用電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12652588A JPH01296713A (ja) | 1988-05-24 | 1988-05-24 | アナログ・デジタル変換器用電圧比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01296713A true JPH01296713A (ja) | 1989-11-30 |
Family
ID=14937365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12652588A Pending JPH01296713A (ja) | 1988-05-24 | 1988-05-24 | アナログ・デジタル変換器用電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01296713A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120220A (en) * | 1980-02-28 | 1981-09-21 | Seiko Instr & Electronics Ltd | Differential amplifier for sequential comparison type analog and digital converter |
| JPS5820029A (ja) * | 1981-07-28 | 1983-02-05 | Fujitsu Ltd | アナログ・デイジタル変換器 |
| JPS6336157A (ja) * | 1986-07-30 | 1988-02-16 | Nec Corp | 比較回路 |
-
1988
- 1988-05-24 JP JP12652588A patent/JPH01296713A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120220A (en) * | 1980-02-28 | 1981-09-21 | Seiko Instr & Electronics Ltd | Differential amplifier for sequential comparison type analog and digital converter |
| JPS5820029A (ja) * | 1981-07-28 | 1983-02-05 | Fujitsu Ltd | アナログ・デイジタル変換器 |
| JPS6336157A (ja) * | 1986-07-30 | 1988-02-16 | Nec Corp | 比較回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4191900A (en) | Precision plural input voltage amplifier and comparator | |
| US4539551A (en) | Differential voltage amplifier | |
| EP0849883B1 (en) | Analog-to-digital converter | |
| US4710724A (en) | Differential CMOS comparator for switched capacitor applications | |
| KR0175299B1 (ko) | Fet 비교기 회로 | |
| US6031480A (en) | Method and apparatus for implementing a pipelined A/D converter with inter-stage amplifiers having no common mode feedback circuitry | |
| JP2916505B2 (ja) | 比較回路 | |
| JPH0454407B2 (ja) | ||
| US10284219B2 (en) | Inbuilt threshold comparator | |
| US4211942A (en) | Voltage comparator provided with capacitively cascade-connected inverting amplifiers | |
| JPH0396119A (ja) | 高速自動ゼロ比較器 | |
| US5467089A (en) | Capacitor array digital/analog converter with compensation array for stray capacitance | |
| JPH0250619A (ja) | アナログ−ディジタル変換回路 | |
| KR101092699B1 (ko) | 동적 바이어스 작동하는 전류기근형 인버터 및 이를 이용한 저전력 델타 시그마 모듈레이터 | |
| JP2002237743A (ja) | コンパレータ及びａ／ｄコンバータ | |
| US5298814A (en) | Active analog averaging circuit and ADC using same | |
| JPH043520A (ja) | 比較回路 | |
| WO2021211780A1 (en) | Current-based track and hold circuit | |
| JPH01296713A (ja) | アナログ・デジタル変換器用電圧比較回路 | |
| JPH05206756A (ja) | 差動チョッパ型ｃｍｏｓ比較器 | |
| JPS6336157A (ja) | 比較回路 | |
| JPS59104827A (ja) | アナログ−デジタル変換用集積回路 | |
| JPS61200715A (ja) | 電圧比較器 | |
| JPH04219025A (ja) | 電流発生装置およびｄ／ａ変換装置 | |
| JPH025324B2 (ja) |