JPH043520A

JPH043520A - 比較回路

Info

Publication number: JPH043520A
Application number: JP2104461A
Authority: JP
Inventors: Kazuo Ryu; 笠　和男
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-04-20
Filing date: 1990-04-20
Publication date: 1992-01-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、逐次比較型アナログ／ディジタル変換器（以
下、Ａ／Ｄ変換器と呼ぶ）等に使用される比較回路に関
する。

［従来の技術］従来、逐次比較型Ａ／Ｄ変換器等で広く使用されている
比較回路として、第５図に示すようなサンプルドデータ
型比較回路が知られている。

即ち、第１の入力端子１及び第２の入力端子２から夫々
入力される比較対象である第１の入力信号ＶＡＩ及び第
２の入力信号ＶＡ２は、夫々スイッチ３．４によって交
互に選択されて入力されるようになっている。これらの
スイッチ３．４の出力側には、入出力端が夫々スイッチ
４１ａ、４１ｂ。

・・・によって結合された複数のインバータ４０ａ。

４０ｂ、・・・が、夫々容量素子５　ａｌ　５　ｂｔ・
・・を介して縦続接続されている。

このように構成された従来の比較回路では、第１の入力
信号ｖＡ１のサンプリング期間でスイッチ３．４１ａ、
４１ｂをオン状態、スイッチ４をオフ状態とすることに
より、容量素子５ａに第１の入力信号ＶＡＩのレベルが
サンプリングされる。次に、スイッチ４１ａ、４１ｂを
オフ状態にした後、スイッチ３，４を夫々オフ状態及び
オン状態とすることにより、インバータ４０ａの入力端
の電圧レベルがＶＡ、−ＶＡ、たけ変動するので、その
レベル変化分がインバータ４０ａ、４０ｂによって増幅
されて両信号ＶＡ□ｔ　ＶＡ工の電圧レベル比較結果が
出力されることになる。

この比較回路によれば、増幅器としてインバータ４０ａ
、４０ｂを使用し、容量素子５ａ、５ｂによる容量結合
によって直流分を除き、電圧変化分のみを増幅する構成
となっているので、差動増幅器等を使用した回路に比べ
、入力オフセット電圧等の影響がないという利点がある
。また、この比較回路は、ＭＯＳトランジスタにより、
少ない素子数で簡単に構成することができるという利点
もある。

一方、インバータ４０ａ、４０ｂの代わりに差動増幅器
を使用した比較回路が、例えば特願昭５６−１５０３９
０号等に示されている。その構成を第６図に示す。

即ち、スイッチ３．４の出力端には、容量素子５を介し
−て２段の差動増幅器４２．４３が接続されている。差
動増幅器４２．４３は、容量素子４４．４５を介して接
続されている。差動増幅器４２の各入力端子と接地端子
との間には、スイッチ４６が接続され、同じく反転入力
端子と接地端子との間には容量素子４８が接続されてい
る。また、差動増幅器４３の反転入力端子及び非反転入
力端子と接地端子との間には、スイッチ４７が接続され
ている。

このように構成された比較回路では、比較器として差動
増幅器４２．４３を使用しているので、電源電圧抑圧比
（ＳＶＲＲ）を十分に高めて高精度な比較動作を行なう
ことができる。また、この比較回路では、初段の差動増
幅器４２の出力端と２段目の差動増幅器４３の入力端と
の間に、容量素子４４．４５が接続されているので、こ
れらの容量素子４４．４５に予め初段の差動増幅器４２
のオフセット電圧を保持させることにより、比較動作期
間中、このオフセット電圧を補償することができる。

［発明が解決しようとする課題］しかしながら、上述した２つの比較回路のうち、前者の
比較回路は、比較器としてインバータを使用しているた
め、電圧利得が１０乃至２０倍と低く、高精度の比較動
作を行なうためには、インバータを３段以上縦続接続し
なければならないという欠点がある。また、インバータ
のスレッシロルド電圧は、電源電圧に大きく影響を受け
るので、電源電圧が変動すると高精度な比較動作が困難
になるという問題点もある。

また、後者の比較回路では、差動増幅器を使用している
関係上、その入力オフセット電圧が精度に影響を与える
ことになる。上述した回路では、容量素子４４．４５へ
のオフセット電圧の保持によって、初段の差動増幅器４
２のオフセット電圧の影響は取り除くことができるが、
２段目のオフセット電圧を補償することはできない。

いま、初段の差動増幅器４２の電圧利得をＧ□、２段目
の差動増幅器４３の入力オフセット電圧を８２とすると
、比較回路の入力オフセット電圧Ｖ　ＯＦＦは、下記（
１）式のように表すことができる。

ＶＯＦＦ　＝　８２／Ｇｔ　　　　　　”’　（１）従
って、高精度化を達成するためには、（１）式における
電圧利得Ｇ１を大きくする必要があるが、電圧利得Ｇ１
は、初段の差動増幅器４２の入力オフセット電圧によっ
て、その出力が飽和しないように、一定の値に抑える必
要がある。このため、比較回路のオフセット電圧を完全
に補償することは不可能であるという問題点がある。

しかも、この比較回路では、差動増幅器を２段縦続接続
しなければならないため、回路規模が大きくなるという
問題点もある。

本発明はかかる問題点に鑑みてなされたものであって、
電圧利得が大きく、電源電圧及び入力オフセット電圧等
による影響が少ないことにより高精度の比較動作を行な
うことができ、しかも回路構成が簡単な比較回路を提供
することを目的とする。

［課題を解決するための手段］本発明に係る比較回路は、第１の入力信号と第２の入力
信号とを切換える第１のスイッチ手段と、この第１のス
イッチ手段に一方の電極が接続された第１の容量素子と
、この第１の容量素子の他方の電極を非反転入力端子に
接続してなる差動増幅器と、この差動増幅器の前記非反
転入力端子と所定の定電圧端子との間に接続され前記第
２の入力信号の選択期間では非導通状態となる第２のス
イッチ手段と、前記差動増幅器の反転入力端子と出力端
子との間に接続され前記第２のスイッチ手段と同時にオ
ン・オフ制御される第３のスイッチ手段と、前記差動増
幅器の反転入力端子と接地端子との間に接続され前記第
１の容量素子と同等の容量値を持つ第２の容量素子とを
有することを特徴とする。

［作用］本発明によれば、第１の入力信号のサンプル期間に、第
２及び第３のスイッチ手段がオン状態となることにより
、差動増幅器の非反転入力端子に所定の定電圧が印加さ
れると共に、差動増幅器に負帰還がかかって第２の容量
素子に前記定電圧と差動増幅器の入力オフセット電圧と
を加算した電圧が印加される。従って、第２の入力信号
を入力しての比較動作期間では、比較器として機能する
差動増幅器の反転入力端子に入力オフセット電圧を含ん
だ基準電圧が与えられることにより、入力オフセット分
が補償された比較出力を得ることができる。

本発明では、増幅器として差動増幅器を使用しているの
で、電圧利得を大きくすることができると共に、電源電
圧の変動に対しても動作が安定であるという利点がある
。従って、入力オフセット電圧の影響がないことと併せ
て、正確な比較動作を行なうことができる。

また、本発明は１つの差動増幅器により構成されている
ので、構成が簡単であり、モノリシックＩＣ化した場合
の実装面積を少なくすることができる。

［実施例コ以下、添付の図面を参照して本発明の実施例について説
明する。

第１図は本発明の実施例に係る比較回路の構成を示す回
路図である。

第１の入力端子１及び第２の入力端子２から夫々入力さ
れる比較対象である第１の入力信号ＶＡＩと第２の入力
信号ｖＡ２とは、夫々第２のクロック信号φ２及びその
反転信号によって駆動されるスイッチ３，４によって交
互に入力されるようになっている。これらのスイッチ３
，４の出力端は、容量素子５を介して差動増幅器６の非
反転入力端子に接続されている。また、この差動増幅器
６の非反転入力端子と接地端子との間には、第１のクロ
ック信号φ１によってオン・オフ制御されるスイッチ７
と定電圧源８とが直列に接続されている。

更に、差動増幅器６の反転入力端子と接地端子との間に
は、その容量が容量素子５のそれと略同じ値の容量素子
９が接続され、差動増幅器８の反転入力端子と出力端子
との間には、スイッチ７と同期して作動するスイッチ１
０が接続されている。

そして、差動増幅器６の出力は出力端子工１から比較結
果として出力されるようになっている。

次に、上記のように構成された本実施例に係る比較回路
の動作について説明する。

第２図は、この比較回路を制御するクロック信号φ１．
φ２のタイミングを示すタイミング図である。

クロック信号φ２が高レベルに立ち上がると、スイッチ
３，４が夫々オン状態及びオフ状態となるので、これに
より、第１の入力信号ＶＡＩのサンプリング期間が開始
される。この期間では、スイッチ７．１０は閉じている
ので、差動増幅器６により利得１の負帰還増幅器が構成
される。ここで、定電圧源８の定電圧をＶＢｓ差動増幅
器６の入力オフセット電圧をＶ。Ｆ、−とすると、差動
増幅器６の非反転入力端子には、定電圧ＶＢが印加され
、同じく反転入力端子には、負帰還増幅器の作用により
、定電圧ＶＢに入力オフセット電圧Ｖ。、２を加えた電
圧が印加される。

そして、クロック信号φ１が立ち上がり、スイッチ７．
１０が開くことにより、容量素子５．９には下記（２）
、（３）式で示される電荷Ｑ５□。

ＱＢが蓄積される。

Ｑ５１＝　Ｃ（ＶＡＩ　　Ｖａ　）　　　　　”’　（
２）Ｑｅ　”Ｃ（ＶＢ　＋ＶＯＦＦ　）　　　　”・（
３）なお、ここでＣは、容量素子５，９の容量値である
。

次に、クロックφ２が立ち下がることにより、スイッチ
３，４が夫々オフ状態及びオン状態になると、第２−の
入力信号ＶＡ□が容量素子５に印加される。これにより
、差動増幅器６の非反転入力端子の電圧が変化する。こ
のときの非反転入力端子の電圧をＶ、〆とすると、容量
素子５に保持されている電荷Ｑ５２は、次の（４）式で
示すような値になる。

Ｑ５２＝Ｃ（ＶＡ２　　ＶＩＮ”　）　　　　・・・（
４）ここで、電荷保存の法則により、Ｑ６１＝０５２で
あるから、差動増幅器６の非反転入力端子の電圧ＶＩＮ
”は、次の（５）式に示すような値になる。

Ｖｒｓ”　　＝　　（ＶＡ２−ＶＡＩ）　　＋Ｖａ　　
　・（５）一方、差動増幅器６の反転入力端子の電圧Ｖ
ＩＮ−は変動せず、次の値を維持している。

Ｖ　ｘＮ−＝　ＶＢ＋　ＶＯＦＦ　　　　　　＝　（６
）ここで、差動増幅器６はＶ。ＦＦの入力オフセット電
圧を持っているので、両電圧を差動増幅器６に入力する
ことにより、定電圧ＶＢと入力オフセット電圧Ｖ。２Ｆ
とが完全にキャンセルされて、ＶＡＩとＶＡ２とを正確
に比較することが可能になる。

また、この比較回路によれば、差動増幅器６の入力オフ
セット電圧の補償を従来例のように出力側で行なわず、
入力側で行なうようにしているので、差動増幅器の電圧
利得を十分に大きくすることができ、微小電圧比較に対
しても高精度の比較動作を行なうことができる。

更に従来の回路では、スイッチの開閉時に、寄生容量を
介して容量素子５の保持電荷に微小な変動を与え、所謂
ステップエラーを誘発することがあるが、本実施例の比
較回路によれば、スイッチ７の開閉による保持電荷の変
動がスイッチ１０と容量素子９との間にも同様に起きる
ので、差動入力間で補償され、このようなエラーが生じ
ることがない。また、リーク電流による保存電荷の変動
も同様に補償することができる。

第３図は、第１図の回路を０Ｍ０８回路によって構成し
た具体例を示す回路図である。

この図に示すように、第１の入力信号ＶＡＩと第２の入
力信号ｖＡ□とを切換えるスイッチ３，４は、Ｐチャネ
ルトランジスタ３ａ、４ａとＮチャネルトランジスタ３
ｂ、４ｂとを夫々並列接続してなるトランスファゲート
により構成することができる。また、スイッチ７．１０
は、夫々Ｎチャネルトランジスタ７ａ＋　　１０ａによ
り構成すれば良い。

また、差動増幅器６も、図示のように簡単に構成するこ
とができる。即ち、ゲートが夫々非反転入力端子及び反
転入力端子に接続されたＰチャネルトランジスタ２０．
２１にて差動トランジスタ対が構成されている。これら
トランジスタ２０゜２１のドレインと接地端子との間に
は、Ｎチャネルトランジスタ２２．２３からなるカレン
トミラー回路が負荷として接続されている。また、トラ
ンジスタ２０．２１の共通ソースと電源ｖＤＤ端子との
間には、電流源としてのＰチャネルトランジスタ２６が
接続されている。更に、トランジスタ２６のゲートには
、Ｐチャネルトランジスタ２７〜２９及びＮチャネルト
ランジスタ３０．３１からなる安定化回路の出力が接続
されている。また、Ｎチャネルトランジスタ２５は、出
力段に設けられた電流増幅素子で、そのゲートとドレイ
ンとの間には、位相補償用容量素子２４が接続されてい
る。

このように、本実施例の比較回路は、容易にＭＯ８構成
によりモノリシックＩＣ化することができる。

第４図は上記比較回路を逐次比較型Ａ／Ｄ変換器に適用
した際の構成を示すブロック図である。

この図に示すように、比較回路３５には、第１の入力信
号ＶＡＩとして量子化すべきアナログ信号を、また、第
２の入力信号Ｖ　Ａ２として基準電圧を入力し、その比
較結果を逐次比較レジスタ３６に供給する。逐次比較レ
ジスタ３６は、この比較結果に応じて、ＭＳＢから順次
ビットの値を決定し、そのディジタル出力をＤ／Ａ変換
器３７に出力する。Ｄ／Ａ変換器３７は、逐次比較レジ
スタ３６から出力されるディジタルデータを逐次アナロ
グ電圧に変換して、これを前記基準電圧として比較回路
３５に出力する。

このように、本実施例の比較回路３５を使用することに
より、高精度及び高分解能で、安定したサンプル・ホー
ルド機能を有する逐次比較型Ａ／Ｄ変換器を実現するこ
とができる。

［発明の効果コ以上説明したように、本発明によれば、差動増幅器の基
準電圧として入力オフセット電圧が加算された基準電圧
を与えることで、入力オフセット電圧を補償するように
しているので、その電圧利得を十分に高めることができ
、インバータによる回路ではないので電源変動に対して
安定しており、しかも使用する差動増幅器は一つで足り
る。このため、小さなホールド容量でも正確な比較動作
を行なうことができ、しかも回路構成が簡単でモノリシ
ック化に適した比較回路を提供することができるという
効果を奏する。

【図面の簡単な説明】

第１図は本発明の実施例に係る比較回路の回路図、第２
図は同比較回路のタイミングチャート図、第３図は同比
較回路の詳細回路図、第４図は同比較回路を使用した逐
次比較型Ａ／Ｄ変換器のブロック図、第５図は従来の比
較回路の回路図、第６図は従来の他の比較回路の回路図
である。１；第１の入力端子、２；第２の入力端子、３゜４．７
．ｉｏ＋　４１ａ、　４１ｂ、　４ｓ、４７；スイッチ
、５．５ａ、５ｂ、９，４４．４５，４８；容量素子、
６，４２，４３；差動増幅器、８；定電圧源、１１；出
力端子、４０ａｌ　４０ｂ；インバータ

Claims

【特許請求の範囲】

（１）第１の入力信号と第２の入力信号とを切換える第
１のスイッチ手段と、この第１のスイッチ手段に一方の
電極が接続された第１の容量素子と、この第１の容量素
子の他方の電極を非反転入力端子に接続してなる差動増
幅器と、この差動増幅器の前記非反転入力端子と所定の
定電圧端子との間に接続され前記第２の入力信号の選択
期間では非導通状態となる第２のスイッチ手段と、前記
差動増幅器の反転入力端子と出力端子との間に接続され
前記第２のスイッチ手段と同時にオン・オフ制御される
第３のスイッチ手段と、前記差動増幅器の反転入力端子
と接地端子との間に接続され前記第１の容量素子と同等
の容量値を持つ第２の容量素子とを有することを特徴と
する比較回路。