以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.サンプルホールド回路
図1(A)に本実施形態のサンプルホールド回路の例を示す。このサンプルホールド回路は、例えば、サンプリング期間において、入力信号(電圧)のサンプリングを行い、ホールド期間において、サンプリングされた信号をホールドする回路であり、演算増幅器OP1を含む。また演算増幅器OP1の反転入力端子(広義には第1の入力端子)のノードであるサミングノードNEG(ネガティブノード、基準ノード)にその一端が接続される第1のキャパシタC1や、サミングノードNEGにその一端が接続される第2のキャパシタC2を含む。
なお、キャパシタC1の他端はノードN1に接続され、キャパシタC2の他端はノードN2に接続される。また演算増幅器OP1の非反転入力端子(広義には第2の入力端子)には例えばアナログ基準電源電圧AGNDが供給(設定)される。このAGNDは、例えば演算増幅器OP1の高電位側電源電圧(VDDHS)と低電位側電源電圧(VSS)の間(中間)の電圧である。なおAGNDを低電位側電源電圧(VSS)に設定することも可能である。
また本実施形態のサンプルホールド回路は、図1(A)に示す構成要素以外にも、サンプリング動作やホールド動作に必要な他の回路素子を含むことができる。例えばスイッチ素子(トランスファーゲート)や他のキャパシタなどの回路素子を含んでもよい。
また図1(A)において、サミングノードNEGは、サンプルホールド回路のサンプリング期間では、演算増幅器OPAのイマジナリーショート機能により例えばAGNDの電位に設定され、ホールド期間では、例えばフローティング状態(ハイインピーダンス状態)に設定されるノードである。
図1(B)に、図1(A)のサンプルホールド回路の詳細な構成例を示す。演算増幅器OP1は、差動部DIF(差動段)と出力部QQ(出力段)を含む。なお演算増幅器OP1は図1(B)の構成に限定されない。例えば図1(B)のようなA級動作の増幅器には限定されず、AB級動作の増幅器であってもよいし、例えばサンプリング期間においてはA級動作を行い、ホールド期間においてはAB級動作を行う増幅器であってもよい。
演算増幅器OP1の差動部DIFは、カレントミラー回路を構成するP型(広義には第1導電型)のトランジスタTB1、TB2と、差動対トランジスタを構成するN型(広義には第2導電側)のトランジスタTB3、TB4と、電流源となるN型のトランジスタTB5を含む。ここでトランジスタTB1、TB2のゲートは、ノードNB2に共通接続される。反転入力端子側のトランジスタTB3のゲートには、サミングノードNEGが接続され、非反転入力端子側のトランジスタTB4のゲートには、アナログ基準電源電圧AGNDが供給される。トランジスタTB5のゲートには、図示しないバイアス回路からのバイアス信号BS1(バイアス電圧)が供給される。
演算増幅器OP1の出力部QQは、直列接続されるP型のトランジスタTB6とN型トランジスタTB7を含む。駆動トランジスタとなるトランジスタTB6のゲートには、差動部DIFの出力ノードNB3が接続される。電流源となるトランジスタTB7のゲートには、図示しないバイアス回路からのバイアス信号BS2(バイアス電圧)が供給される。
2.サンプルホールド回路のレイアウト配置
図2に本実施形態のサンプルホールド回路のレイアウト配置例を示す。図2では、第1の方向D1に直交する方向が第2の方向D2になっており、第1の方向D1の反対方向が第3の方向D3になっており、第2の方向D2の反対方向が第4の方向D4になっている。なお本実施形態のレイアウト配置は図2の配置に限定されず、種々の変形実施が可能である。
図2では、第1のキャパシタC1と第2のキャパシタC2はキャパシタ領域CRに形成され、演算増幅器OP1は演算増幅器領域OPRに形成される。そしてキャパシタC1とC2は、演算増幅器OP1のD2方向においてD1方向に沿って配置される。例えばキャパシタC1の中心とキャパシタC2の中心が、D1方向に沿った直線上に位置するように、C1、C2が配置される。
そして図2のH1に示すように、サミングノードNEGのラインであるサミングノードラインLNEGが、キャパシタC1とC2の間の領域であるキャパシタ間領域において、D2方向に沿って配線される。
具体的には、演算増幅器領域OPRにおいて、図1(B)の演算増幅器OP1のトランジスタTB6、TB1、TB2が、D1方向に沿って配置される。またトランジスタTB7、TB3、TB4が、TB6、TB1、TB2のD4方向においてD1方向に沿って配置され、トランジスタTB5が、TB7、TB3、TB4のD4方向に配置される。
トランジスタTB3のゲートノードであるサミングノードNEGは、H2に示すように、D1方向に沿った金属層(広義には導電層)の引き出しラインLDRにより引き出される。そして、H3に示すように、コンタクト(ビアコンタクト)等を介して、引き出しラインLDRの金属層(例えば第1又は第2の金属層)よりも上層の金属層(例えば第4の金属層)であるサミングノードラインLNEGに電気的に接続される。そしてこのサミングノードラインLNEGが、キャパシタ領域CRにおいて、キャパシタC1、C2を避けるようにD2方向に沿って配線される。
またH4に示すキャパシタC1の一端側の電極(下側電極)は、例えば後述するように不純物層(第1の不純物層。狭義には拡散領域)により形成され、H5に示すキャパシタC1の他端側の電極(上側電極)は、例えばポリシリコン層(広義には導電層)により形成される。またH6に示すキャパシタC2の一端側の電極(下側電極)は、不純物層(第2の不純物層)により形成され、H7に示すキャパシタC2の他端側の電極(上側電極)は、例えばポリシリコン層(導電層)により形成される。
そして、H1に示すサミングノードラインLNEGは、LNEGの下層の金属層やコンタクト等を介して、H4、H6に示すキャパシタC1、C2の一端側の電極(不純物層)に電気的に接続される。なお図1(A)のノードN1、N2のライン(金属層)は、キャパシタC1、C2の他端側の電極(ポリシリコン層)に電気的に接続される。
図2のレイアウト配置によれば、キャパシタC1とC2の間の空き領域にサミングノードラインLNEGが配線されるため、ラインLNEGに対して不要な寄生容量が付加されてサンプルホールド回路の回路特性が悪化してしまう事態を防止できる。また例えばキャパシタC1、C2のD2方向の領域に、サミングノードNEGを電気的に接続する必要がある他の回路素子(例えば後述する補助キャパシタ等)が存在したとする。この場合に、D2方向に配線されるサミングノードラインLNEGによって、この回路素子に対してサミングノードNEGを電気的に接続できるようになり、レイアウト効率を向上できる。
また図2のレイアウト配置によれば、キャパシタC1、C2の間のキャパシタ間領域にサミングノードラインLNEGがD2方向に沿って例えば真っ直ぐに配線されるため、キャパシタ領域CRでの対称性の高いレイアウト配置を実現できる。
例えばラインLNEGがキャパシタC1上に配線されたり、ラインLNEGがキャパシタC2上に配線されると、ノードNEGとノードN1との間の容量値と、ノードNEGとノードN2との間の容量値が異なってしまい、容量値のアンバランスが生じる。即ちキャパシタC1とC2のレイアウトパターンを同一にして、C1、C2の容量値を同じにするレイアウト配置を行ったとしても、寄生容量によりこれらの容量値が異なった値になるアンバランスが発生する。そして、このアンバランスは、サンプルホールド回路の回路特性を悪化させるおそれがある。具体的には、C1、C2が後述するようにサンプリング用キャパシタに使用された場合に、寄生容量によりC1、C2の容量値が異なった値になると、C1、C2に蓄積される電荷の量も異なってしまい、サンプリング電圧も異なった電圧になってしまうおそれがある。
この点、図2ではラインLNEGをキャパシタC1、C2の間に配線することで、例えばラインLNEGに沿った軸を対称軸とした線対称なレイアウトが可能になる。これにより、上記のような容量値等のアンバランスを最小限に抑えることができ、回路特性の悪化を防止できる。
3.サンプルホールド回路の第1の構成例
次に本実施形態のサンプルホールド回路の第1の構成例を説明する。この第1の構成例のサンプルホールド回路は、いわゆるフリップアラウンド型のサンプルホールド回路である。ここでフリップアラウンド型のサンプルホールド回路は、例えば、サンプリング期間において、入力電圧に応じた電荷をサンプリング用キャパシタにサンプリングし、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力する回路である。このフリップアラウンド型のサンプルホールド回路は、例えば後述するデータ線駆動回路の階調生成アンプとして用いることができる。
例えば図3(A)、図3(B)において、フリップアラウンド型のサンプルホールド回路(階調生成アンプ)は、演算増幅器OP1と、第1、第2のサンプリング用キャパシタCS1、CS2(複数のサンプリング用キャパシタ)を含む。
サンプリング用キャパシタCS1は、演算増幅器OP1の反転入力端子(第1の入力端子)とサンプルホールド回路の第1の入力ノードNI1との間に設けられる。そして図3(A)に示すようにキャパシタCS1には、サンプリング期間において入力ノードNI1の入力電圧VI1に応じた電荷が蓄積される。
サンプリング用キャパシタCS2は、演算増幅器OP1の反転入力端子とサンプルホールド回路の第2の入力ノードNI2との間に設けられる。そしてキャパシタCS2には、サンプリング期間において入力ノードNI2の入力電圧VI2に応じた電荷が蓄積される。
そして、この第1の構成例のサンプルホールド回路では、図1(A)の第1のキャパシタC1が、図3(A)、図3(B)の第1のサンプリング用キャパシタCS1になり、第2のキャパシタC2が、第2のサンプリング用キャパシタCS2になる。
なお図3(A)に示すようにサンプリング期間では演算増幅器OP1の出力がOP1の反転入力端子のノードNEGに帰還される。また、演算増幅器OP1の非反転入力端子(第2の入力端子)は、AGNDに設定される。従って演算増幅器OP1のイマジナリーショート機能により、キャパシタCS1、CS2の一端が接続されるノードNEGは、AGNDに設定される。これによりキャパシタCS1、CS2には、入力電圧VI1、VI2に応じた電荷が蓄積されるようになる。
なおAGNDは、演算増幅器OP1の高電位側電源電圧VDDHSと低電位側電源電圧VSSの間(中間)の電圧に設定(調整)される。具体的には、例えばAGND=VSS+(VDDHS+VSS)/MLに設定される。そしてVSS=0V、ML=2とすると、AGND=(VDDHS+VSS)/2になる。なお、係数MLは必ずしもML=2である必要はなく、表示特性等に応じて適宜調整することができ、少なくともML>1であればよい。
また電源電圧VDDHSは、例えば演算増幅器OP1が有する高電位側のP型トランジスタのソースに供給される電圧であり、電源電圧VSSは、低電位側のN型トランジスタのソースに供給される電圧である。演算増幅器OP1はこれらのVDDHS、VSSを動作電源電圧として動作する。
図3(B)に示すようにホールド期間においては、サンプルホールド回路は、サンプリング期間においてサンプリング用キャパシタCS1、CS2に蓄積された電荷に応じた出力電圧VQG(=VS)を、その出力ノードNQGに出力する。具体的には、その一端にノードNEGが接続されるキャパシタCS1、CS2の他端を、演算増幅器OP1の出力端子に接続するフリップアラウンド動作を行うことで、CS1、CS2に蓄積された電荷に応じた出力電圧VQGを出力する。
以上のようなフリップアラウンド型サンプルホールド回路を用いれば、いわゆるオフセットフリーを実現できる。
例えば演算増幅器OP1の反転入力端子と非反転入力端子の間に発生するオフセット電圧をVOFとし、説明を簡素化するためにAGNDを仮に0Vとし、サンプリング期間での入力電圧をVI1=VI2=VIとし、並列接続されるキャパシタCS1、CS2の並列容量値をCSとする。すると、サンプリング期間において蓄積される電荷Qは下式のように表される。
Q=(VI−VOF)×CS (1)
一方、ホールド期間でのノードNEGの電圧をVXとし、出力電圧をVQGとすると、ホールド期間において蓄積される電荷Q’は下式のように表される。
Q’=(VQG−VX)×CS (2)
また演算増幅器OP1の増幅率をAとすると、VQGは下式のように表される。
VQG=−A×(VX−VOF) (3)
すると電荷保存の法則によりQ=Q’となるため、下式が成立する。
(VI−VOF)×CS=(VQG−VX)×CS (4)
従って上式(3)、(4)により、
VQG=VI−VOF+VX=VI−VOF+VOF−VQG/A
が成立する。従って、サンプルホールド回路の出力電圧VQGは下式のように表される。
VQG={1/(1+1/A)}×VI (5)
上式(5)から明らかなように、サンプルホールド回路の出力電圧VQGは、オフセット電圧VOFに依存せず、オフセットをキャンセルできるため、オフセットフリーを実現できる。
図4(A)、図4(B)にフリップアラウンド型のサンプルホールド回路(階調生成アンプ)の詳細な構成例を示す。図4(A)、図4(B)のサンプルホールド回路は、演算増幅器OP1と、第1、第2のサンプリング用スイッチ素子SS1、SS2と、第1、第2のサンプリング用キャパシタCS1、CS2と、帰還用スイッチ素子SFGと、第1、第2のフリップアラウンド用スイッチ素子SA1、SA2を含む。また出力用スイッチ素子SQGを含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。またスイッチ素子SS1、SS2、SA1、SA2、SFG、SQGは、例えばトランスファーゲートなどのCMOSトランジスタにより構成できる。
演算増幅器OP1の非反転入力端子(第2の入力端子)にはAGNDが設定される。サンプリング用スイッチ素子SS1及びサンプリング用キャパシタCS1は、サンプルホールド回路の入力ノードNI1と演算増幅器OP1の反転入力端子(第1の入力端子)との間に設けられる。サンプリング用スイッチ素子SS2及びサンプリング用キャパシタCS2は、サンプルホールド回路の入力ノードNI2と演算増幅器OP1の反転入力端子との間に設けられる。
帰還用スイッチ素子SFGは、演算増幅器OP1の出力端子とOP1の反転入力端子との間に設けられる。
フリップアラウンド用スイッチ素子SA1は、スイッチ素子SS1とキャパシタCS1との間の第1の接続ノードNS1と、演算増幅器OP1の出力端子との間に設けられる。フリップアラウンド用スイッチ素子SA2は、スイッチ素子SS2とキャパシタCS2との間の第2の接続ノードNS2と、演算増幅器OP1の出力端子との間に設けられる。
そして図4(A)に示すようにサンプリング期間においては、サンプリング用スイッチ素子SS1、SS2及び帰還用スイッチ素子SFGがオンになると共に、フリップアラウンド用スイッチ素子SA1、SA2がオフになる。
一方、図4(B)に示すようにホールド期間においては、サンプリング用スイッチ素子SS1、SS2及び帰還用スイッチ素子SFGがオフになると共に、フリップアラウンド用スイッチ素子SA1、SA2がオンになる。
また出力用スイッチ素子SQGは、演算増幅器OP1の出力端子とサンプルホールド回路の出力ノードNQGとの間に設けられる。そして図4(A)に示すようにサンプリング期間においては、出力用スイッチ素子SQGはオフになる。これにより、サンプルホールド回路の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。
一方、図4(B)に示すように、ホールド期間においては、出力用スイッチ素子SQGはオンになる。これにより、サンプリング期間において生成された階調電圧である電圧VQGを出力できる。
次に図5を用いて、図4(A)、図4(B)の回路動作を説明する。後述するように、ノードNG1には、データ線駆動回路が有するD/A変換回路からの第1の階調電圧VG1が入力され、ノードNG2には、VG1とは電圧レベルが異なる第2の階調電圧VG2が入力される。
スイッチ回路54のスイッチ素子SW1、SW2は、階調データDGに応じていずれか一方が排他的にオンになる。スイッチ素子SW3、SW4も、階調データDGに応じていずれか一方が排他的にオンになる。
サンプリング期間においては、サンプリング用スイッチ素子SS1、SS2、帰還用スイッチ素子SFGに入力されるスイッチ制御信号がアクティブ(Hレベル)になるため、スイッチ素子SS1、SS2、SFGはオンになる。一方、フリップアラウンド用スイッチ素子SA1、SA2、出力用スイッチ素子SQGに入力されるスイッチ制御信号が非アクティブ(Lレベル)になるため、スイッチ素子SA1、SA2、SQGはオフになる。
ホールド期間においては、スイッチ素子SS1、SS2、SFGに入力されるスイッチ制御信号が非アクティブになるため、SS1、SS2、SFGはオフになる。一方、スイッチ素子SA1、SA2、SQGに入力されるスイッチ制御信号がアクティブになるため、SA1、SA2、SQGはオンになる。
なお図5のA1、A2に示すように、サンプリング用スイッチ素子SS1、SS2は、帰還用スイッチ素子SFGがオフになった後にオフになる。このようにすれば、チャージインジェクションの悪影響を最小限に抑えることができる。そしてA3に示すように、フリップアラウンド用スイッチ素子SA1、SA2、出力用スイッチ素子SQGは、サンプリング用スイッチ素子SS1、SS2がオフになった後にオンになる。
例えば図6(A)に、スイッチ素子となるトランスファーゲートTGの例を示す。トランスファーゲートTGを構成するN型トランジスタTN、P型トランジスタTPのゲートにはスイッチ制御信号CNN、CNPが入力されている。そしてトランスファーゲートTGがオフになる時に、ゲート・ドレイン間やゲート・ソース間の寄生容量Cgd、Cgsを原因とするクロックフィードスルーが発生する。またトランスファーゲートTGのオフ時に、チャネルの電荷がドレインやソースに流れ込み、チャージインジェクションが発生する。
この点、本実施形態では、図6(B)に示すように帰還用スイッチ素子SFGがオフになった後に、図6(C)に示すようにサンプリング用スイッチ素子SS1、SS2がオフになるため、チャージインジェクションやクロックフィードスルーによる悪影響を低減できる。
即ち図6(B)のようにスイッチ素子SS1、SS2がオン状態の時にスイッチ素子SFGがオフになると、スイッチ素子SFGでのチャージインジェクションやクロックフィードスルーの影響は受けてしまう。しかしながら、図6(C)に示すようにスイッチ素子SS1、SS2がオフになるタイミングでは、スイッチ素子SFGがオフになっておりノードNEGがハイインピーダンス状態になっている。従って、SS1、SS2でのクロックフィードスルーやチャージインジェクションによる影響は受けないようになるため、チャージインジェクションやフィードスルーによる悪影響を低減できる。
なお図6(A)のトランスファーゲートTGのトランジスタTN、TPのゲートには、VDDHS〜VSSの振幅のスイッチ制御信号CNN、CNPが入力される。従って、トランスファーゲートTGのドレイン又はソースの電位がVSSやVDDHSに設定されると、N型トランジスタTNからの電荷量とP型トランジスタTPからの電荷量にアンバランスが生じ、チャージインジェクションによる電荷が相殺されずに残るようになる。
この点、図6(B)のようにスイッチ素子SFGがオフになる直前では、演算増幅器OP1の非反転入力端子には、VDDHSとVSSの中間電圧となるAGNDが設定され、演算増幅器OP1のイマジナリーショート機能により、ノードNEGの電位はAGND=(VDDHS+VSS)/2に設定される。従って、スイッチ素子SFGがオフになる直前ではSFGのソース及びドレインはAGNDに設定され、入力される階調電圧の依存性がないと共に、トランスファーゲートTGのN型トランジスタからの電荷量とP型トランジスタからの電荷量のアンバランスを低減できるため、スイッチ素子SFGがオフになることによるチャージインジェクションの悪影響を最小限に抑えることができる。
図7(A)にサンプルホールド回路の第1の構成例の変形例を示す。図7(A)では、図4(A)、図4(B)の構成に対して、補助キャパシタCAXが追加されている。
ここで補助キャパシタCAXは、サミングノードNEGにその一端が接続される。具体的には補助キャパシタCAXは、演算増幅器OP1の反転入力端子(第1の入力端子)とアナログ基準電源電圧AGNDとの間に設けられ、例えば補助キャパシタCAXの一端はノードNEGに接続され、他端はAGNDに接続される。
このような補助キャパシタCAXを設ければ、演算増幅器OP1の反転入力端子の電圧変動を抑えることができ、出力電圧VQGの一層の安定化を実現できる。
具体的には図4(A)のサンプリング期間から図4(B)のホールド期間に移行する瞬間に、ノードNEGの電圧は変動する。この場合に補助キャパシタCAXが設けられていないと、サンプリング期間が終了した時点でのノードNS1、NS2とノードNQGとの電位差の分だけノードNEGの電圧が瞬間的に変動する。そして、この時のノードNEGの電圧が、スイッチ素子SFGの基板電圧を超えてしまうと、キャパシタCS1、CS2に蓄積されていた電荷が抜けてしまう。これを防止するために図7(A)では補助キャパシタCAXを設けている。このようにすれば、ノードNQGとAGNDのノードの間に、直列接続されたキャパシタCS1又はCS2とキャパシタCAXとが設けられるようになり、ノードNEGの電圧変動をVDDHS〜VSSの範囲に抑え、CS1、CS2の蓄積電荷が抜けてしまう事態を防止できる。
また図7(A)の変形例では、演算増幅器OP1が位相補償用キャパシタCCPを内蔵している。具体的には図7(B)に示すように、この位相補償用キャパシタCCPは、演算増幅器OP1の差動部DIFの出力ノードNB3と、出力部QQの出力ノードNB4との間に設けられる。例えば位相補償用キャパシタCCPの一端はノードNB3に接続され、他端はノードNB4に接続される。このような位相補償用キャパシタCCPを設けることで、演算増幅器OP1の発振等を防止できる。
4.サンプルホールド回路の第2の構成例
次に本実施形態のサンプルホールド回路の第2の構成例を示す。この第2の構成例のサンプルホールド回路もフリップアラウンド型である。この第2の構成例のサンプルホールド回路は、後述するデータ線駆動回路の駆動アンプとして用いることができる。
例えば図8(A)、図8(B)において、第2の構成例のフリップアラウンド型のサンプルホールド回路は、演算増幅器OP1と、サンプリング用キャパシタCSを含む。サンプリング用キャパシタCSは、演算増幅器OP1の反転入力端子(第1の入力端子)とサンプルホールド回路の入力ノードNIとの間に設けられる。そして図8(A)に示すようにキャパシタCSには、サンプリング期間において入力ノードNIの入力電圧VIに応じた電荷が蓄積される。
なお図8(A)に示すようにサンプリング期間では演算増幅器OP1の出力がOP1の反転入力端子のノードNEGに帰還される。また、演算増幅器OP1の非反転入力端子(第2の入力端子)には、アナログ基準電源電圧であるAGNDが供給される。従って演算増幅器OP1のイマジナリーショート機能により、キャパシタCSの一端が接続されるノードNEGは、AGNDに設定される。これによりキャパシタCSには、入力電圧VIに応じた電荷が蓄積されるようになる。
図8(B)に示すようにホールド期間においては、サンプルホールド回路は、サンプリング期間においてサンプリング用キャパシタCSに蓄積された電荷に応じた出力電圧VQを、その出力ノードNQに出力する。具体的には、その一端にノードNEGが接続されるキャパシタCSの他端を、演算増幅器OP1の出力端子に接続するフリップアラウンド動作を行うことで、CSに蓄積された電荷に応じた出力電圧VQを出力する。
図8(C)に第2の構成例のフリップアラウンド型のサンプルホールド回路の詳細例を示す。このサンプルホールド回路は、演算増幅器OP1と、サンプリング用スイッチ素子SSと、サンプリング用キャパシタCSと、帰還用スイッチ素子SFと、フリップアラウンド用スイッチ素子SAを含む。
また、この第2の構成例のサンプルホールド回路は、図7(A)で説明した補助キャパシタCAXを含む。この補助キャパシタCAXは、サミングノードNEGにその一端が接続される。具体的には補助キャパシタCAXは、演算増幅器OP1の反転入力端子(第1の入力端子)とアナログ基準電源電圧AGNDとの間に設けられ、例えば補助キャパシタCAXの一端はノードNEGに接続され、他端はAGNDに接続される。
演算増幅器OP1の非反転入力端子(第2の入力端子)には、アナログ基準電源電圧AGNDが設定される。
サンプリング用スイッチ素子SS及びサンプリング用キャパシタCSは、サンプルホールド回路の入力ノードNIと演算増幅器OP1の反転入力端子(第1の入力端子)との間に設けられる。帰還用スイッチ素子SFは、演算増幅器OP1の出力端子とOP1の反転入力端子との間に設けられる。
フリップアラウンド用スイッチ素子SAは、スイッチ素子SSとキャパシタCSとの間の接続ノードNSと、演算増幅器OP1の出力端子との間に設けられる。
そしてサンプリング期間においては、サンプリング用スイッチ素子SS及び帰還用スイッチ素子SFがオンになると共に、フリップアラウンド用スイッチ素子SAがオフになる。これにより、フリップアラウンド型サンプルホールド回路のサンプリング動作を実現できる。
一方、ホールド期間においては、サンプリング用スイッチ素子SS及び帰還用スイッチ素子SFがオフになると共に、フリップアラウンド用スイッチ素子SAがオンになる。これにより、フリップアラウンド型サンプルホールド回路のホールド動作を実現できる。
そして、この第2の構成例のサンプルホールド回路では、図1(A)の第1のキャパシタC1が、図8(C)のサンプリング用キャパシタCSになり、第2のキャパシタC2が、補助キャパシタCAXになる。
即ち図2において、キャパシタC1の場所にサンプリング用キャパシタCSが配置され、キャパシタC2の場所に補助キャパシタCAXが配置される。そしてサンプリング用キャパシタCSと補助キャパシタCAXとの間のキャパシタ間領域において、サミングノードラインLNEGがD2方向に沿って配線されることになる。
5.サンプルホールド回路の詳細なレイアウト配置
5.1 補助キャパシタ、位相補償用キャパシタ
図9にサンプルホールド回路の更に詳細なレイアウト配置例を示す。図9は、図7(A)、図7(B)で説明した第1の構成例の変形例のレイアウト配置である。
図9のI1に示すようにキャパシタ領域CRには、図7(A)、図7(B)で説明した補助キャパシタCAXが配置される。またI2に示すように位相補償用キャパシタCCPも配置される。
具体的にはI1に示すように、補助キャパシタCAXは、第1、第2のサンプリング用キャパシタCS1、CS2のD2方向に配置される。別の言い方をすれば、補助キャパシタCAXと演算増幅器OP1との間に、サンプリング用キャパシタCS1、CS2が配置される。
そしてI3に示すようにサミングノードラインLNEGは、CS1とCS2のキャパシタ間領域において、演算増幅器OP1側から補助キャパシタCAX側に対してD2方向に沿って配線される。
またI2に示すように、位相補償用キャパシタCCPは、第1、第2のサンプリング用キャパシタCS1、CS2と演算増幅器OP1との間に配置される。別の言い方をすれば、演算増幅器OP1のD2方向の場所であって、サンプリング用キャパシタCS1、CS2のD4方向の場所に、位相補償用キャパシタCCPが配置される。
例えば、補助キャパシタCAXは、電圧変動を抑えることを目的としているため、サンプリング用キャパシタCS1、CS2に比べて、その容量値をそれほど精度良く形成する必要はない。
また、位相補償用キャパシタCCPも、演算増幅器OP1の発振を防止するためのキャパシタであるため、サンプリング用キャパシタCS1、CS2に比べて、その容量値をそれほど精度良く形成する必要はない。
このようなことを考慮して、図9では、サンプリング用キャパシタCS1、CS2が、補助キャパシタCAXと位相補償用キャパシタCCPとの間に配置されるようなレイアウト配置にしている。具体的にはサンプリング用キャパシタCS1とCS2はD1方向に沿って配置され、キャパシタCS1、CS2のD2方向に補助キャパシタCAXが配置され、CS1、CS2のD4方向に位相補償用キャパシタCCPを配置している。
そして、例えば図9のレイアウト配置のサンプルホールド回路をD1方向に沿って複数個配置すれば、例えば図9のサンプリング用キャパシタCS1のD3方向には、左隣に配置されたサンプルホールド回路の第2のサンプリング用キャパシタCS2が配置されるようになる。また図9に示すようにサンプリング用キャパシタCS1のD1方向には、サンプリング用キャパシタCS2が配置される。またサンプリング用キャパシタCS1のD2方向には補助キャパシタCAXが配置され、D4方向には位相補償用キャパシタCCPが配置される。即ち、キャパシタCS1の四方に他のキャパシタが隣接配置されるようになる。従って、キャパシタCS1のエッジと、隣接するキャパシタCS2、CAX、CCPのエッジとの間の隙間を、例えばほぼ同じエッチング速度で形成できるため、高精度にキャパシタCS1を形成できる。サンプリング用キャパシタCS2についても同様である。
このように図9では、サンプリング用キャパシタCS1、CS2のD2方向の空き領域やD4方向の空き領域を有効活用して補助キャパシタCAX、位相補償用キャパシタCCPを形成している。従って、レイアウト効率を向上できると共に、キャパシタCS1、CS2の四方にキャパシタを配置することで、CS1、CS2の容量値の精度も向上できる。
そして図9では、サミングノードラインLNEGが、サンプリング用キャパシタCS1、CS2の間の領域上をD2方向に沿って配線される。従って、演算増幅器OP1のサミングノードNEGを、CS1、CS2のD2方向に配置される補助キャパシタCAXに電気的に接続することが可能になる。これにより、ラインLNEGに対する寄生容量のアンバランスを最小限に抑えながら、キャパシタCS1、CS2の加工精度も向上できるようになる。
なお図9のI4に示すように、キャパシタ領域CRと演算増幅器領域OPRの間には、スイッチ素子領域SWRが形成されている。このスイッチ素子領域SWRには、例えば図7(A)のサンプリング用スイッチ素子SS1、SS2やフリップアラウンド用スイッチ素子SA1、SA2を配置できる。このように、これらのスイッチ素子を、スイッチ素子領域SWRにまとめて配置することで、これらのスイッチ素子のレイアウト配置の対称性を高めることができる。これにより、これらのスイッチ素子の寄生容量の非対称性を原因とする回路特性の悪化を防止できる。
5.2 キャパシタ構造
図10にサンプリング用キャパシタCS1、CS2などのキャパシタの断面構造の例を示す。図10では、キャパシタがトランジスタのゲート容量を利用して形成される。
具体的には、シリコン基板に高濃度のN型ウェルDNWLが形成され、このN型ウェルDNWL上に、P型ウェルPWLとN型ウェルNWLが形成される。そしてP型ウェルPWLには、P+の不純物層を介して低電位側電源電圧が供給され、N型ウェルNWLには、N+の不純物層を介して高電位側電源電圧が供給される。
またP型ウェルPWL上には、N+のクロスアンダ不純物層であるNCUが形成される。またNCUの上方にはトランジスタのゲートであるポリシリコン層が形成される。そしてこのポリシリコン層がキャパシタの上側電極になり、NCUの不純物層が下側電極になる。このようにNCUを利用したキャパシタ構造にすれば、少ないレイアウト面積で大きな容量値を得ることが可能になる。
そして図10では、サミングノードラインLNEGは、キャパシタのN+の不純物層(NCU)に電気的に接続される。例えば第1のキャパシタであるサンプリング用キャパシタCS1の一端側の電極を形成する不純物層を第1の不純物層とし、第2のキャパシタであるサンプリング用キャパシタCS2の一端側の電極を形成する不純物層を第2の不純物層とする。すると、サミングノードラインLNEGは、図9のI5に示すようにキャパシタCS1の第1の不純物層に電気的に接続されると共に、I6に示すようにキャパシタCS2の第2の不純物層に電気的に接続される。
また図9のI7、I8に示すように、ノードNS1のラインLNS1は、キャパシタCS1の他端側の電極であるポリシリコン層に電気的に接続され、ノードNS2のラインLNS2は、キャパシタCS2の他端側の電極であるポリシリコン層に電気的に接続される。
このように、ラインLNEGを、上側電極であるポリシリコン層ではなく、下側電極である不純物層に接続する理由は以下の通りである。
即ちラインLNEGの電位は、演算増幅器OP1のイマジナリーショート機能によりAGNの電位に固定されるが、ラインLNS1、LNS2の電位は、AGNDを中心にして上下に大きくスイングする。従って、不純物領域にラインLNS1、LNS2を接続すると、キャパシタ特性に問題が生じる可能性がある。
またラインLNEGを上側電極であるポリシリコン層に接続すると、ポリシリコン層の上層の金属配線との間の寄生容量が大きくなる。これに対して不純物層は、その上方にポリシリコン層が形成されるため、ラインLNEGを不純物層に接続すれば、上層の金属配線層との間の寄生容量を低減できる。
またラインLNEGの電位変動は極力抑える必要があるが、ポリシリコン層の電位の方が不純物層の電位に比べて、変動のバラツキが生じ易い。
またラインLNEGをポリシリコン層に接続すると、設計のターゲット値となる容量値に、不純物層である拡散領域の容量が付加されてしまい、容量値のバラツキが大きくなってしまう。
図10では、ラインLNEGを不純物層側に接続しているため、上述のような問題点を解決できる。
5.3 シールドパターン
図9のI9では、ラインLNEGの第1の引き出しラインLDR1がキャパシタCS1(広義には第1のキャパシタ)の上をD1方向に沿って配線される。この引き出しラインLDR1は、ラインLNEGを、キャパシタCS1の一端(不純物層)に接続するためのラインであって、ラインLNEGとは異なる金属層(広義には導電層)で形成される。具体的には引き出しラインLDR1は例えば第2の金属層で形成され、ラインLNEGは例えば第4の金属層で形成される。
同様に図9のI10では、ラインLNEGの第2の引き出しラインLDR2がキャパシタCS2(広義には第2のキャパシタ)の上をD1方向に沿って配線される。この引き出しラインLDR2は、ラインLNEGを、キャパシタCS2の一端(不純物層)に接続するためのラインであって、ラインLNEGとは異なる金属層(導電層)で形成される。具体的には引き出しラインLDR2は例えば第2の金属層で形成される。
このような引き出しラインLDR1を配線すれば、キャパシタCS1の左側と右側の両側(両側の不純物層)において、キャパシタCS1の一端側の電極にノードNEGを電気的に接続できる。また引き出しラインLDR2を配線すれば、キャパシタCS2の左側と右側の両側において、キャパシタCS2の一端側の電極にノードNEGを電気的に接続できる。これにより、CS1、CS2の容量値を安定化できる。
また図9のI11では、キャパシタCS1の他端に接続される第1のラインLNS1が、キャパシタCS1上をD2方向に沿って配線される。またI12では、キャパシタCS2の他端に接続される第2のラインLNS2がキャパシタCS2上をD2方向に沿って配線される。これらのラインLNS1、LNS2は、引き出しラインLDR1、LDR2の上層の金属層であり、例えばラインLNEGと同層の第4の金属層により形成される。
そしてI3、I11、I12に示すように、ラインLNEGは、ラインLNS1とラインLNS2の間をD2方向に沿って配線される。
このようにラインLNEG、LNS1、LNS2を配線すれば、例えばこれらのライン間の寄生容量を最小限に抑えるレイアウトが可能になる。具体的には、ラインLNEGとLNS1との間にシールドパターン(シールド線)を形成(配線)したり、ラインLNEGとLNS2との間にシールドパターン(シールド線)を形成(配線)することで、ライン間の寄生容量を極小にできる。
ところで、キャパシタの容量値の安定化のため、このような引き出しラインLDR1、LDR2を配線すると、これらの引き出しラインLDR1、LDR2と他のライン等との間の寄生容量が原因で、例えばフローティング状態時のノードNEGの電位が変動してしまい、回路特性が悪化する事態が生じる。またラインLNS1、LNS2と他のライン等の間に寄生容量が付加されても、回路特性が悪化する事態が生じる。
そこでこのような事態を防止するために、本実施形態では様々なシールドパターン(狭義にはシールド線)を形成している。このシールドパターンの形成手法について、図11〜図14を用いて詳細に説明する。なお図11〜図14は、具体的な配線パターンを示すものであり、図9の配線パターンとはその一部の配線パターンが異なっている。
図11は、キャパシタ領域CRでの第1の金属層M1の配線パターン例を示す図である。図11では、金属層M1により、例えばその電位が電源VSSに設定されたシールドパターンが形成されている。具体的には、キャパシタCS1、CS2、CAX、CCP上にシールドパターンを形成している。このようなシールドパターンを形成することで、ラインLNEG、LNS1、LNS2、LDR1、LDR2と、金属層M1の下方の回路素子や配線との間の寄生容量を低減できる。
図12は、キャパシタ領域CRでの第2の金属層M2の配線パターン例を示す図である。図12では、キャパシタCS1、CS2、CAX上において、D1方向に沿って他の信号線が配線されている。このような他の信号線としては、例えばリピータ回路用の信号線がある。具体的には、例えば複数のサンプルホールド回路をD1方向に沿って配置した場合に、複数のサンプルホールド回路毎に、ロジック回路からの制御信号のバッファリングを行うリピータ回路を設ける。そして、このリピータ回路用の信号線を、キャパシタCS1、CS2、CAX上に配線する。即ちこのようなリピータ回路用の信号線を、演算増幅器領域OPRに配線すると、寄生容量を原因とする演算増幅器の誤動作を防止することが難しくなる。これに対してリピータ回路用の信号線をキャパシタ上に配線すれば、適正なシールドパターンを形成することで、このような誤動作を防止できる。
具体的には図12では、他の信号線のD2方向及びD4方向において、D1方向に沿ってVSSのシールドパターン(シールド線)を形成(配線)している。このようにすることで、他の信号線の電圧レベルの変動がサンプルホールド回路に及ぼす悪影響を低減できる。
図13は、キャパシタ領域CRでの第3の金属層M3の配線パターン例を示す図である。図13では、D1方向やD2方向に沿って、VSSのシールドパターンを形成している。
図14は、キャパシタ領域CRでの第4の金属層M4の配線パターン例を示す図である。図14では、D2方向に沿ってラインLNEG、LNS1、LNS2が配線される。具体的には、ラインLNS1とLNS2との間にラインLNEGがD2方向に沿って配線される。また、VSSのシールドパターンも、D2方向に沿って配線される。具体的には、ラインLNEGのD1方向及びD3方向において、D2方向に沿ってシールパターンを配線する。またラインLNS1のD1方向及びD3方向において、D2方向に沿ってシールパターンを配線する。同様にラインLNS2のD1方向及びD3方向において、D2方向に沿ってシールパターンを配線する。
さて、図12ではJ1、J2に示すように、ラインLNEGの引き出しラインLDR1、LDR2がD1方向に沿って配線される。即ち金属層M2で形成される引き出しラインLDR1、LDR2が配線される。
そして図12のJ3に示すように、引き出しラインLDR1及びLDR2のD2方向において、D1方向に沿ってシールパターン(シールド線)が形成されている。またJ4に示すように、引き出しラインLDR1及びLDR2のD4方向においても、D1方向に沿ってシールパターン(シールド線)が形成されている。
このJ3、J4に示すようなシールドパターンを形成することで、引き出しラインLDR1及びLDR2に付加される寄生容量を低減でき、例えばフローティング状態時のノードNEGの電圧変動等を抑制できる。
また図12では、前述のように、引き出しラインLDR1、LDR2のD2方向において、D1方向に沿って他の信号線(リピータ回路用信号線等)が配線されている。この場合に図12のJ5に示すように、引き出しラインLDR1をキャパシタCS1の一端に接続するためのコンタクトが、他の信号線の配線領域を避けた領域に形成される。同様にJ6に示すように、引き出しラインLDR2をキャパシタCS2の一端に接続するためのコンタクトも、他の信号線の配線領域を避けた領域に形成される。
例えば、引き出しラインLDR1、LDR2とキャパシタCS1、CS2の一端との接続抵抗を小さくするためには、他の信号線の配線領域においても、コンタクトを形成することが望ましい。
しかしながら、このようなコンタクトを形成すると、このコンタクトを介して、他の信号線の電圧レベルの変動が、引き出しラインLDR1、LDR2に伝達されて、フローティング状態時のノードNEGの電圧を変動させるなどの事態を招くおそれがある。
この点、図12のJ5、J6では、このような他の信号線の配線領域を避けた領域にコンタクトを形成しているため、このような事態を効果的に防止できる。
6.集積回路装置の回路構成
図15に本実施形態のサンプルホールド回路を含む集積回路装置10(ドライバ)の回路構成例を示す。本実施形態のサンプルホールド回路は、例えば集積回路装置10のデータドライバ50等に設けられる。
なお本実施形態の集積回路装置10は図15の構成に限定されず、その構成要素の一部(例えば走査ドライバ、階調電圧生成回路、ロジック回路等)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
電気光学パネル400(電気光学装置)は、複数のデータ線(例えばソース線)と、複数の走査線(例えばゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子(狭義には液晶素子、EL素子等)の光学特性を変化させることで、表示動作を実現する。この電気光学パネル(狭義には表示パネル)は、例えばTFT、TFDなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機EL(Electro Luminescence)や無機ELなどの発光素子を用いたパネルであってもよい。
メモリ20(表示データRAM)は画像データを記憶する。メモリセルアレイ22は複数のメモリセルを含み、少なくとも1フレーム(1画面)分の画像データ(表示データ)を記憶する。ローアドレスデコーダ24(MPU/LCDローアドレスデコーダ)はローアドレスについてのデコード処理を行い、メモリセルアレイ22のワード線の選択処理を行う。カラムアドレスデコーダ26(MPUカラムアドレスデコーダ)はカラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28(MPUライト/リード回路)はメモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。
ロジック回路40(ドライバ用ロジック回路)は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路40は例えばゲートアレイ(G/A)などの自動配置配線により形成できる。
制御回路42は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路110に対して、階調特性(γ特性)を調整するための階調調整データ(γ補正データ)を出力したり、電源回路90に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ24、カラムアドレスデコーダ26、ライト/リード回路28を用いたメモリへのライト/リード処理を制御する。
表示タイミング制御回路44は表示タイミングを制御するための各種の制御信号を生成し、メモリ20から電気光学パネル400側への画像データの読み出しを制御する。ホスト(MPU)インターフェース回路46は、ホストからのアクセス毎に内部パルスを発生してメモリ20にアクセスするホストインターフェースを実現する。RGBインターフェース回路48は、ドットクロックにより動画のRGBデータをメモリ20に書き込むRGBインターフェースを実現する。なおホストインターフェース回路46、RGBインターフェース回路48のいずれか一方のみを設ける構成としてもよい。
データドライバ50は、電気光学パネル400(電気光学装置)のデータ線に供給するデータ信号(電圧、電流)を生成する回路である。具体的にはデータドライバ50は、メモリ20から画像データ(階調データ、表示データ)を受け、階調電圧生成回路110から複数(例えば256段階)の階調電圧(基準電圧)を受ける。そして、これらの複数の階調電圧の中から、画像データ(階調データ)に対応する電圧(データ電圧)を選択して、電気光学パネル400のデータ線に出力する。
走査ドライバ70は電気光学パネル400の走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号(イネーブル入出力信号)を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号(走査電圧)として電気光学パネル400の各走査線に出力する。なお走査ドライバ70に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
電源回路90は各種の電源電圧を生成する回路であり、図16(A)にその構成例を示す。昇圧回路92は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、1次〜4次昇圧回路などを含むことができる。この昇圧回路92により、走査ドライバ70や階調電圧生成回路110が使用する高電圧を生成できる。VCOM生成回路100は、電気光学パネル400の対向電極に供給するVCOM電圧を生成して出力する。制御回路102は電源回路90の制御を行うものであり、各種の制御レジスタなどを含む。出力回路104(レギュレータ回路、電源電圧供給)は、昇圧回路92により生成された昇圧電圧の電圧調整等を行って、各種の電源電圧を出力する。
階調電圧生成回路(γ補正回路)110は階調電圧を生成する回路であり、図16(B)にその構成例を示す。ラダー抵抗回路112(電圧分割回路)は、電源回路90で生成された階調電圧生成用の電源電圧VGMH、VGMLに基づいて、階調電圧V0〜V64を生成して出力する。具体的にはラダー抵抗回路112は、電源電圧VGMH、VGMLの間に直列に接続された複数の抵抗RD0〜RD65を有し、これらの抵抗間のタップに階調電圧V0〜V64を出力する。ここで抵抗RD0〜RD65は可変抵抗になっており、その抵抗値は調整レジスタ114に設定された階調調整データに基づいて設定される。これにより、電気光学パネル400の種類等に応じた最適な階調特性(γ補正特性)の階調電圧を生成できる。
なお極性反転駆動の場合には、正極期間(広義には第1の期間)と負極期間(広義には第2の期間)とで、階調電圧V0〜V64の電圧値を異ならせてもよい。この場合には正極期間用の階調電圧と負極期間用の階調電圧は、ラダー抵抗回路112の抵抗RD0〜RD65の抵抗値の設定を階調調整データに基づき切り替えることで生成できる。
またR(広義には第1の色成分)用、G(広義には第2の色成分)用、B(広義には第3の色成分)用で、階調特性を異ならせてもよい。このようにR、G、B独立の階調特性(γ特性)にする場合には、階調電圧生成回路110は、データドライバ50が有するサンプルホールド回路のR(赤)用のサンプリング期間においてR用の階調電圧を出力し、G(緑)用のサンプリング期間においてG用の階調電圧を出力し、B(青)用のサンプリング期間においてB用の階調電圧を出力すればよい。この場合のR、G、B用の階調電圧は、ラダー抵抗回路112の抵抗RD0〜RD65の抵抗値の設定を階調データに基づき切り替えることで生成できる。
また階調電圧生成回路110の構成は図16(B)に限定されず、階調電圧V0〜V64のインピーダンス変換を行う回路(例えば演算増幅器)を設けたり、正極用、負極用の複数のラダー抵抗回路を設けたり、R用、G用、B用の複数のラダー抵抗回路を設けるなどの変形実施が可能である。
7.集積回路装置のレイアウト配置
図17に本実施形態の集積回路装置10のレイアウト配置例を示す。図17では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図17では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。
図17の集積回路装置10は、複数のメモリブロックMB1〜MB6(広義には第1〜第Nのメモリブロック。Nは2以上の整数)を含む。これらのメモリブロックMB1〜MB6は、画像表示のための画像データを記憶する。またメモリブロックMB1〜MB6はD1方向に沿って配置(配列)される。
具体的にはメモリブロックMB1〜MB6は、図15のメモリ20をバンク分割したものである。そしてメモリブロックMB1〜MB6(メモリセルアレイ)の各々は、電気光学パネル400の第1のデータ線群〜第6のデータ線群の各々に供給するデータ信号に対応する画像データを記憶する。なおメモリブロックMB1〜MB6のブロック数は6個に限定されず、任意である。また、メモリセルアレイと共に各メモリブロックに設けられるカラムアドレスデコーダ、ローアドレスデコーダ、センスアンプブロック等は、各メモリブロックに独立に設けてもよいし、その一部又は全部を共有化してもよい。
集積回路装置10は、データドライバブロックDB1〜DB6により構成されるデータドライバDRを含む。このデータドライバDRはメモリブロックMB1〜MB6のD2方向側に配置され、電気光学パネル400(電気光学装置)の複数のデータ線にデータ信号(データ電圧、データ電流)を供給する。
具体的にはこのデータドライバDR(データドライバブロック、サブドライバブロック)は、ラッチ回路(プリラッチ回路、ポストラッチ回路)、D/A変換回路(DAC)、或いはデータ線駆動回路(ドライバセル、出力回路、バッファ回路)等を含むことができる。これらのラッチ回路、D/A変換回路、データ線駆動回路は、例えば電気光学パネル400のデータ線毎(サブピクセル毎、ピクセル毎)に設けることができる。なお複数のデータ線で、ラッチ回路、D/A変換回路、或いはデータ線駆動回路を共用する構成にしてもよい。
データドライバDRが含むラッチ回路は、メモリブロックMB〜MB6(メモリ)からの画像データ(サブピクセル画像データ)をラッチする。D/A変換回路は、ラッチされたデジタルの画像データのD/A変換を行い、アナログのデータ信号を生成する。具体的には図15の階調電圧生成回路110から複数の階調電圧(基準電圧)を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ信号(データ電圧)として出力する。データ線駆動回路は、D/A変換回路からのデータ信号を演算増幅器等を用いてバッファリングして、電気光学パネル400のデータ線に出力し、データ線を駆動する。なお電気光学パネル400が例えば低温ポリシリコンTFTの液晶パネル等である場合には、データ線駆動回路は、R用、G用、B用のデータ信号を多重化して時分割で出力してもよい。このようにすることでデータ信号用のパッド(広義には端子)の数を減らすことができる。またデータドライバDRは後述するように複数のデータドライバブロックを含むものであってもよい。この場合には、各データドライバブロックは、複数のメモリブロックのうちの対応するメモリブロックに記憶される画像データを受けて、データ線を駆動する。
データドライバブロックDB1〜DB6(広義には第1〜第Nのデータドライバブロック)は、D1方向に沿って配置される。具体的にはメモリブロックMB1〜MB6のD2方向において、D1方向に沿って配置される。そして電気光学パネル400(電気光学装置)の複数のデータ線にデータ信号を供給する。この場合に、メモリブロックMB1は、データドライバブロックDB1でのデータ信号の生成に必要な画像データを記憶し、メモリブロックMB2は、データドライバブロックDB2でのデータ信号の生成に必要な画像データを記憶する。同様に、メモリブロックMB3〜MB6は、データドライバブロックDB3〜DB6でのデータ信号の生成に必要な画像データを記憶する。
そしてメモリブロックMB1〜MB6(第1〜第Nのメモリブロック)のうちのメモリブロックMB1(広義には第Jのメモリブロック。Jは1≦J≦Nとなる整数)は、少なくとも1サブピクセル分(例えば1〜8サブピクセル分)の画像データであるサブピクセル画像データを、そのメモリセルアレイから点順次で読み出す。そして読み出されたサブピクセル画像データを、データドライバブロックDB1〜DB6のうちの対応するデータドライバブロックDB1(広義には第Jのデータドライバブロック)に対して時分割に出力する。即ち従来は線順次で読み出していた画像データを、メモリブロックMB1のポート(データドライバ側ポート)から点順次で読み出す。
具体的には、メモリブロックMB1とデータドライバブロックDB1との間には、サブピクセル画像データ(R、G、Bの画像データ)を時分割で転送するためのkビット(kは自然数。例えばk=8、16、32等)のデータ転送バスTB1が配線される。そして、このデータ転送バスTB1を介して、kビットのサブピクセル画像データが転送される。
そしてデータドライバブロックDB1は、メモリブロックMB1からサブピクセル画像データを受け、サブピクセル画像データに対応するデータ信号を出力する。
同様にメモリブロックMB2は、対応するデータドライバブロックDB2に対して、サブピクセル画像データを点順次で読み出して時分割に出力する。具体的には、メモリブロックMB2とデータドライバブロックDB2との間には、サブピクセル画像データを時分割で転送するためのkビットのデータ転送バスTB2が配線される。そして、このデータ転送バスTB2を介して、kビットのサブピクセル画像データが転送される。
そしてデータドライバブロックDB2は、メモリブロックMB2からサブピクセル画像データを受け、サブピクセル画像データに対応するデータ信号を出力する。
同様にして、メモリブロックMB3〜MB6と、それに対応するデータドライバブロックDB3〜DB6との間でも、データ転送バスTB3〜TB6を介してサブピクセル画像データが時分割に転送される。
なおメモリブロックMB1〜MB6とデータドライバブロックDB1〜DB6の間でのサブピクセル画像データの転送は、各水平走査期間において並列に同時に行われる。例えば第1の走査線と第1のデータ線群との交差位置に対応するサブピクセルの画像データを、メモリブロックMB1とデータドライバブロックDB1の間で転送している期間において、それと同時に並列に、第1の走査線と第1のデータ線群の隣の第2のデータ線群との交差位置に対応するサブピクセルの画像データが、メモリブロックMB2とデータドライバブロックDB2の間で転送される。メモリブロックMB3〜MB6とデータドライバブロックDB3〜DB6の間のデータ転送も同様である。
このように本実施形態では、これまでは線順次で行われていたメモリ(RAM)からの画像データの読み出しを、点順次で行っている。そして各メモリブロックから点順次で読み出されたサブピクセルの画像データを、そのメモリブロックに対応するデータドライバブロックに対して時分割に転送している。このようにすれば、メモリブロックMB1〜MB6とデータドライバブロックDB1〜DB6の間のレイアウト配置の位置関係の相互の依存性を無くすことが可能になり、メモリブロックMB1〜MB6のレイアウト配置に影響を受けることなく、データドライバブロックDB1〜DB6を配置できる。従って、レイアウト配置の自由度が高まり、レイアウト効率を向上できる。これにより、例えば集積回路装置10のD2方向の幅Wを小さくでき、スリムな細長チップの実現が可能になる。この結果、集積回路装置10のチップ面積の削減や、実装の容易化を図れる。
例えば図18(A)、図18(B)に本実施形態の比較例の集積回路装置を示す。図18(A)の集積回路装置700では、メモリブロックMB1のD2方向側にデータドライバブロックDB1が配置され、メモリブロックMB2のD2方向側にデータドライバブロックDB2が配置される。そしてメモリブロックMB1とMB2の間や、データドライバブロックDB1とDB2の間に他の回路が配置される。
図18(A)では、メモリブロックMB1からの画像データの読み出しは線順次で行われ、メモリブロックMB1の画像データ(1ライン分の画像データ)が所定のタイミングで一斉に読み出されて、データドライバブロックDB1に出力される。同様に、メモリブロックMB2からの画像データの読み出しも線順次で行われ、メモリブロックMB2の画像データが所定のタイミングで一斉に読み出されて、データドライバブロックDB2に出力される。このため、メモリブロックMB1とデータドライバブロックDB1の間は、対応するデータ線の本数と同じ本数(電気光学パネルのデータ線の例えば半分の本数)の信号線で接続され、メモリブロックMB2とデータドライバブロックDB2の間も、対応するデータ線の本数と同じ本数の信号線で接続される。従って、これらの信号線の本数が非常に多いため、メモリブロックMB1、MB2とデータドライバブロックDB1、DB2のレイアウト配置の自由度が低い。例えば、メモリブロックMB1とデータドライバブロックDB1を、その中心位置がD1方向においてずれるように配置しようとすると、その間を接続する信号線の配線領域が原因で、集積回路装置700のD2方向での幅Wが大幅に増えてしまう。このため、幅Wを小さくしてスリムな細長チップを実現することが難しいという課題がある。特に、高精細化のために電気光学パネルのデータ線の本数が増えた場合に、これに対応することが難しいという課題がある。
また図18(B)の集積回路装置710(特開2007−243125号公報)では、メモリブロックMB1とデータドライバブロックDB1がD1方向に沿って隣接配置される。メモリブロックMB2〜MB5とデータドライバブロックDB2〜DB5のレイアウト配置も同様である。
この図18(B)の集積回路装置710によれば、図18(A)の集積回路装置700に比べて、レイアウト配置の自由度が高く、D2方向での幅Wを小さくできるという利点がある。
しかしながら、図18(B)では、各メモリブロックから各データドライバブロックへの信号線はD1(D3)方向に沿って配線されるため、この信号線等が原因となって、各データドライバブロックのレイアウト面積が大きくなってしまうという課題がある。また各データドライバブロックの出力信号線を、データ信号用のパッドに接続するための配線の並び替えが必要になる。従って、この配線の並び替えのためにD2方向での幅Wを今ひとつ小さくできないという課題もある。
この点、図17では、各メモリブロックからは点順次で画像データが読み出される。従って、各メモリブロックと各データドライバブロックを接続するデータ転送バス(TB1〜TB6)の本数はk本であり、図18(A)において各メモリブロックと各データドライバブロックを接続する信号線の本数に比べて格段に少ない。従って、レイアウトの自由度が図18(A)に比べて高い。
例えば図17では複数のメモリブロックのうちの第Jのメモリブロックと、複数のデータドライバブロックのうちの第Jのデータドライバブロックを、その中心位置がD1方向においてずれて配置できる。従って、このようにずらしたレイアウト配置を行うことで形成された空き領域に、メモリブロックやデータドライバブロック以外の他の回路や、パッド(広義には端子)等を配置することができ、レイアウト効率を向上できる。
例えば図17のようにメモリブロックMB1〜MB6とデータドライバブロックDB1〜DB6をずらして配置すれば、メモリブロックMB6(第Nのメモリブロック)のD1方向であって、データドライバブロックDB6(第Nのデータドライバブロック)のD4方向に、空き領域を形成できる。従って、この空き領域に、例えば階調電圧生成回路やロジック回路等の他の回路を配置できる。
また図17のようにMB1〜MB6とDB1〜DB6をずらして配置すれば、メモリブロックMB1(第1のメモリブロック)のD2方向であって、データドライバブロックDB1(第1のデータドライバブロック)のD3方向にも、空き領域を形成できる。従って、この空き領域に、例えば電気光学パネル400(電気光学装置)の複数の走査線に走査信号を供給するための複数の走査信号用パッドを配置できる。これにより、空き領域の有効活用が可能になり、レイアウト効率を向上できる。
また図17では、メモリブロックMB3とデータドライバブロックDB3の間のデータ転送バスTB3の本数は例えばk=8又は16というように少なく、メモリブロックMB4とデータドライバブロックDB4の間のデータ転送バスTB4の本数も例えばk=8又は16というように少ない。従って、例えばメモリブロックMB3をD3方向側にずらして配置すると共に、メモリブロックMB4をD1方向側にずらして配置することで、メモリブロックMB3とMB4の間に空き領域を形成できる。従って、この空き領域に、電源回路PB等の他の回路を配置できるようになる。そしてこのように電源回路PBを配置することで、電源回路PBのAGND出力回路が出力しデータドライバDRに供給されるアナログ基準電源電圧AGNDのインピーダンスを、均一化できる。これにより表示特性の悪化を防止できるため、レイアウト効率の向上と表示特性の向上を両立できる。
また図18(B)の比較例では各データドライバブロック内に各メモリブロックからの多数の信号線を配線する必要があったが、図17ではこのような配線を不要にできる。従って、図18(B)に比べて各データドライバブロックの面積を格段に小さくすることができる。この結果、集積回路装置10のD2方向での幅Wを小さくでき、スリムな細長チップを実現できると共にチップ面積を縮小化できる。また図18(B)では、各データドライバブロックからの出力信号線の配線の並び替えが必要であったが、図17ではこのような配線の並び替えを不要にできる。従って、この並び替え領域を原因とする幅Wの増加を防止でき、集積回路装置10のより一層のスリム化を実現できる。
図19に本実施形態の集積回路装置10の詳細なレイアウト配置例を示す。なお図19はレイアウト配置は一例であり、本実施形態のレイアウト配置は図19に限定されるものではない。
図19ではD1方向に沿ってメモリブロックMB1〜MB10(第1〜第Nのメモリブロック)が配置される。またメモリブロックMB1〜MB10のD2方向においてD1方向に沿ってデータドライバブロックDB1〜DB10が配置される。この場合にメモリブロックMB1〜MB10の各メモリブロックと、データドライバブロックDB1〜DB10の対応するデータドライバブロックは、その中心位置がD1方向においてずれて配置される。即ちメモリブロックMB1〜MB10の右端と、データドライバブロックDB1〜DB10の右端はD1方向においてずれており、メモリブロックMB1〜MB10の左端と、データドライバブロックDB1〜DB10の左端もD1方向においてずれている。
階調電圧生成回路GBは複数の階調電圧を生成し、データドライバブロックDB1〜DB10に供給する。この場合の階調電圧の信号線は例えばメモリブロックMB1〜MB10上に配線される。そして図19では階調電圧生成回路GBは、右端のメモリブロックMB10(第Nのメモリブロック)のD1方向であって、右端のデータドライバブロックDB10(第Nのデータドライバブロック)のD4方向に配置される。このようにすれば、この空き領域を有効活用して階調電圧生成回路GBを配置できる。
集積回路装置10の左端に配置された走査ドライバSB1は走査信号を生成する。そしてこの走査信号は、走査信号用パッド領域PSR1に配置される走査信号用パッドを介して電気光学パネル400の走査線に供給される。同様に、集積回路装置10の右端に配置された走査ドライバSB2は走査信号を生成する。この走査信号は、走査信号用パッド領域PSR2に配置される走査信号用パッドを介して電気光学パネル400の走査線に供給される。
この場合に図19では、走査線に走査信号を供給するための複数の走査信号用パッド(領域PSR1)が、左端のメモリブロックMB1(第1のメモリブロック)のD2方向であって、左端のデータドライバブロックDB1(第1のデータドライバブロック)のD3方向に配置される。このようにすれば、この空き領域を有効活用して領域PSR1の多数の走査信号用パッドを配置できる。
また図19では、メモリブロックMB6(第Mのメモリブロック)とメモリブロックMB7(第M+1のメモリブロック)の間に、AGND出力回路ARが配置される。そしてこのAGND出力回路ARからのAGNDラインが、データドライバブロックDB1〜DB10上をD1方向に沿って配線される。これによりAGNDのインピーダンスの均一化を図れる。
なお図19では、データドライバブロックDB1〜DB10のD2方向には、データ信号用のパッド配置領域PDR(第1のインターフェース領域。出力側I/O領域)が設けられる。また、メモリブロックMB1〜MB10のD4方向側のパッド領域PIOR(第2のインターフェース領域。入力側I/O領域)には、ロジック回路LB用のパッド(入出力パッド)や、電源回路PBの昇圧用のキャパシタを接続するための昇圧用パッドや、電源安定化用のキャパシタを接続するための電源パッドが配置される。またメモリブロックMB1〜MB10と、このパッド領域PIORとの間の細長の領域には、電源回路PBの昇圧トランジスタ(昇圧回路)が配置される。このように配置することで、昇圧トランジスタのドレイン等をショートパスで昇圧用パッドに接続できるようになる。
8.データドライバ
次にデータドライバの詳細な構成例について図20を用いて説明する。図20は、データドライバが有する複数のサブドライバブロックの各サブドライバブロックの構成例である。具体的にはデータドライバ(サブドライバブロック)は、D/A変換回路52、データ線駆動回路60-1〜60-Lを含む。そして図20では、1つのD/A変換回路52が、複数のデータ線駆動回路60-1〜60-L(第1〜第Lのデータ線駆動回路)により共用される。なおデータ線駆動回路等を電気光学パネルの各データ線毎に設けてもよいし、データ線駆動回路が複数のデータ線を時分割に駆動するようにしてもよい。またデータドライバ(集積回路装置)の一部又は全部を電気光学パネル上に一体に形成してもよい。
D/A変換回路52(電圧生成回路)は、例えば図15のメモリ20から階調データDG(画像データ、表示データ)を受ける。そして階調データDGに対応した第1、第2の階調電圧VG1、VG2を出力する。
具体的には、D/A変換回路52は、階調データを受け、階調データに対応した第1、第2の階調電圧VG1、VG2を、第1〜第Lのサンプリング期間の各サンプリング期間に時分割に出力する。
データ線駆動回路60-1〜60-Lは階調生成アンプ62-1〜62-L(GA1〜GAL)を含む。これらの階調生成アンプ62-1〜62-Lの各々は、第1〜第Lのサンプリング期間の各サンプリング期間においてD/A変換回路52から出力された第1、第2の階調電圧VG1、VG2をサンプリングし、VG1とVG2の間の階調電圧を生成する。
図21にデータドライバ(サブドライバブロック)の第2の構成例を示す。図21では、データ線駆動回路60-1〜60-Lは、階調生成アンプ62-1〜62-Lの後段に設けられた駆動アンプ64-1〜64-L(第1〜第Lの駆動アンプ)を更に含む。
データ線駆動回路60-1〜60-Lが含む駆動アンプ64-1〜64-L(DA1〜DAL)は、第1〜第Lのサンプリング期間の後の駆動アンプ用サンプリング期間において、階調生成アンプ62-1〜62-Lの出力電圧をサンプリングする。そして駆動アンプ用サンプリング期間の後の駆動アンプ用ホールド期間において、サンプリングされた出力電圧を出力する。
例えば図22に、6個のデータ線駆動回路GA1〜GA6によりD/A変換回路52が共用される場合の信号波形例を示す。データ線駆動回路GA1〜GA6はサンプリング期間TS1〜TS6(第1〜第Lのサンプリング期間)においてサンプリング動作を行い、その後のホールド期間TH1〜TH6(第1〜第Lのホールド期間)においてホールド動作を行う。
そして駆動アンプDA1〜DA6は、サンプリング期間TS1〜TS6の後の駆動アンプ用サンプリング期間TDSにおいて、サンプリング動作を行い、その後の駆動アンプ用ホールド期間TDHにおいて、ホールド動作を行う。
図20、図21の構成によれば、データ線駆動回路毎にD/A変換回路を設ける必要はなく、複数のデータ線駆動回路60-1〜60-Lに対して1つのD/A変換回路52を設ければ済む。従って、集積回路装置内でのD/A変換回路52の占有面積を削減でき、集積回路装置の小規模化を図れる。
そしてこのように、D/A変換回路52が時分割に第1、第2の階調電圧VG1、VG2を出力したとしても、階調生成アンプ62-1〜62-Lのサンプリング機能により、第1〜第Lの各サンプリング期間での電圧の適正なサンプリングが可能になる。
また、このようにD/A変換回路52を時分割に使用すると、図22に示すようにサンプリング期間TS1〜TS6の総和時間が長くなってしまう。このため、例えば階調生成アンプGA6のホールド期間TH6が短くなり、データ線の駆動時間に余裕が無くなってしまう。
この点、図21に示すように階調生成アンプGA1〜GA6の後段に駆動アンプDA1〜DA6を設ければ、図22のE15に示すように、サンプリング期間TS1〜TS6の間、駆動アンプDA1〜DA6がホールド動作モードになってデータ線を駆動できる。従って、データ線の駆動時間を長くすることができ、データ線に高精度な電圧を供給できる。
また、これまでのデータドライバでは、データ線に供給する電圧を高精度化するために、例えば駆動期間の後半にD/A変換回路によりデータ線を直接駆動するDAC駆動を行っていた。このために、各データ線毎に同じ構成のD/A変換回路を設ける必要があり、D/A変換回路のレイアウト面積が原因となって集積回路装置の大規模化を招いていた。
この点、階調生成アンプや駆動アンプにサンプルホールド機能を持たせて、例えばフリップアラウンド型サンプルホールド回路により構成すれば、いわゆるオフセットフリーを実現できる。従って、データ線への出力電圧のバラツキを最小限に抑えて、データ線に高精度な電圧を供給できるようになるため、上記のDAC駆動が不要になる。従って、各データ線毎に同じ構成のD/A変換回路を設ける必要がなくなり、図20、図21に示すように、1つのD/A変換回路を複数のデータ線駆動回路で共用できるようになる。従って、データ線の電圧の高精度化とデータドライバの小面積化を両立できる。
また図20、図21の構成によれば、階調電圧線を、R用(赤)、G用(緑)、B用(青)に時分割に共用できるという利点もある。
例えば図15のメモリ20とデータドライバ50とを接続するデータ転送バス(階調データバス)が例えば16ビットのバスであったとする。また、R、G、Bの各サブピクセルのビット数が8ビットであり、R、G、Bのサブピクセルから構成されるピクセルのビット数が8×3=24ビットであったとする。
この場合に図22のE1、E2では、第1の画素の8ビットのサブピクセル画像データR0(階調データ)と、第1の画素の隣の第2の画素の8ビットのサブピクセル画像データR1(階調データ)が、図17で説明した16ビットのデータ転送バス(階調データバス)を介して各メモリブロックから各データドライバブロックに転送される。
そして図22のE3ではD/A変換回路52は、8ビットのサブピクセル画像データR0に対応する第1、第2の階調電圧VG1、VG2を出力する。するとE4に示すように階調生成アンプGA1は、サンプリング期間TS1においてVG1、VG2のサンプリング動作を行って、VG1とVG2の間の階調電圧を生成する。
またE5ではD/A変換回路52は、8ビットのサブピクセル画像データR1に対応する第1、第2の階調電圧VG1、VG2を出力する。するとE6に示すように階調生成アンプGA2は、サンプリング期間TS2においてVG1、VG2のサンプリング動作を行って、VG1とVG2の間の階調電圧を生成する。
またE7、E8では、8ビットのサブピクセル画像データG0と、第2の画素の8ビットのサブピクセル画像データG1が、16ビットのデータ転送バス(階調データバス)を介して各メモリブロックから各データドライバブロックに転送される。
そしてE9ではD/A変換回路52は、8ビットのサブピクセル画像データG0に対応する第1、第2の階調電圧VG1、VG2を出力する。するとE10に示すように階調生成アンプGA3は、サンプリング期間TS3においてVG1、VG2のサンプリング動作を行って、VG1とVG2の間の階調電圧を生成する。
またE11ではD/A変換回路52は、8ビットのサブピクセル画像データG1に対応する第1、第2の階調電圧VG1、VG2を出力する。するとE12に示すように階調生成アンプGA4は、サンプリング期間TS4においてVG1、VG2のサンプリング動作を行って、VG1とVG2の間の階調電圧を生成する。なおE13、E14ではサブピクセル画像データB0、B1が転送され、上記の同様の処理が行われる。
このようにすれば、R用、G用、B用に別々の階調電圧線を設けなくも済むようになり、1本の階調電圧線をR用、G用、B用の階調電圧の転送に時分割に使用できるようになる。例えば図22のE1、E2では階調電圧線をR用に使用し、E7、E8では階調電圧線をG用に使用し、E13、E14では階調電圧線をB用に使用できる。
例えば、R用、G用、B用に、各々、64本の階調電圧線が必要な場合に、R用、G用、B用に別々の階調電圧線を設ける手法では、64×3=192本の階調電圧線が必要になる。
この点、本実施形態では、1本の階調電圧線をR用、G用、B用に時分割に使用しているため、64本の階調電圧線で済むようになり、階調電圧線の配線領域を大幅に削減でき、集積回路装置の小面積化を図れる。
なお本実施形態では低消費電力化を実現するために、データ線の共通電位設定手法(イコライズ)を採用している。具体的には図22のE16に示すように、駆動アンプ用サンプリング期間TDSにおいて、駆動アンプDA1〜DA6の出力線をコモン電圧VCOM等の共通電位に設定する。例えば共通電位であるコモン電圧VCOMに設定する。なお共通電位はVCOMに限定されず、例えばGNDの電位などであってもよい。
このようにすれば、電気光学パネルに蓄積された電荷を再利用して、電気光学パネルのデータ線への電荷の充放電が行われるようになるため、より一層の低消費電力化を図れる。
9.スイッチ回路
以下、本実施形態のデータドライバの種々の変形例について説明する。なお、以下では説明を簡素化するために、1つのD/A変換回路52を共用するデータ線駆動回路60-1〜60-L、階調生成アンプ62-1〜62-L、駆動アンプ64-1〜64-Lを、各々、代表してデータ線駆動回路60、階調生成アンプ62、駆動アンプ64と記載して、説明を行う。
図23に本実施形態のデータドライバの変形例を示す。この変形例では、スイッチ回路54が新たに追加されている。図23において、D/A変換回路52は、図15の階調電圧生成回路110から階調電圧線を介して複数の階調電圧(例えばV0〜V128、V0〜V64)を受ける。そしてこれらの複数の階調電圧の中から階調データDGに対応した第1、第2の階調電圧VG1、VG2を選択して出力する。この場合に、D/A変換回路52が出力する第1、第2の階調電圧VG1、VG2は、隣り合う階調電圧になる。具体的には、階調電圧線を介してD/A変換回路52に入力される複数の階調電圧(V0〜V128、V0〜V64)において隣り合う階調電圧(例えばV0とV1、V1とV2、V2とV3)になる。
例えば図24において階調データDGはD7〜D0の8ビット(256階調)のデータになっている。またD/A変換回路52には複数の階調電圧V0〜V128が入力される。ここでは、V0〜V128には、V0>V1>V2・・・・V127>V128という単調減少の関係が成り立っている。但しV0<V1<V2・・・・V127<V128という単調増加の関係が成り立つようにしてもよい。
D/A変換回路52は、階調データがDG(D7〜D0)=(00000000)、(00000001)の場合には、VG1=V1、VG2=V0を出力し、(00000010)、(00000011)の場合には、VG1=V1、VG2=V2を出力する。またDG=(00000100)、(00000101)の場合には、VG1=V3、VG2=V2を出力し、(00000110)、(00000111)の場合には、VG1=V3、VG2=V4を出力する。
このようにD/A変換回路52は、階調電圧生成回路110から入力される階調電圧V0〜V128のうち、階調データDGに応じた階調電圧であって、隣り合う第1、第2の階調電圧VG1、VG2を出力する。なお図23、図24はD/A変換回路52が第1、第2の階調電圧VG1、VG2の2種類の階調電圧を生成する例であるが、出力される階調電圧の種類(数)はこれに限定されるものではない。
データ線駆動回路60(データ線駆動回路60-1〜60-L)は電気光学パネル400のデータ線を駆動する回路であり、階調生成アンプ62(階調生成アンプ62-1〜62-L)を含む。この階調生成アンプ62(階調生成サンプルホールド回路)は、第1の階調電圧VG1と第2の階調電圧VG2の間の階調電圧を生成して出力できる。
図24において階調生成アンプ62は、階調データがDG=(00000001)の場合には、VG1=V1とVG2=V0の間の階調電圧VS=V0−(V0−V1)/2を生成(サンプリング)して出力する。なお階調データがDG=(00000000)の場合にはVS=VG2=V0を出力する。また階調データがDG=(00000011)の場合には、VG1=V1とVG2=V2の間の階調電圧VS=V1−(V1−V2)/2を生成して出力する。なお階調データがDG=(00000010)の場合にはVS=VG1=V1を出力する。
スイッチ回路54はD/A変換回路52とデータ線駆動回路60との間に設けられる。なおスイッチ回路54はD/A変換回路52又はデータ線駆動回路60の構成要素であってもよい。
スイッチ回路54は複数のスイッチ素子を含む。例えば図23では第1〜第4のスイッチ素子SW1〜SW4を含む。なおスイッチ素子の個数はこれに限定されず、例えば8個、16個等であってもよい。また各スイッチ素子SW1〜SW4はCMOSのトランジスタにより構成できる。具体的にはP型トランジスタとN型トランジスタとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。
スイッチ素子SW1は、D/A変換回路52の第1の階調電圧VG1の出力ノードである第1の電圧出力ノードNG1と、階調生成アンプ62(データ線駆動回路60)の第1の入力ノードNI1との間に設けられる。スイッチ素子SW2は、D/A変換回路52の第2の階調電圧VG2の出力ノードである第2の電圧出力ノードNG2と、階調生成アンプ62の入力ノードNI1との間に設けられる。これらのスイッチ素子SW1とSW2は排他的にオン・オフになる。例えば図24に示すように階調データがDG=(00000000)の場合にはSW1がオフになる一方でSW2がオンになり、DG=(00000001)の場合にはSW1がオンになる一方でSW2がオフになる。
スイッチ素子SW3は、D/A変換回路52の電圧出力ノードNG1と階調生成アンプ62の入力ノードNI2との間に設けられる。スイッチ素子SW4は、D/A変換回路52の電圧出力ノードNG2と階調生成アンプ62の入力ノードNI2との間に設けられる。これらのスイッチ素子SW3とSW4は排他的にオン・オフになる。例えばDG=(00000001)の場合にはSW3がオフになる一方でSW4がオンになり、DG=(00000010)の場合にはSW3がオンになる一方でSW4がオフになる。
図24に示すように、階調データがDG=(00000000)の場合には、D/A変換回路52はVG1=V1、VG2=V0を出力する。またスイッチ回路54のスイッチ素子SW1、SW2、SW3、SW4は、各々、オフ、オン、オフ、オンになる。従って階調生成アンプ62の入力ノードNI1、NI2には、各々、VI1=VG2=V0、VI2=VG2=V0が入力される。これにより階調生成アンプ62は階調電圧(サンプリング電圧)VS=V0を出力する。
一方、階調データがDG=(00000001)の場合には、スイッチ素子SW1、SW2、SW3、SW4は、各々、オン、オフ、オフ、オンになる。従って階調生成アンプ62は、その入力ノードNI1、NI2にVI1=VG1=V1、VI2=VG2=V0が入力され、階調電圧VS=V0−(V0−V1)/2を出力する。即ち階調データDG=(00000001)に対応する階調電圧を出力する。
階調データがDG=(00000010)の場合には、D/A変換回路52はVG1=V1、VG2=V2を出力する。またスイッチ素子SW1、SW2、SW3、SW4は、各々、オン、オフ、オン、オフになる。従って階調生成アンプ62は、その入力ノードNI1、NI2にVI1=VG1=V1、VI2=VG1=V1が入力され、階調電圧VS=V1を出力する。
一方、階調データがDG=(00000011)の場合には、スイッチ素子SW1、SW2、SW3、SW4は、各々、オフ、オン、オン、オフになる。従って階調生成アンプ62は、その入力ノードNI1、NI2にVI1=VG2=V2、VI2=VG1=V1が入力され、階調電圧VS=V1−(V1−V2)/2を出力する。即ち階調データDG=(00000011)に対応する階調電圧を出力する。
そして図24から明らかなように、スイッチ素子SW1〜SW4は、階調データDGの下位ビットに基づいてオン・オフされる。即ち階調データDGの下位ビットに基づき生成されたスイッチ制御信号に基づいて、スイッチ素子SW1〜SW4はオン・オフされる。例えば階調データDGの下位ビットであるD1、D0が(00)の場合には、図24に示すようにスイッチ素子SW1、SW2、SW3、SW4は、各々、オフ、オン、オフ、オンになり、(01)の場合には、各々、オン、オフ、オフ、オンになる。また(10)の場合には、オン、オフ、オン、オフになり、(11)の場合にはオフ、オン、オン、オフになる。
以上に説明したデータドライバによれば、階調生成アンプ62により階調電圧を生成できるため、図15の階調電圧生成回路110が生成する階調電圧の個数(種類)を削減できる。これにより階調電圧線の本数を削減できると共に、D/A変換回路52の回路規模を削減できる。
例えば階調データDGが8ビットであり、階調数が28=256階調である場合に、従来の手法では、階調電圧生成回路110は256個の階調電圧を生成する必要があり、D/A変換回路52には、これらの256個の階調電圧の中から階調データDGに応じた階調電圧を選択するセレクタ群が必要になる。従って、階調電圧生成回路110やD/A変換回路52の大規模化を招く。また階調電圧線の本数も256本になるため、配線領域の占有面積も大きくなる。
この点、図23のデータドライバによれば、階調生成アンプ62により階調電圧が生成されるため、階調電圧生成回路110は例えば128個の階調電圧を生成すればよく、D/A変換回路52には、これらの128個の階調電圧の中から電圧を選択するセレクタ群を設ければ済む。従って、従来の手法に比べて回路規模の大幅な削減が可能になる。また階調電圧線の本数も128本にすることができ、配線領域の面積も大幅に削減できる。なお、実際には、階調生成アンプ62が第1、第2の階調電圧VG1、VG2を分割した電圧を生成するため、上記の場合に階調電圧線は128+1=129本必要になる。
また図23のデータドライバによれば、階調生成アンプ62にサンプルホールド機能を持たせることができる。従って、D/A変換回路52によりデータ線を直接駆動するDAC駆動を行わなくても、バラツキが少ない電圧をデータ線に供給できる。即ち比較的小規模で簡素な回路構成で、精度の高い電圧をデータ線に供給できる。更に階調生成アンプ62にサンプルホールド機能を持たせることで、1つのD/A変換回路52を複数のデータ線駆動回路60で共有する構成が可能になり、更なる回路の小規模化を図れる。
また図23のデータドライバによれば、D/A変換回路52とデータ線駆動回路60の間にスイッチ回路54が設けられる。従って、D/A変換回路52からの第1、第2の階調電圧VG1、VG2に基づいて、例えば図24に示すように(VI1、VI2)=(V0、V0)、(V1、V0)、(V1、V1)、(V2、V1)・・・というような入力電圧を階調生成アンプ62に入力できる。これにより階調生成アンプ62は、例えばVS=V0、V0−(V0−V1)/2、V1、V1−(V1−V2)/2、V2・・・というような単調減少(或いは単調増加)する階調電圧を出力できるようになり、簡素な回路構成で適正な階調電圧出力を実現できる。
10.電子機器
図25(A)、図25(B)に本実施形態の集積回路装置10を含む電子機器や電気光学装置500の構成例を示す。なお図25(A)、図25(B)の構成要素の一部を省略したり、他の構成要素(例えばカメラ、操作部又は電源等)を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、テレビ、プロジェクタ、或いは携帯型情報端末などであってもよい。
図25(A)、図25(B)においてホストデバイス410は、例えばMPU、ベースバンドエンジンなどである。このホストデバイス410は、表示ドライバである集積回路装置10の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図25(B)の画像処理コントローラ420は、ホストデバイス410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
図25(A)の場合には、集積回路装置10としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置10は、ホストデバイス410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネルを駆動する。一方、図25(B)の場合には、集積回路装置10としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス410からの画像データは、画像処理コントローラ420の内蔵メモリに書き込まれる。そして集積回路装置10は、画像処理コントローラ420の制御の下で、電気光学パネル400を駆動する。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(第1の入力端子、第2の入力端子等)と共に記載された用語(反転入力端子、非反転入力端子等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。