JP2006041001A - キャパシタ構造および半導体装置 - Google Patents
キャパシタ構造および半導体装置 Download PDFInfo
- Publication number
- JP2006041001A JP2006041001A JP2004215303A JP2004215303A JP2006041001A JP 2006041001 A JP2006041001 A JP 2006041001A JP 2004215303 A JP2004215303 A JP 2004215303A JP 2004215303 A JP2004215303 A JP 2004215303A JP 2006041001 A JP2006041001 A JP 2006041001A
- Authority
- JP
- Japan
- Prior art keywords
- well
- diffusion region
- type
- conductivity type
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】MOSキャパシタの寄生容量を抑制する。
【解決手段】MOSキャパシタは、P型シリコン基板1の上面部に形成されたN型拡散領域2を下部電極とし、その上に形成されたゲート絶縁膜3を誘電体層とし、当該ゲート絶縁膜3の上に形成されたゲート電極4を上部電極としている。N型拡散領域2は、P型シリコン基板1に形成されたPウェル10の上部に形成される。N型拡散領域2とPウェル10との間に、N型拡散領域2よりも不純物濃度の低いN−型拡散領域11を設ける。
【選択図】図1
【解決手段】MOSキャパシタは、P型シリコン基板1の上面部に形成されたN型拡散領域2を下部電極とし、その上に形成されたゲート絶縁膜3を誘電体層とし、当該ゲート絶縁膜3の上に形成されたゲート電極4を上部電極としている。N型拡散領域2は、P型シリコン基板1に形成されたPウェル10の上部に形成される。N型拡散領域2とPウェル10との間に、N型拡散領域2よりも不純物濃度の低いN−型拡散領域11を設ける。
【選択図】図1
Description
本発明は、キャパシタ構造およびそれを備える半導体装置に関するものである。
アナログ回路に使用される容量素子(キャパシタ)として、MOS(Metal-Oxide-Semiconductor)キャパシタが広く知られている。従来のMOSキャパシタは、製造プロセスが比較的容易であるが、半導体基板内に形成された不純物拡散領域が電極(半導体電極)として使用されるため、電極の空乏化や、寄生容量による信号損失といった問題を有している。電極の空乏化の問題に対しては、半導体電極への不純物の導入量を増加させるなどすることにより、動作上の問題が生じない程度にまで空乏化を抑制することができる。
しかし、寄生容量による信号損失を抑制することは困難であり、これまでにも寄生容量を低減させるための技術が提案されている(例えば特許文献1,2)。
例えば、P型の半導体基板内のPウェルの上部に形成されたN型拡散領域を下部電極とし、その上にゲート絶縁膜を介して設けられたゲート電極を上部電極とする一般的なMOSキャパシタ構造の場合、N型拡散領域とPウェルとの間の空乏層を介して寄生容量が形成される。そのため、下部電極(N型拡散領域)に入力された信号は、その寄生容量を通じて基板側にも漏れ、信号損失が生じてしまう。上記の一般的なキャパシタ構造では、基板側の寄生容量値が、本来の下部電極−上部電極間の容量値の20〜30%もの値になることが知られている。
本発明は以上のような課題を解決するためになされたものであり、寄生容量を抑制することが可能なキャパシタ構造および半導体装置を提供することを目的とする。
本発明の第1の局面に係るキャパシタ構造は、半導体基板の上面部に形成された第1導電型の第1拡散領域である下部電極と、前記第1拡散領域上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを有するキャパシタ構造において、前記第1拡散領域は、前記半導体基板内に形成された第2導電型のウェルの上部に形成されており、当該キャパシタ構造は、前記ウェルと前記第1拡散領域との間に、前記第1拡散領域よりも不純物濃度の低い前記第1導電型の第2拡散領域を備えていることを特徴とする。
本発明の第2の局面に係るキャパシタ構造は、半導体基板の上面部に形成された第1導電型の第1拡散領域である下部電極と、前記第1拡散領域上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを有するキャパシタ構造において、前記第1拡散領域は、前記半導体基板内に形成された第2導電型のウェルの上部に形成されており、当該キャパシタ構造は、前記ウェルと前記第1拡散領域との間に、前記ウェルよりも不純物濃度の低い前記第2導電型の第2拡散領域を備えていることを特徴とする。
本発明の第3の局面に係るキャパシタ構造は、半導体基板の上面部に形成された第1導電型の拡散領域である下部電極と、前記第1拡散領域上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを有するキャパシタ構造において、前記半導体基板は第2導電型であり、前記拡散領域は、前記半導体基板内に形成された前記第1導電型のウェルの上部に形成されていることを特徴とする。
本発明の第4の局面に係る半導体装置は、第1導電型の半導体基板内に形成された第2導電型の第1ウェルと、前記第1ウェル内に形成された第1導電型の第2ウェルと、前記第2ウェルの上部に形成された前記第2導電型の拡散領域である下部電極と、前記拡散領域上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを有するキャパシタ構造を備える半導体装置であって、通常動作時において、前記第1ウェルおよび前記第2ウェルの電位がフローティング状態に保たれることを特徴とする。
本発明の第5の局面に係る半導体装置は、P型半導体基板内に形成されたNウェルと、前記Nウェル内に形成されたPウェルと、前記Pウェルの上部に形成されたN型拡散領域である下部電極と、前記N型拡散領域上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを有するキャパシタ構造を備える半導体装置であって、通常動作時において、前記Nウェルの電位がフローティング状態に保たれると共に、前記Pウェルの電位が前記N型拡散領域の電位よりも低く保たれることを特徴とする。
本発明の第6の局面に係る半導体装置は、N型半導体基板内に形成されたPウェルと、前記Pウェル内に形成されたNウェルと、前記Nウェルの上部に形成されたP型拡散領域である下部電極と、前記P型拡散領域上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを有するキャパシタ構造を備える半導体装置であって、通常動作時において、前記Pウェルの電位がフローティング状態に保たれると共に、前記Nウェルの電位が前記P型拡散領域の電位よりも高く保たれることを特徴とする。
本発明の第7の局面に係る半導体装置は、第1導電型の半導体基板内に形成された少なくとも1つの第2導電型の第1ウェルと、前記第1ウェル内に形成された複数個の第1導電型の第2ウェルとを備える半導体装置であって、前記複数の第2ウェルの少なくとも1つに、当該第2ウェルの上部に形成された第2導電型の拡散領域である下部電極と、前記拡散領域上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを有するキャパシタが形成され、前記複数の第2ウェルのうち、前記キャパシタが形成されたものは、他のものより不純物濃度が低いことを特徴とする。
本発明の第1の局面に係るキャパシタ構造によれば、ウェルと第1拡散領域との間に、第1拡散領域よりも不純物濃度の低い第1導電型の第2拡散領域を備えているので、第1拡散領域とウェルとの間に形成される空乏層の拡がりが促進される。当該空乏層の幅が広くなると、その部分に形成される寄生容量は低減される。その結果、下部電極(第1拡散領域)に入力される信号の損失を低減させることができる。
本発明の第2の局面に係るキャパシタ構造によれば、ウェルと第1拡散領域との間に、ウェルよりも不純物濃度の低い第2導電型の第2拡散領域を備えているので、第1拡散領域とウェルとの間に形成される空乏層の拡がりが促進される。当該空乏層の幅が広くなると、基板内に形成される寄生容量は低減される。その結果、下部電極(第1拡散領域)に入力される信号の損失を低減させることができる。
本発明の第3の局面に係るキャパシタ構造によれば、半導体基板は第2導電型であり、拡散領域は、半導体基板内に形成された第1導電型のウェルの上部に形成されているので、空乏層は、拡散領域とウェルとの間には形成されず、ウェルと半導体基板との間に形成される。通常、半導体基板の不純物濃度は低いので、当該空乏層が拡がりやすい。当該空乏層が幅が広くなると、その部分に形成される寄生容量は低減される。その結果、下部電極(拡散領域)に入力される信号の損失を低減させることができる。
本発明の第4の局面に係る半導体装置によれば、通常動作時において、第1ウェルおよび第2ウェルの電位がフローティング状態に保たれるので、通常動作時の基板内の寄生容量は、拡散領域−第2ウェル間の容量と、第2ウェル−第1ウェル間の容量と、第1ウェル−半導体基板間の容量の直列接続となる。複数個の容量が直列接続すると容量値が小さくなるので、従来のMOSキャパシタ構造よりも、寄生容量は低減される。
本発明の第5の局面に係る半導体装置によれば、通常動作時において、Pウェルの電位がフローティング状態に保たれると共に、Nウェルの電位がP型拡散領域の電位よりも高く保たれる通常動作時にN型拡散領域−Pウェル間に形成される空乏層の拡がりが促進される。それにより、その部分に形成される寄生容量は低減されるので、基板内に形成される寄生容量が低減される。
本発明の第6の局面に係る半導体装置によれば、通常動作時において、Pウェルの電位がフローティング状態に保たれると共に、Nウェルの電位がP型拡散領域の電位よりも高く保たれるので、通常動作時にP型拡散領域−Nウェル間に形成される空乏層の拡がりが促進される。それにより、その部分に形成される寄生容量は低減されるので、基板内に形成される寄生容量は低減される。
本発明の第7の局面に係る半導体装置によれば、複数の第2ウェルのうち、キャパシタが形成されたものは、他のものより不純物濃度が低いので、拡散領域と第2ウェルとの間に形成される空乏層が拡がりやすい。当該空乏層の幅が広くなると、その部分に形成される寄生容量は低減されるので、基板内に形成される寄生容量が低減される。また、他の第2ウェルの不純物濃度を通常の値にしておけば、それらに形成される半導体素子の特性を阻害することはない。
<実施の形態1>
図1は本発明の実施の形態1に係る半導体装置の構造を示す図であり、当該半導体装置が有するMOSキャパシタ構造を示している。当該MOSキャパシタは、図1に示すように、P型シリコン基板1の上面部に形成されたN型拡散領域2を下部電極とし、その上に形成されたゲート絶縁膜3を誘電体層とし、当該ゲート絶縁膜3の上に形成されたゲート電極4を上部電極とするものである。ゲート電極4には信号入力用の端子4aが設けられる。また、N型拡散領域2に接続するように、当該N型拡散領域2よりも不純物濃度の高いN型拡散領域5(以下「N+型拡散領域5」と称す)が設けられ、下部電極(N型拡散領域2)への信号入力用の端子5aが当該N+型拡散領域5に設けられる。端子1aはP型シリコン基板1の電位を設定するためのものであり、通常はグラウンド電位に設定される。また、素子分離6により当該MOSキャパシタと他の半導体素子との分離がなされている。
図1は本発明の実施の形態1に係る半導体装置の構造を示す図であり、当該半導体装置が有するMOSキャパシタ構造を示している。当該MOSキャパシタは、図1に示すように、P型シリコン基板1の上面部に形成されたN型拡散領域2を下部電極とし、その上に形成されたゲート絶縁膜3を誘電体層とし、当該ゲート絶縁膜3の上に形成されたゲート電極4を上部電極とするものである。ゲート電極4には信号入力用の端子4aが設けられる。また、N型拡散領域2に接続するように、当該N型拡散領域2よりも不純物濃度の高いN型拡散領域5(以下「N+型拡散領域5」と称す)が設けられ、下部電極(N型拡散領域2)への信号入力用の端子5aが当該N+型拡散領域5に設けられる。端子1aはP型シリコン基板1の電位を設定するためのものであり、通常はグラウンド電位に設定される。また、素子分離6により当該MOSキャパシタと他の半導体素子との分離がなされている。
本実施の形態においては、下部電極であるN型拡散領域2は、P型シリコン基板1に形成されたPウェル10の上部に形成される。そして図1に示すように、N型拡散領域2とPウェル10との間に、N型拡散領域2よりも不純物濃度の低いN型拡散領域11(以下「N-型拡散領域11」と称す)が形成されている。N型拡散領域2の不純物濃度は、電極の空乏化を抑制するために極めて高くしており、1×1020〜1×1021/cm3程度である。N-型拡散領域11の不純物濃度はそれよりも低く、1×1017〜1×1019/cm3程度にする。なお、図1中の端子10aは、Pウェル10の電位を設定するためのものであり、通常はP型シリコン基板1と同電位に設定される。
MOSキャパシタの通常使用時には、N型拡散領域2、N-型拡散領域11、Pウェル10、P型シリコン基板1を通して逆バイアス状態になるが、N型拡散領域2とPウェル10との間に不純物濃度の薄いN-型拡散領域11が存在するため、その部分に形成される空乏層の拡がりが促進される。当該空乏層の幅が広くなると、N型拡散領域2とPウェル10との間に形成される寄生容量は低減される。その結果、端子5aに入力される信号の損失を低減させることができる。
このように本実施の形態によれば、MOSキャパシタの寄生容量を抑制でき、信号損失が抑制されたMOSキャパシタを提供することできる。また、寄生容量が小さくなることにより、MOSキャパシタの容量値の精度向上にも寄与できる。
なお、本実施の形態の変形例として、図1のMOSキャパシタに対しP型とN型とを全て逆にしたものが考えられる。即ち、N型シリコン基板内のNウェルの上部にP型拡散領域の下部電極を形成し、そのP型拡散領域とNウェルの間に当該P型拡散領域よりも不純物濃度が低いP-型拡散領域を形成してもよい。通常使用時にはN型シリコン基板は電源に接続される。この場合でも、上記と同様の理論により寄生容量が低減することは明らかである。
<実施の形態2>
図2は本発明の実施の形態2に係る半導体装置の構造を示す図であり、当該半導体装置が有するMOSキャパシタ構造を示している。図2において、図1と同様の機能を有する要素には同一符号を付してある。
図2は本発明の実施の形態2に係る半導体装置の構造を示す図であり、当該半導体装置が有するMOSキャパシタ構造を示している。図2において、図1と同様の機能を有する要素には同一符号を付してある。
本実施の形態のMOSキャパシタ構造では、実施の形態1のMOSキャパシタ構造におけるN-型拡散領域11に代えて、Pウェル10よりも不純物濃度の低いP型拡散領域12(以下「P-型拡散領域12」)が設けられている。それ以外の部分は、実施の形態1と同様の構成であるので、ここではそれらの詳細な説明は省略する。
P-型拡散領域12の不純物濃度は、例えばP型シリコン基板1と同程度(1×1015/cm3程度)でよい。その場合、Pウェル10の形成のための不純物注入工程において、P-型拡散領域12を設けたい深さに不純物が注入されないように注入エネルギーを設定すれば、結果として簡単にP-型拡散領域12を形成することができる。
MOSキャパシタの通常使用時には、N型拡散領域2、P-型拡散領域12、Pウェル10、P型シリコン基板1を通して逆バイアス状態になるが、N型拡散領域2とPウェル10との間に不純物濃度の薄いP-型拡散領域12が存在するため、その部分に形成される空乏層の拡がりが促進される。当該空乏層の幅が広くなると、N型拡散領域2とPウェル10との間に形成される寄生容量は低減される。その結果、端子5aに入力される信号の損失を低減させることができる。
このように本実施の形態によれば、MOSキャパシタの寄生容量を抑制でき、信号損失が抑制されたMOSキャパシタを提供することできる。また、MOSキャパシタの容量値の精度向上にも寄与できる。
なお、本実施の形態でも、変形例として図2のMOSキャパシタに対しP型とN型とを全て逆にしたものが考えられる。即ち、N型シリコン基板内のNウェルの上部にP型拡散領域の下部電極を形成し、P型拡散領域とNウェルの間に当該Nウェルよりも不純物濃度が低いN-型拡散領域を形成してもよい。通常使用時にはN型シリコン基板は電源に接続される。この場合でも、上記と同様の理論により寄生容量が低減することは明らかである。
<実施の形態3>
図3は本発明の実施の形態3に係る半導体装置の構造を示す図であり、当該半導体装置が有するMOSキャパシタ構造を示している。図3において、図1と同様の機能を有する要素には同一符号を付してある。
図3は本発明の実施の形態3に係る半導体装置の構造を示す図であり、当該半導体装置が有するMOSキャパシタ構造を示している。図3において、図1と同様の機能を有する要素には同一符号を付してある。
本実施の形態のMOSキャパシタも、P型シリコン基板1の上面部に形成されたN型拡散領域2を下部電極とするものである。但し本実施の形態では、当該N型拡散領域2はNウェル20の上部に形成される。N型拡散領域2とNウェル20とは同じ導電型のであるので、両者は互いに電気的に接続することとなる。なお、図3中の符号21,21aは、他の半導体素子が形成されるPウェルおよびそれに接続する端子をそれぞれ示している。
MOSキャパシタの通常使用時には、N型拡散領域2、Nウェル20、P型シリコン基板1を通して逆バイアス状態になるが、空乏層は、N型拡散領域2とNウェル20との間には空乏層は形成されず、Nウェル20とP型シリコン基板1との間に形成される。但しP型シリコン基板1の不純物濃度は1×1015/cm3程度と低いので、当該空乏層が拡がりやすい。当該空乏層が幅が広くなると、その部分に形成される寄生容量は低減される。その結果、端子5aに入力される信号の損失を低減させることができる。
このように本実施の形態によれば、MOSキャパシタの寄生容量を抑制でき、信号損失が抑制されたMOSキャパシタを提供することできる。また、MOSキャパシタの容量値の精度向上にも寄与できる。
なお、本実施の形態でも、変形例として図3のMOSキャパシタに対しP型,N型の極性を全て逆にしたものが考えられる。即ち、N型シリコン基板内のPウェルの上部にP型拡散領域の下部電極を形成してもよい。N型シリコン基板は電源に接続される。この場合でも、上記と同様の理論により寄生容量が低減することは明らかである。
<実施の形態4>
図4は本発明の実施の形態4に係る半導体装置の構造を示す図であり、当該半導体装置が有するMOSキャパシタ構造を示している。図4において、図1と同様の機能を有する要素には同一符号を付してある。
図4は本発明の実施の形態4に係る半導体装置の構造を示す図であり、当該半導体装置が有するMOSキャパシタ構造を示している。図4において、図1と同様の機能を有する要素には同一符号を付してある。
本実施の形態では、MOSキャパシタの下部電極であるN型拡散領域2をいわゆる「トリプルウェル」内に形成する。即ち図4の如く、P型シリコン基板1内にNウェル30が形成され、さらにその中にPウェル31が形成され、当該Pウェル31の上部に下部電極であるN型拡散領域2が形成される。端子30aは、Nウェル30の電位を設定するためのものである。
本実施の形態では、Nウェル30およびPウェル31の電位が、半導体装置の通常動作時において、特定の電位に固定しない状態、いわゆる「フローティング状態」に保たれるようにする。即ち、Nウェル30の電位を設定するための端子30aおよびPウェル31の電位を設定するための端子(不図示)を、共に無接続状態にしている。
半導体装置の通常動作時において、Nウェル30およびPウェル31の電位がフローティング状態にあるので、そのときのN型拡散領域2とP型シリコン基板1との間の寄生容量は、N型拡散領域2−Pウェル31間の容量と、Pウェル31−Nウェル30間の容量と、Nウェル30−P型シリコン基板1間の容量というこれら3つの容量の直列接続となる。容量の直列接続する段数が多くなるほどトータルの容量値は小さくなる。従って本実施の形態によれば、通常のウェル内に形成された従来のMOSキャパシタ構造よりも、Nウェル20とP型シリコン基板1との間に形成される寄生容量は低減される。その結果、端子5aに入力される信号の損失を低減させることができる。
このように本実施の形態によれば、MOSキャパシタの寄生容量を抑制でき、信号損失が抑制されたMOSキャパシタを提供することできる。また、MOSキャパシタの容量値の精度向上にも寄与できる。
なお、本実施の形態でも、変形例として図4のMOSキャパシタに対しP型,N型の極性を全て逆にしたものが考えられる。即ち、N型シリコン基板内に形成したPウェル内にさらにNウェルを形成したトリプルウェル内にP型拡散領域の下部電極を形成してもよい。通常動作時にはN型シリコン基板は電源に接続される。この場合でも、上記と同様の理論により寄生容量が低減することは明らかである。
また、上の説明では、Nウェル30およびPウェル31の電位を設定するための端子の存在を示唆したが、本実施の形態ではNウェル30およびPウェル31をフローティング状態にするので、それらの端子は必ずしも設ける必要はない。
<実施の形態5>
本実施の形態では、図4に示したMOSキャパシタ構造において、半導体装置の通常動作時に、Nウェル30の電位はフローティング状態にし、Pウェル31の電位はN型拡散領域2よりも低い電位に保たれるよう設定する。より具体的には、N型拡散領域2には端子5aおよびN+型拡散領域5を介して所定の信号が入力されるので、Pウェル31の電位を、その信号がとり得る最低の電位よりも低く保たれるように設定する(例えばP型シリコン基板1の電位よりも低電位に設定する)。
本実施の形態では、図4に示したMOSキャパシタ構造において、半導体装置の通常動作時に、Nウェル30の電位はフローティング状態にし、Pウェル31の電位はN型拡散領域2よりも低い電位に保たれるよう設定する。より具体的には、N型拡散領域2には端子5aおよびN+型拡散領域5を介して所定の信号が入力されるので、Pウェル31の電位を、その信号がとり得る最低の電位よりも低く保たれるように設定する(例えばP型シリコン基板1の電位よりも低電位に設定する)。
半導体装置の通常動作時において、Pウェル31の電位がN型拡散領域2よりも低く保たれるので、そのときN型拡散領域2とPウェル31との間に形成される空乏層の拡がりが促進される。それによって、その部分に形成される寄生容量は低減されるので、実施の形態4よりもさらにNウェル20とP型シリコン基板1との間に形成される寄生容量は低減される。
このように本実施の形態によれば、MOSキャパシタの寄生容量を抑制でき、信号損失が抑制されたMOSキャパシタを提供することできる。また、MOSキャパシタの容量値の精度向上にも寄与できる。
実施の形態4と同様に、変形例として図4のMOSキャパシタに対しP型,N型の極性を全て逆にしたものが考えられる。即ち、N型シリコン基板内に形成したPウェル内にさらにNウェルを形成したトリプルウェル内にP型拡散領域の下部電極を形成してもよい。但しその場合は、Nウェルの電位を、半導体装置の通常動作時にP型拡散領域の下部電極よりも高い電位に保たれるようにする(例えば電源電位よりも高電位に設定する)。それにより、当該P型拡散領域とNウェルとの間の空乏層の拡がりが促進され、寄生容量が低減する。
<実施の形態6>
図5は本発明の実施の形態6に係る半導体装置の構造を示す図である。図5において、図4と同様の機能を有する要素には同一符号を付してある。
図5は本発明の実施の形態6に係る半導体装置の構造を示す図である。図5において、図4と同様の機能を有する要素には同一符号を付してある。
本実施の形態の半導体装置において、MOSキャパシタ構造はほぼ図4と同じである。但し本実施の形態においては図5のように、Nウェル30内には複数個のPウェル31,311,312が形成される。それらのうちPウェル31内にはMOSキャパシタが形成されるが、その他のPウェル311,312には他の種類の半導体素子(不図示)が形成される(例えばトランジスタやダイオード等)。
本実施の形態では、複数のPウェル31,311,312のうち、MOSキャパシタが形成するPウェル31の不純物濃度を、その他のPウェル311,312のそれよりも低くする。
MOSキャパシタが形成されるPウェル31の不純物濃度が低いので、MOSキャパシタの通常使用時に、N型拡散領域2とPウェル31との間に形成される空乏層が拡がりやすい。当該空乏層の幅が広くなると、その部分に形成される寄生容量は低減されるので、P型シリコン基板1内に形成される寄生容量は低減される。また、Pウェル311,Pウェル312の不純物濃度は通常の値に保つことにより、それらに形成される半導体素子の特性を阻害することはない。
このように本実施の形態によれば、MOSキャパシタの寄生容量を抑制でき、信号損失が抑制されたMOSキャパシタを提供することできる。また、MOSキャパシタの容量値の精度向上にも寄与できる。
なお、本実施の形態において、Nウェル30およびPウェル31の電位は特定の値に固定してもよいが、実施の形態4のように共にフローティング状態にしてもよいし、実施の形態5のようにNウェル30をフローティング状態にしてPウェル31をN型拡散領域2よりも低い電位に設定してもよい。それにより、当該半導体装置の通常動作時におけるMOSキャパシタの寄生容量をさらに抑制することができる。
また図5においては、Nウェル30内に形成される複数個のPウェルのうち、MOSキャパシタが形成されるものを1つのみ示したが、複数個であってもよい。また、Nウェル30自体が複数個形成されたものであってもよい。
また、実施の形態4と同様に、変形例として図5のMOSキャパシタに対しP型,N型の極性を全て逆にしたものが考えられる。即ち、N型シリコン基板内に形成したPウェル内にさらに複数個のNウェルを形成し、そのうち少なくとも1つにP型拡散領域の下部電極を形成してもよい。その場合は、MOSキャパシタを形成するNウェルの不純物濃度をその他のものよりも小さくすれば、当該P型拡散領域とNウェルとの間の空乏層の拡がりが促進され、寄生容量が低減する。
1 P型シリコン基板、2 N型拡散領域、3 ゲート絶縁膜、4 ゲート電極、5 N+型拡散領域、6 素子分離、10,21,31,311,312 Pウェル、11 N-型拡散領域、12 P-型拡散領域、20,30 Nウェル。
Claims (10)
- 半導体基板の上面部に形成された第1導電型の第1拡散領域である下部電極と、
前記第1拡散領域上に形成された誘電体層と、
前記誘電体層上に形成された上部電極とを有するキャパシタ構造において、
前記第1拡散領域は、前記半導体基板内に形成された第2導電型のウェルの上部に形成されており、
当該キャパシタ構造は、前記ウェルと前記第1拡散領域との間に、前記第1拡散領域よりも不純物濃度の低い前記第1導電型の第2拡散領域を備えている
ことを特徴とするキャパシタ構造。 - 半導体基板の上面部に形成された第1導電型の第1拡散領域である下部電極と、
前記第1拡散領域上に形成された誘電体層と、
前記誘電体層上に形成された上部電極とを有するキャパシタ構造において、
前記第1拡散領域は、前記半導体基板内に形成された第2導電型のウェルの上部に形成されており、
当該キャパシタ構造は、前記ウェルと前記第1拡散領域との間に、前記ウェルよりも不純物濃度の低い前記第2導電型の第2拡散領域を備えている
ことを特徴とするキャパシタ構造。 - 半導体基板の上面部に形成された第1導電型の拡散領域である下部電極と、
前記第1拡散領域上に形成された誘電体層と、
前記誘電体層上に形成された上部電極とを有するキャパシタ構造において、
前記半導体基板は第2導電型であり、
前記拡散領域は、前記半導体基板内に形成された前記第1導電型のウェルの上部に形成されている
ことを特徴とするキャパシタ構造。 - 第1導電型の半導体基板内に形成された第2導電型の第1ウェルと、
前記第1ウェル内に形成された第1導電型の第2ウェルと、
前記第2ウェルの上部に形成された前記第2導電型の拡散領域である下部電極と、
前記拡散領域上に形成された誘電体層と、
前記誘電体層上に形成された上部電極とを有するキャパシタ構造を備える半導体装置であって、
通常動作時において、前記第1ウェルおよび前記第2ウェルの電位がフローティング状態に保たれる
ことを特徴とする半導体装置。 - P型半導体基板内に形成されたNウェルと、
前記Nウェル内に形成されたPウェルと、
前記Pウェルの上部に形成されたN型拡散領域である下部電極と、
前記N型拡散領域上に形成された誘電体層と、
前記誘電体層上に形成された上部電極とを有するキャパシタ構造を備える半導体装置であって、
通常動作時において、前記Nウェルの電位がフローティング状態に保たれると共に、前記Pウェルの電位が前記N型拡散領域の電位よりも低く保たれる
ことを特徴とする半導体装置。 - N型半導体基板内に形成されたPウェルと、
前記Pウェル内に形成されたNウェルと、
前記Nウェルの上部に形成されたP型拡散領域である下部電極と、
前記P型拡散領域上に形成された誘電体層と、
前記誘電体層上に形成された上部電極とを有するキャパシタ構造を備える半導体装置であって、
通常動作時において、前記Pウェルの電位がフローティング状態に保たれると共に、前記Nウェルの電位が前記P型拡散領域の電位よりも高く保たれる
ことを特徴とする半導体装置。 - 第1導電型の半導体基板内に形成された少なくとも1つの第2導電型の第1ウェルと、
前記第1ウェル内に形成された複数個の第1導電型の第2ウェルとを備える半導体装置であって、
前記複数の第2ウェルの少なくとも1つに、
当該第2ウェルの上部に形成された第2導電型の拡散領域である下部電極と、
前記拡散領域上に形成された誘電体層と、
前記誘電体層上に形成された上部電極とを有するキャパシタが形成され、
前記複数の第2ウェルのうち、前記キャパシタが形成されたものは、他のものより不純物濃度が低い
ことを特徴とする半導体装置。 - 請求項7記載の半導体装置であって、
通常動作時において、前記キャパシタが形成されている前記第1ウェルおよび前記第2ウェルの電位がフローティング状態に保たれる
ことを特徴とする半導体装置。 - 請求項7記載の半導体装置であって、
前記第1導電型はP型であり、
前記第2導電型はN型であり、
通常動作時において、前記キャパシタが形成されている前記第1ウェルの電位がフローティング状態に保たれると共に、前記キャパシタが形成されている前記第2ウェルの電位が前記拡散領域の電位よりも低く保たれる
ことを特徴とする半導体装置。 - 請求項7記載の半導体装置であって、
前記第1導電型はN型であり、
前記第2導電型はP型であり、
通常動作時において、前記キャパシタが形成されている前記第1ウェルの電位がフローティング状態に保たれると共に、前記キャパシタが形成されている前記第2ウェルの電位が前記拡散領域の電位よりも高く保たれる
ことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004215303A JP2006041001A (ja) | 2004-07-23 | 2004-07-23 | キャパシタ構造および半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004215303A JP2006041001A (ja) | 2004-07-23 | 2004-07-23 | キャパシタ構造および半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006041001A true JP2006041001A (ja) | 2006-02-09 |
Family
ID=35905710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004215303A Pending JP2006041001A (ja) | 2004-07-23 | 2004-07-23 | キャパシタ構造および半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006041001A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009164202A (ja) * | 2007-12-28 | 2009-07-23 | Seiko Epson Corp | サンプルホールド回路、集積回路装置、電気光学装置及び電子機器 |
JP2014068030A (ja) * | 2013-11-29 | 2014-04-17 | Sony Corp | 容量素子とその製造方法および固体撮像装置と撮像装置 |
-
2004
- 2004-07-23 JP JP2004215303A patent/JP2006041001A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009164202A (ja) * | 2007-12-28 | 2009-07-23 | Seiko Epson Corp | サンプルホールド回路、集積回路装置、電気光学装置及び電子機器 |
JP2014068030A (ja) * | 2013-11-29 | 2014-04-17 | Sony Corp | 容量素子とその製造方法および固体撮像装置と撮像装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7615826B2 (en) | Electrostatic discharge protection semiconductor structure | |
US20110025407A1 (en) | Dynamically driven deep n-well circuit | |
JP2005142261A (ja) | 静電破壊保護装置 | |
TW202010087A (zh) | 具有浮接基極之矽控整流器 | |
US6590264B2 (en) | Hybrid diodes with excellent ESD protection capacity | |
JP4864344B2 (ja) | 半導体装置 | |
JP2005072566A (ja) | 半導体装置 | |
JP4806250B2 (ja) | 多種動作電圧を有する集積回路分離用半導体構造 | |
KR100329895B1 (ko) | 디커플링 캐패시턴스 형성 방법 및 반도체 소자 | |
CN110690270A (zh) | 一种内嵌硅控整流器的pmos器件及其实现方法 | |
JP2006140496A5 (ja) | ||
US7952131B2 (en) | Lateral junction varactor with large tuning range | |
JP2006165056A (ja) | 半導体装置及びその製造方法 | |
JP2006041001A (ja) | キャパシタ構造および半導体装置 | |
US20080197425A1 (en) | Semiconductor device | |
JP4198158B2 (ja) | 半導体集積回路及びその製造方法 | |
JP2008117996A (ja) | 半導体装置 | |
US20230024109A1 (en) | Semiconductor structure having a plurality of strip doped regions | |
KR100554038B1 (ko) | 반도체 장치 | |
JPS61140166A (ja) | 半導体装置 | |
JPS58182863A (ja) | 半導体装置 | |
JPS63304661A (ja) | 半導体集積回路 | |
JP3077396B2 (ja) | 半導体装置 | |
JP2008198777A (ja) | 半導体装置 | |
KR20070069875A (ko) | 반도체 장치의 보호 다이오드 |