JPS61140166A - 半導体装置 - Google Patents
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- JPS61140166A JPS61140166A JP59262094A JP26209484A JPS61140166A JP S61140166 A JPS61140166 A JP S61140166A JP 59262094 A JP59262094 A JP 59262094A JP 26209484 A JP26209484 A JP 26209484A JP S61140166 A JPS61140166 A JP S61140166A
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
- H01L23/556—Protection against radiation, e.g. light or electromagnetic waves against alpha rays
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に逆タイプのエピタキシ
ャル・ウェーハを用いる半導体装置の構造の改良に関す
る。
ャル・ウェーハを用いる半導体装置の構造の改良に関す
る。
近時ＭＯ３型半導体記憶装置（ＭＯＳメモリ）は急速に
大規模化され、これに伴ってメモリ素子や、ミックス０
ＭＯ３等で周辺回路に配設される０ＭＯ３素子は極度に
微少化されて来ている。
大規模化され、これに伴ってメモリ素子や、ミックス０
ＭＯ３等で周辺回路に配設される０ＭＯ３素子は極度に
微少化されて来ている。
かかる状況において問題になるのは、メモリ素子の微少
化に伴うセル容量の減少によるソフトエラーα線耐量の
減少と、０ＭＯ３素子の微少化に伴うラッチアップ耐性
の低下である。
化に伴うセル容量の減少によるソフトエラーα線耐量の
減少と、０ＭＯ３素子の微少化に伴うラッチアップ耐性
の低下である。
これらの問題を軽減するために従来提供されたのが上記
ＭＯＳメモリを、高濃度半導体基板上に同導電型の低濃
度エピタキシャル層を堆積してなる同タイプ・エピタキ
シャル基板に形成した構造である。
ＭＯＳメモリを、高濃度半導体基板上に同導電型の低濃
度エピタキシャル層を堆積してなる同タイプ・エピタキ
シャル基板に形成した構造である。
この構造においては、基板に照射されたα線によって基
板内に発生したキャリアの大部分が高濃度基板内で直ち
に再結合して消滅し、一部エピタキシャル層内に拡散し
て来たキャリアと該エピタキシャル層内で発生したキャ
リアのみがメモリ素子の情報に影響を与えるので、単一
構造の半導体基板にメモリ素子を形成する通常の構造に
比べてソフトエラーα線耐量が増大する。
板内に発生したキャリアの大部分が高濃度基板内で直ち
に再結合して消滅し、一部エピタキシャル層内に拡散し
て来たキャリアと該エピタキシャル層内で発生したキャ
リアのみがメモリ素子の情報に影響を与えるので、単一
構造の半導体基板にメモリ素子を形成する通常の構造に
比べてソフトエラーα線耐量が増大する。
また第５図に示すように０ＭＯ３素子のラッチアンプ現
象は１３例えばｐ型ウェル（ｐ−ｗｅｌｌ）に形成され
るｎチャネルＭＯ３）ランジスタ（ｎ−Ｔｒ）のソース
領域（Ｓｎ）とｐ−ｗｅｌｌ及びｎ型基体（ｎ−ｂｕｌ
ｋ）よつて構成される縦方向の寄生バイポーラ・トラン
ジスタ（Ｔｒｔ）と、ｎ−ｂｕｌｋに形成されるｐチャ
ネルＭＯＳトランジスタ（ｐ−Ｔｒ）のソース領域（Ｓ
ｐ）とｎ−ｂｕｌｋ及びｐ−ｗｅｌｌによって構成され
る横方向の寄生バイポーラ・トランジスタ（Ｔｒｚ）の
組合せによって構成される寄生サイリスクが“ＯＮ”す
ることによって、該ＣＭＯＳデバイスが破壊モードの故
障を起こす現象である。
象は１３例えばｐ型ウェル（ｐ−ｗｅｌｌ）に形成され
るｎチャネルＭＯ３）ランジスタ（ｎ−Ｔｒ）のソース
領域（Ｓｎ）とｐ−ｗｅｌｌ及びｎ型基体（ｎ−ｂｕｌ
ｋ）よつて構成される縦方向の寄生バイポーラ・トラン
ジスタ（Ｔｒｔ）と、ｎ−ｂｕｌｋに形成されるｐチャ
ネルＭＯＳトランジスタ（ｐ−Ｔｒ）のソース領域（Ｓ
ｐ）とｎ−ｂｕｌｋ及びｐ−ｗｅｌｌによって構成され
る横方向の寄生バイポーラ・トランジスタ（Ｔｒｚ）の
組合せによって構成される寄生サイリスクが“ＯＮ”す
ることによって、該ＣＭＯＳデバイスが破壊モードの故
障を起こす現象である。
前記同タイプ・エピタキシャル基板を用いる構造におい
ては、同図に示すようにＣＭＯ５素子が高濃度基板即ち
ｎ°°半導体基板（ｎ”−５ｕｂ）上に堆積されたｎ−
型エピタキシャル層（ｎ−−ｅｐｉ）内に形成されるの
で、ｐ−ｗｅｌｌの底面とｎ” −５ｕｂ上面との距離
を耐圧の許す限り接近せしめておけば、高濃度基板即ち
ｎ ”−５ｕｂ内でのキャリアの易動度が小さいために
横方向の寄生バイポーラ・トランジスタＴｒｚのコレク
タ電流が極度に制限されるので該Ｔｒｚが充分に機能せ
ず、前記サイリスクが“ＯＮ”状態になり難くなって、
ラッチアップ耐性が向上する。
ては、同図に示すようにＣＭＯ５素子が高濃度基板即ち
ｎ°°半導体基板（ｎ”−５ｕｂ）上に堆積されたｎ−
型エピタキシャル層（ｎ−−ｅｐｉ）内に形成されるの
で、ｐ−ｗｅｌｌの底面とｎ” −５ｕｂ上面との距離
を耐圧の許す限り接近せしめておけば、高濃度基板即ち
ｎ ”−５ｕｂ内でのキャリアの易動度が小さいために
横方向の寄生バイポーラ・トランジスタＴｒｚのコレク
タ電流が極度に制限されるので該Ｔｒｚが充分に機能せ
ず、前記サイリスクが“ＯＮ”状態になり難くなって、
ラッチアップ耐性が向上する。
なお図中、Ｏｎはｎ°型トドレイン領域Ｄｐはｐ。
型ドレイン領域、Ｇｎ、Ｇｐはゲート、Ｃｎはｎ＋型基
板コンタクト領域、Ｃｐはｐ゛型基板コンタクト領域、
＋Ｖｃｃは高電位電源、ＶＳＳは接地電源、ＩＮは入力
端子、ＯＵＴは出力端子、Ｒ＋、Ｒｚ、Ｒ＋は直列抵抗
を示す。
板コンタクト領域、Ｃｐはｐ゛型基板コンタクト領域、
＋Ｖｃｃは高電位電源、ＶＳＳは接地電源、ＩＮは入力
端子、ＯＵＴは出力端子、Ｒ＋、Ｒｚ、Ｒ＋は直列抵抗
を示す。
然し上記同タイプ・エピタキシャル基板を用いる構造に
おいても、さらに該半導体メモリが高集積化されメモリ
素子や０ＭＯ３素子が微少化された際には、上記ソフト
エラーα線耐量や、ラッチアップ耐性に対する効果が充
分とは言い難く、更に上記効果が大きく、且つ動作速度
等の素子性能を低下せしめることのない基板構造の提供
が要望されている。
おいても、さらに該半導体メモリが高集積化されメモリ
素子や０ＭＯ３素子が微少化された際には、上記ソフト
エラーα線耐量や、ラッチアップ耐性に対する効果が充
分とは言い難く、更に上記効果が大きく、且つ動作速度
等の素子性能を低下せしめることのない基板構造の提供
が要望されている。
上記ソフトエラーα線耐量及びラッチアップ耐性を更に
向上せしめる要望に答えて提供されたのが、一導電型半
導体基板上に反対導電型エピタキシャル層を堆積してな
る逆タイプ・エピタキシャル基板である。
向上せしめる要望に答えて提供されたのが、一導電型半
導体基板上に反対導電型エピタキシャル層を堆積してな
る逆タイプ・エピタキシャル基板である。
第６図は従来構造の逆タイプ・エピタキシャル基板、例
えば高不純物濃度のｎ型シリコン基板１上に低不純物濃
度のｐ型エピタキシャル層２を直に堆積してなる逆タイ
プ・エピタキシャル基板を用いて構成したスタティック
型ランダムアクセス・メモリのセル・トランジスタを示
す模式側断面図である。
えば高不純物濃度のｎ型シリコン基板１上に低不純物濃
度のｐ型エピタキシャル層２を直に堆積してなる逆タイ
プ・エピタキシャル基板を用いて構成したスタティック
型ランダムアクセス・メモリのセル・トランジスタを示
す模式側断面図である。
同図において、３はフィールド酸化膜、４はゲート酸化
膜、５はゲート電極、６はｎ“型ドレイン領域、７はｎ
＋型ソース領域を示す。
膜、５はゲート電極、６はｎ“型ドレイン領域、７はｎ
＋型ソース領域を示す。
この構造においては動作時、基板に例えば５■程度のＶ
ＣＣ電位が、エピタキシャル層２にＯｖのＶ３３電位或
いは一７〜８■程度のバックバアイアス（■＋＋＋）が
、またセル・トランジスタのドレイン領域６にはＶＣＣ
電位が印加される。
ＣＣ電位が、エピタキシャル層２にＯｖのＶ３３電位或
いは一７〜８■程度のバックバアイアス（■＋＋＋）が
、またセル・トランジスタのドレイン領域６にはＶＣＣ
電位が印加される。
従って該構造においては、ｎ型シリコン基板１とｐ型エ
ピタキシャル層２の間に形成される接合Ｊに高い電位障
壁Ｂが形成されるので、α線の入射によって基板内に発
生したキャリア（電子）ｅは該障壁Ｂによって阻止され
、セル・トランジスタが形成されているエピタキシャル
層２内には殆ど浸入しない。そのため基板に発生した電
子ｅ−によりセル・トランジスタのドレイン領域６に蓄
積されている電荷即ち情報が反転せしめられることがな
くなり、該メモリ素子のソフトエラーα線耐量は大幅に
増大する。
ピタキシャル層２の間に形成される接合Ｊに高い電位障
壁Ｂが形成されるので、α線の入射によって基板内に発
生したキャリア（電子）ｅは該障壁Ｂによって阻止され
、セル・トランジスタが形成されているエピタキシャル
層２内には殆ど浸入しない。そのため基板に発生した電
子ｅ−によりセル・トランジスタのドレイン領域６に蓄
積されている電荷即ち情報が反転せしめられることがな
くなり、該メモリ素子のソフトエラーα線耐量は大幅に
増大する。
又０ＭＯ３構造に関しても、該逆タイプ・エピタキシャ
ル基板を用いる構造においては、第７図に示すようにｐ
型エピタキシャル層２内に形成されるウェル８は基板１
と同導電型のｎ型になるので、該ウェル８の底面と基板
１の上面とを接触せしめても素子性能に影響はなく、こ
れによって前 ′記第５図における縦方向の寄生バイ
ポーラ・トランジスタＴｒｚが除去出来るので前記サイ
リスク効果は生じなくなり、ラフチアツブ現象は完全に
防止される。
ル基板を用いる構造においては、第７図に示すようにｐ
型エピタキシャル層２内に形成されるウェル８は基板１
と同導電型のｎ型になるので、該ウェル８の底面と基板
１の上面とを接触せしめても素子性能に影響はなく、こ
れによって前 ′記第５図における縦方向の寄生バイ
ポーラ・トランジスタＴｒｚが除去出来るので前記サイ
リスク効果は生じなくなり、ラフチアツブ現象は完全に
防止される。
然しなから上記従来構造においては、第６図に示すよう
に、ｎ型基板１とｐ型エピタキシャル層２との接合部Ｊ
、からｐ型エピタキシャル層２内に空乏層（ＤＥＰＩ）
が太き（拡がり、同様セル・トランジスタのドレイン領
域６とｐ型エピタキシャル層２との接合部Ｊ２からｐ型
エピタキシャル層２内にも空乏層（ＤＥＰＺ）が太き（
延びるので、特にエピタキシャル層２にバックバアイア
スが印加される構造等においては該空乏層（ＤＩ３Ｐ
Ｉ及びＤＥＰ ｚ）の拡がりが非常に太き（なってドレ
イン領域６側から延びる空乏層（ＤＥＰ ｚ）と基板１
側から拡がる空乏層（ＤＥＰＩ）とがショートし、該空
乏層を介してドレイン領域６と基板１間に電流リークを
生じ、ドレイン領域６に蓄積されている情報が失われる
という問題を生ずる。
に、ｎ型基板１とｐ型エピタキシャル層２との接合部Ｊ
、からｐ型エピタキシャル層２内に空乏層（ＤＥＰＩ）
が太き（拡がり、同様セル・トランジスタのドレイン領
域６とｐ型エピタキシャル層２との接合部Ｊ２からｐ型
エピタキシャル層２内にも空乏層（ＤＥＰＺ）が太き（
延びるので、特にエピタキシャル層２にバックバアイア
スが印加される構造等においては該空乏層（ＤＩ３Ｐ
Ｉ及びＤＥＰ ｚ）の拡がりが非常に太き（なってドレ
イン領域６側から延びる空乏層（ＤＥＰ ｚ）と基板１
側から拡がる空乏層（ＤＥＰＩ）とがショートし、該空
乏層を介してドレイン領域６と基板１間に電流リークを
生じ、ドレイン領域６に蓄積されている情報が失われる
という問題を生ずる。
この現象を防止するためには更にエピタキシャル層２を
厚く形成すればよいが、そうするとα線入射に際してエ
ピタキシャル層２内に発生するキャリアが増し、これに
よって該メモリ素子のソフトエラーα線耐量が低下する
。
厚く形成すればよいが、そうするとα線入射に際してエ
ピタキシャル層２内に発生するキャリアが増し、これに
よって該メモリ素子のソフトエラーα線耐量が低下する
。
そして更に又エピタキシャル層が厚くなるとそれに伴っ
てウェルを深く形成しないと、前述した０ＭＯ３素子の
ラッチアップ耐性が低下するのでウェル形成の拡散工程
が長時間を要し、“且つ集積度も低下するという問題点
も生ずる。
てウェルを深く形成しないと、前述した０ＭＯ３素子の
ラッチアップ耐性が低下するのでウェル形成の拡散工程
が長時間を要し、“且つ集積度も低下するという問題点
も生ずる。
上記問題点の解決は、一導電型半導体基板上に成長した
反対導電型エピタキシャル層に半導体素子が形成される
構造において、該一導電型半導体基板と該反対導電型エ
ピタキシャル層との間に、該反対導電型エピタキシャル
層より高濃度の反対導電型領域を設けてなる本発明によ
る半導体装置によって達成される。
反対導電型エピタキシャル層に半導体素子が形成される
構造において、該一導電型半導体基板と該反対導電型エ
ピタキシャル層との間に、該反対導電型エピタキシャル
層より高濃度の反対導電型領域を設けてなる本発明によ
る半導体装置によって達成される。
即ち本発明においては、逆タイプ・エピタキシャル基板
の高濃度一導電型半導体基板と低濃度反対導電型半導体
エピタキシャル層との間に該エピタキシャル層より高濃
度で望ましくは該基板よりも高濃度の反対導電型領域を
設けて基板側からエピタキシャル層側への空乏層の拡が
りを抑え、これによってエピタキシャル層を薄く形成す
ることを可能にして、α線入射に際して該エピタキシャ
ル層内で発生するキャリアを減少せしめ、且つ基板近傍
に達する深さの微少ウェルの形成を容易ならしめるもの
である。そして更には低濃度エピタキシャル層の形成に
際して該エピタキシャル層の反転を防止し、素子設計を
容易ならしめるものである。
の高濃度一導電型半導体基板と低濃度反対導電型半導体
エピタキシャル層との間に該エピタキシャル層より高濃
度で望ましくは該基板よりも高濃度の反対導電型領域を
設けて基板側からエピタキシャル層側への空乏層の拡が
りを抑え、これによってエピタキシャル層を薄く形成す
ることを可能にして、α線入射に際して該エピタキシャ
ル層内で発生するキャリアを減少せしめ、且つ基板近傍
に達する深さの微少ウェルの形成を容易ならしめるもの
である。そして更には低濃度エピタキシャル層の形成に
際して該エピタキシャル層の反転を防止し、素子設計を
容易ならしめるものである。
かくて半導体メモリのソフトエラーα線耐量の増大、及
びラッチアンプ耐性の向上が容易ならしめられる。
びラッチアンプ耐性の向上が容易ならしめられる。
以下本発明を図示実施例により、具体的に説明する。
第１図は本発明に係わる基板構造の一実施例を示す模式
側断面図、 第２図は５−ＲＡＭにおける一実施例を示す模式側断面
図、 第３図はＤ−ＲＡＭにおける一実施例を示す模式側断面
図、 第４図は０ＭＯ３素子における一実施例を示す模式側断
面図である。
側断面図、 第２図は５−ＲＡＭにおける一実施例を示す模式側断面
図、 第３図はＤ−ＲＡＭにおける一実施例を示す模式側断面
図、 第４図は０ＭＯ３素子における一実施例を示す模式側断
面図である。
全図を通じ同一対象物は同一符号で示す。
本発明に係わる逆タイプ・エピタキシャル基板は、例え
ば第１図に示すように０．１〜１０ΩｃＩＩ＋程度の比
抵抗を有するｎ＋型シリコン基板１１面に、例えばイオ
ン注入手段によって深さ２〜３μｍ程度の該基板より高
不純物濃度のｐ゛型領領域１２形成され、その上部に例
えば１０Ω／口程度のシート抵抗を有し厚さ５〜２０μ
ｍ程度の基板より低不純物濃度のｐ−型シリコン・エピ
タキシャル層１３が堆積されてなっている。
ば第１図に示すように０．１〜１０ΩｃＩＩ＋程度の比
抵抗を有するｎ＋型シリコン基板１１面に、例えばイオ
ン注入手段によって深さ２〜３μｍ程度の該基板より高
不純物濃度のｐ゛型領領域１２形成され、その上部に例
えば１０Ω／口程度のシート抵抗を有し厚さ５〜２０μ
ｍ程度の基板より低不純物濃度のｐ−型シリコン・エピ
タキシャル層１３が堆積されてなっている。
第２図は上記逆タイプ・エピタキシャル基板を用いて形
成した５−ＲＡＭのセル・トランジスタを示したもので
ある。なお図中３はフィールド酸化膜、４はゲート酸化
膜、５はゲート電極、６はｎ゛゛ドレイン領域、７はｎ
゛゛ソース領域を示す。
成した５−ＲＡＭのセル・トランジスタを示したもので
ある。なお図中３はフィールド酸化膜、４はゲート酸化
膜、５はゲート電極、６はｎ゛゛ドレイン領域、７はｎ
゛゛ソース領域を示す。
かかる構造においては動作時に、基板１１に例えば５ｖ
程度のＶＣＣ電位が、エピタキシャル層１２にＯ■のＶ
Ｓ３電位或いは一７〜８■程度のバンクハアイアス（Ｖ
ｓ＋）が、またセル・トランジスタのドレイン領域６に
は■。。電位が印加された時、基板１１側接合Ｊ１は基
板１１とｐ゛型領領域１２の間に形成されるので、ｐ−
型シリコン・エピタキシャル層１３側に向かう空乏層Ｄ
ＥＰ 、は該ｐ＋型領領域１２内形成されエピタキシャ
ル層１３内に達しない。
程度のＶＣＣ電位が、エピタキシャル層１２にＯ■のＶ
Ｓ３電位或いは一７〜８■程度のバンクハアイアス（Ｖ
ｓ＋）が、またセル・トランジスタのドレイン領域６に
は■。。電位が印加された時、基板１１側接合Ｊ１は基
板１１とｐ゛型領領域１２の間に形成されるので、ｐ−
型シリコン・エピタキシャル層１３側に向かう空乏層Ｄ
ＥＰ 、は該ｐ＋型領領域１２内形成されエピタキシャ
ル層１３内に達しない。
またドレイン領域６側の接合Ｊ２から延びる空乏層ＤＥ
Ｐ２はｐ“型領域１２によってその延びが抑えられる。
Ｐ２はｐ“型領域１２によってその延びが抑えられる。
従ってセル・トランジスタの形成される低濃度のエピタ
キシャル層即ちｐ−型シリコン・エピタキシャル層１３
を従来に比べ大幅に薄く出来るので、α線入射によって
エピタキシャル層内で発生するキャリアは大幅に減少し
、ソフトエラーα線耐量は大幅に増大する。
キシャル層即ちｐ−型シリコン・エピタキシャル層１３
を従来に比べ大幅に薄く出来るので、α線入射によって
エピタキシャル層内で発生するキャリアは大幅に減少し
、ソフトエラーα線耐量は大幅に増大する。
また基板内に発生したキャリアは従来同様接合Ｊ１に形
成される電位バリアによって殆ど完全に阻止され、更に
残部はｐ゛型領領域１２内再結合し消滅する。
成される電位バリアによって殆ど完全に阻止され、更に
残部はｐ゛型領領域１２内再結合し消滅する。
上記のように本発明の構造においてはエピタキシャル層
１３内体で反転を抑える必要がないので、その不純物濃
度を従来より低くすることが出来、これによってセル・
トランジスタの接合容量が減少され、動作速度の向上が
図れるという効果も生ずる。
１３内体で反転を抑える必要がないので、その不純物濃
度を従来より低くすることが出来、これによってセル・
トランジスタの接合容量が減少され、動作速度の向上が
図れるという効果も生ずる。
第３図は本発明を適用したＤ−ＲＡＭセルを模式的に示
したもので、図中、１４は誘電体膜、１５はキャパシタ
電極、１６は反転領域を示す。
したもので、図中、１４は誘電体膜、１５はキャパシタ
電極、１６は反転領域を示す。
この構造においても上記同様エピタキシャル層１３の厚
みが薄く形成できることによって、α線入射に際しエピ
タキシャル層１３内で発生するキャリアが減少するので
、キャパシタ面積が縮小された際にも反転領域１６内に
蓄積された情報の保持が容易になる。
みが薄く形成できることによって、α線入射に際しエピ
タキシャル層１３内で発生するキャリアが減少するので
、キャパシタ面積が縮小された際にも反転領域１６内に
蓄積された情報の保持が容易になる。
第４図は本発明を適用したＣＭＯ３素子を模式的に示し
たもので、図中、５ａ、５ｂはゲート電極、１７はｎ型
ウェル、１８はｐ゛型トドレイン領域１９はｐ＋＋ソー
ス領域、２０はｎ“型ドレイン領域、２１はｎ＋＋ソー
ス領域、ｐ−ＴｒはｐチャネルＭＯＳトランジスタ、ｎ
ＴｒはｎチャネルＭＯ５）ランジスタを示す。
たもので、図中、５ａ、５ｂはゲート電極、１７はｎ型
ウェル、１８はｐ゛型トドレイン領域１９はｐ＋＋ソー
ス領域、２０はｎ“型ドレイン領域、２１はｎ＋＋ソー
ス領域、ｐ−ＴｒはｐチャネルＭＯＳトランジスタ、ｎ
ＴｒはｎチャネルＭＯ５）ランジスタを示す。
この構造においては従来同様ウェル１７と基板１１は同
導電型であるから、ウェル１７の底面が基板１１上面に
達しても差支えない。また例え達しないでもそこに高濃
度のｐ゛型領領域１２存在するので、前述した縦方向の
寄生バイポーラ・トランジスタは機能せず、ラフチアツ
ブ現象は防止される。
導電型であるから、ウェル１７の底面が基板１１上面に
達しても差支えない。また例え達しないでもそこに高濃
度のｐ゛型領領域１２存在するので、前述した縦方向の
寄生バイポーラ・トランジスタは機能せず、ラフチアツ
ブ現象は防止される。
そして前記のようにエピタキシャル層１３が薄く出来る
ので、ウェル１７は浅く形成すればよく、従って拡散時
間が短縮され、且つ横方向の拡がりが減少するので、高
集積化が可能になる。
ので、ウェル１７は浅く形成すればよく、従って拡散時
間が短縮され、且つ横方向の拡がりが減少するので、高
集積化が可能になる。
上記実施例に示した効果以外に本発明の構造においては
、エピタキシャル一層の成長に際して、高濃度基板から
の反対導電型不純物の拡散によるエピタキシャル層の反
転現象が、介在するエピタキシャル層と同導電型の高濃
度領域によって阻止されるので、素子形成に機能するエ
ピタキシャル層の厚さが設計値通り確保され素子性能が
安定するという効果を有する。
、エピタキシャル一層の成長に際して、高濃度基板から
の反対導電型不純物の拡散によるエピタキシャル層の反
転現象が、介在するエピタキシャル層と同導電型の高濃
度領域によって阻止されるので、素子形成に機能するエ
ピタキシャル層の厚さが設計値通り確保され素子性能が
安定するという効果を有する。
なお上記実施例のｐ＋型領領域１２即エピタキシャル層
と同導電型の高濃度領域は前記イオン注入に限らず、ガ
ス拡散或いはエピタキシャル成長によって形成しても勿
論差支えない。
と同導電型の高濃度領域は前記イオン注入に限らず、ガ
ス拡散或いはエピタキシャル成長によって形成しても勿
論差支えない。
また該高濃度領域にエピタキシャル層に向かう濃度勾配
を設けても良い。
を設けても良い。
なおまた本発明の構造は逆の導電型にも勿論適用される
。
。
以上説明のように本発明によれば、半導体メモリのソフ
トエラーα線耐量を増大せしめ且つ動作速度の低下を防
止することが出来、更にＣＭＯＳ素子のラフチアツブ耐
性を向上せしめ且つ集積度を向上せしめることが出来る
。
トエラーα線耐量を増大せしめ且つ動作速度の低下を防
止することが出来、更にＣＭＯＳ素子のラフチアツブ耐
性を向上せしめ且つ集積度を向上せしめることが出来る
。
従って本発明はＣＭＯＳメモリ、ミックス・メモリ等を
含む半導体メモリの、性能及び集積度を向上せしめるう
えに極めて有効である。
含む半導体メモリの、性能及び集積度を向上せしめるう
えに極めて有効である。
第１図は本発明に係わる基板構造の一実施例を示す模式
側断面図、 第２図は５−ＲＡＭにおける一実施例を示す模式側断面
図、 第３図はＤ−ＲＡＭにおける一実施例を示す模式側断面
図、 第４図は０ＭＯ３素子における一実施例を示す模式側断
面図、 第５図は０ＭＯ３素子のラッチアンプ現象説明用の模式
側断面図、 第６図及び第７図は従来構造の逆タイプ・エピタキシャ
ル基板を用いた異なる素子の模式側断面図である。 図において、 ３はフィールド酸化膜、 ４はゲート酸化膜、 ５はゲート電極、 ６はｎ１型ドレイン領域、 ７はｎ＋＋ソース領域、 １１はｎ゛型シリコン基板１１． １２はｐ＋型領領域 １３はｐ−型シリコン・エピタキシャル層、ＶＣＣは高
電位、 ＶＳ３は接地電位、 ■。はバックバアイアス、 Ｊ、、Ｊ、は接合、 ＤＥＰＩ、 ＤＥＰ２は空乏層、 を示す。 Ｗｌ ＠ 第３聞 茅４局 寮５１２′Ｉ ＵＴ
側断面図、 第２図は５−ＲＡＭにおける一実施例を示す模式側断面
図、 第３図はＤ−ＲＡＭにおける一実施例を示す模式側断面
図、 第４図は０ＭＯ３素子における一実施例を示す模式側断
面図、 第５図は０ＭＯ３素子のラッチアンプ現象説明用の模式
側断面図、 第６図及び第７図は従来構造の逆タイプ・エピタキシャ
ル基板を用いた異なる素子の模式側断面図である。 図において、 ３はフィールド酸化膜、 ４はゲート酸化膜、 ５はゲート電極、 ６はｎ１型ドレイン領域、 ７はｎ＋＋ソース領域、 １１はｎ゛型シリコン基板１１． １２はｐ＋型領領域 １３はｐ−型シリコン・エピタキシャル層、ＶＣＣは高
電位、 ＶＳ３は接地電位、 ■。はバックバアイアス、 Ｊ、、Ｊ、は接合、 ＤＥＰＩ、 ＤＥＰ２は空乏層、 を示す。 Ｗｌ ＠ 第３聞 茅４局 寮５１２′Ｉ ＵＴ
Claims (1)
- 一導電型半導体基板上に成長した反対導電型エピタキ
シャル層に半導体素子が形成される構造において、該一
導電型半導体基板と該反対導電型エピタキシャル層との
間に、該反対導電型エピタキシャル層より高濃度の反対
導電型領域を設けてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262094A JPS61140166A (ja) | 1984-12-12 | 1984-12-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262094A JPS61140166A (ja) | 1984-12-12 | 1984-12-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61140166A true JPS61140166A (ja) | 1986-06-27 |
Family
ID=17370947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59262094A Pending JPS61140166A (ja) | 1984-12-12 | 1984-12-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61140166A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364360A (ja) * | 1986-09-05 | 1988-03-22 | Hitachi Ltd | 半導体装置 |
| WO1988008617A1 (en) * | 1987-04-20 | 1988-11-03 | Research Corporation Technologies, Inc. | Buried well dram |
-
1984
- 1984-12-12 JP JP59262094A patent/JPS61140166A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364360A (ja) * | 1986-09-05 | 1988-03-22 | Hitachi Ltd | 半導体装置 |
| WO1988008617A1 (en) * | 1987-04-20 | 1988-11-03 | Research Corporation Technologies, Inc. | Buried well dram |
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