JP3121621B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3121621B2 JP3121621B2 JP03020293A JP2029391A JP3121621B2 JP 3121621 B2 JP3121621 B2 JP 3121621B2 JP 03020293 A JP03020293 A JP 03020293A JP 2029391 A JP2029391 A JP 2029391A JP 3121621 B2 JP3121621 B2 JP 3121621B2
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Description
【０００１】
【産業上の利用分野】この発明は、信頼性と性能の向上
を両立させたＭＩＳ（Metal Insulator Semiconductor
）形半導体装置に関するものである。
を両立させたＭＩＳ（Metal Insulator Semiconductor
）形半導体装置に関するものである。
【０００２】
【従来の技術】ＭＯＳＬＳＩの高集積には目覚しいもの
があり、例えばダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭという）装置においては、約３年で４
倍の高密度化が進められてきている。このような高密度
化はデバイスの微細化によるところが大きい。したがっ
て、ＬＳＩを構成しているＭＯＳトランジスタも縮小化
され、そのゲート長はすでにハーフミクロンの領域に入
っている。
があり、例えばダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭという）装置においては、約３年で４
倍の高密度化が進められてきている。このような高密度
化はデバイスの微細化によるところが大きい。したがっ
て、ＬＳＩを構成しているＭＯＳトランジスタも縮小化
され、そのゲート長はすでにハーフミクロンの領域に入
っている。
【０００３】一方、ＬＳＩ（大規模集積回路）の電源電
圧はシステムインターフェースやノイズマージン等の点
から依然として５Ｖが広く用いられている。このため、
ＭＯＳトランジスタ内の電界が強くなり、高エネルギを
もったキャリアが多数発生するようになり、これらがゲ
ート酸化膜に注入され、トランジスタの特性を変動させ
るホットキャリア現象が大きな問題となっている。
圧はシステムインターフェースやノイズマージン等の点
から依然として５Ｖが広く用いられている。このため、
ＭＯＳトランジスタ内の電界が強くなり、高エネルギを
もったキャリアが多数発生するようになり、これらがゲ
ート酸化膜に注入され、トランジスタの特性を変動させ
るホットキャリア現象が大きな問題となっている。
【０００４】従来、このようなホットキャリア現象を解
決するため、１９８８、Symposiumon VLSI Technology
Digest of Technical Papers. P１５〜１６（１９８
８）に示されるようなホットキャリア耐性の高いトラン
ジスタ構造を用いることが提案されている。この技術の
概要を図を用いて説明する。
決するため、１９８８、Symposiumon VLSI Technology
Digest of Technical Papers. P１５〜１６（１９８
８）に示されるようなホットキャリア耐性の高いトラン
ジスタ構造を用いることが提案されている。この技術の
概要を図を用いて説明する。
【０００５】図４は上記文献に記載された従来のＭＯＳ
トランジスタの一構成例を示す断面図である。このＭＯ
Ｓトランジスタは大傾角イオン注入を行い、ゲート電極
がソース・ドレイン低濃度拡散層にオーバラップする構
造にしたものである。
トランジスタの一構成例を示す断面図である。このＭＯ
Ｓトランジスタは大傾角イオン注入を行い、ゲート電極
がソース・ドレイン低濃度拡散層にオーバラップする構
造にしたものである。
【０００６】図４において、５１はＰ型シリコン基板で
あり、このＰ型シリコン基板５１上にゲート酸化膜５２
を介してゲート電極５３が形成されており、このゲート
電極５３をマスクにして斜め方向からイオン注入を行
い、低濃度Ｎ型拡散層５４ａ，５４ｂが形成されている
とともに、ほぼ垂直方向からイオン注入を行い、高濃度
Ｎ型拡散層５５が形成されている。
あり、このＰ型シリコン基板５１上にゲート酸化膜５２
を介してゲート電極５３が形成されており、このゲート
電極５３をマスクにして斜め方向からイオン注入を行
い、低濃度Ｎ型拡散層５４ａ，５４ｂが形成されている
とともに、ほぼ垂直方向からイオン注入を行い、高濃度
Ｎ型拡散層５５が形成されている。
【０００７】このように、低濃度Ｎ型層を完全にゲート
電極で覆うことにより、通常のＬＤＤ（Lightly Doped
Drain ）構造よりも格段にホットキャリア耐性が向上
し、５Ｖ電源においても、十分な信頼性が確保できると
している。
電極で覆うことにより、通常のＬＤＤ（Lightly Doped
Drain ）構造よりも格段にホットキャリア耐性が向上
し、５Ｖ電源においても、十分な信頼性が確保できると
している。
【０００８】
【発明が解決しようとする課題】しかしながら、上記構
成のＭＯＳトランジスタでは、ホットキャリア耐性を高
めることはできるが、低濃度拡散層５４ａ，５４ｂがゲ
ート電極５３の下へもぐり込んでいるため、ソース・ド
レイン間隔（実効ゲート長）が短くなり、カットオフ時
のソース・ドレイン間リーク（パンチスルー）電流が大
きくなる。
成のＭＯＳトランジスタでは、ホットキャリア耐性を高
めることはできるが、低濃度拡散層５４ａ，５４ｂがゲ
ート電極５３の下へもぐり込んでいるため、ソース・ド
レイン間隔（実効ゲート長）が短くなり、カットオフ時
のソース・ドレイン間リーク（パンチスルー）電流が大
きくなる。
【０００９】パンチスルー電流を減少させるためには、
ゲート電極５３を長くしなければならず、微細化の妨げ
となる。特にメモリセルのように、セルサイズ縮小の要
求の強い場合、この技術の適用は困難となる。
ゲート電極５３を長くしなければならず、微細化の妨げ
となる。特にメモリセルのように、セルサイズ縮小の要
求の強い場合、この技術の適用は困難となる。
【００１０】この発明は前記従来技術が持っている問題
点のうち、カットオフ時のパンチスルー電流が大きくな
る点と、微細化が困難な点について解決した半導体装置
を提供するものである。
点のうち、カットオフ時のパンチスルー電流が大きくな
る点と、微細化が困難な点について解決した半導体装置
を提供するものである。
【００１１】
【課題を解決するための手段】本発明は、前記課題を解
決するために、第１の電圧が供給される第１のＭＯＳト
ランジスタと前記第１の電圧より低い第２の電圧が供給
される第２のＭＯＳトランジスタとを有する半導体装置
において、第１のＭＯＳトランジスタ及び第２のＭＯＳ
トランジスタは、それぞれ低濃度拡散層とこの低濃度拡
散層と隣接する高濃度拡散層とを有する構造からなり、
これら２つのＭＯＳトランジスタのうち、第２のＭＯＳ
トランジスタのゲート電極の側面にのみサイドウォール
が設けられ、第１のＭＯＳトランジスタにおける低濃度
拡散層の全てが第１のＭＯＳトランジスタのゲート電極
下に配置し、第２のＭＯＳトランジスタにおける低濃度
拡散層は、サイドウォール下に配置するものである。
決するために、第１の電圧が供給される第１のＭＯＳト
ランジスタと前記第１の電圧より低い第２の電圧が供給
される第２のＭＯＳトランジスタとを有する半導体装置
において、第１のＭＯＳトランジスタ及び第２のＭＯＳ
トランジスタは、それぞれ低濃度拡散層とこの低濃度拡
散層と隣接する高濃度拡散層とを有する構造からなり、
これら２つのＭＯＳトランジスタのうち、第２のＭＯＳ
トランジスタのゲート電極の側面にのみサイドウォール
が設けられ、第１のＭＯＳトランジスタにおける低濃度
拡散層の全てが第１のＭＯＳトランジスタのゲート電極
下に配置し、第２のＭＯＳトランジスタにおける低濃度
拡散層は、サイドウォール下に配置するものである。
【００１２】
【作用】この発明によれば、以上のように、半導体装置
を構成したので、半導体装置内の微細化度の要求の高い
第２のＭＩＳトランジスタの部分をそれ以外の第１のＭ
ＩＳトランジスタの部分よりも低い電圧でドライブし、
第２のＭＩＳトランジスタのソース．ドレイン拡散層の
ゲート電極下へのオーバラップ量を第１のＭＩＳトラン
ジスタのそれよりも小さくし、ホットキャリアの発生を
抑制し、ホットキャリア耐性と高密度化が両立し、従っ
て前記問題点が除去できる。
を構成したので、半導体装置内の微細化度の要求の高い
第２のＭＩＳトランジスタの部分をそれ以外の第１のＭ
ＩＳトランジスタの部分よりも低い電圧でドライブし、
第２のＭＩＳトランジスタのソース．ドレイン拡散層の
ゲート電極下へのオーバラップ量を第１のＭＩＳトラン
ジスタのそれよりも小さくし、ホットキャリアの発生を
抑制し、ホットキャリア耐性と高密度化が両立し、従っ
て前記問題点が除去できる。
【００１３】
【実施例】以下、この発明の半導体装置の実施例につい
て図面に基づき説明する。実施例の説明に際し、メモリ
装置に適用した一実施例について説明する。図１はその
メモリ装置に適用した場合の全体構成を示すブロック図
である。
て図面に基づき説明する。実施例の説明に際し、メモリ
装置に適用した一実施例について説明する。図１はその
メモリ装置に適用した場合の全体構成を示すブロック図
である。
【００１４】この図１において、メモリ装置２１はメモ
リセル部２２、周辺回路部２３、電圧降下回路２４から
構成されている。Ｖcc端子から加えられた電源電圧（通
常は５Ｖ）は周辺回路部２３へは直接印加され、また、
メモリセル部２２には、電圧降下回路２４を介して、電
源電圧より低い電圧（例えば、3.３Ｖ）が加えられるよ
うになっている。
リセル部２２、周辺回路部２３、電圧降下回路２４から
構成されている。Ｖcc端子から加えられた電源電圧（通
常は５Ｖ）は周辺回路部２３へは直接印加され、また、
メモリセル部２２には、電圧降下回路２４を介して、電
源電圧より低い電圧（例えば、3.３Ｖ）が加えられるよ
うになっている。
【００１５】このように構成することにより、メモリセ
ル部２２では、電源電圧を下げ、通常のＬＤＤトランジ
スタを用いても、ホットキャリアの発生を抑制すること
ができ、ゲート電極下のソース・ドレイン拡散層のまわ
り込み長さ、すなわち、ゲート電極とソース・ドレイン
拡散層とのオーバラップ量を小さいまま維持できるの
で、ゲート電極長を拡大しなくても、パンチスルーの影
響がなく、高密度化が可能である。
ル部２２では、電源電圧を下げ、通常のＬＤＤトランジ
スタを用いても、ホットキャリアの発生を抑制すること
ができ、ゲート電極下のソース・ドレイン拡散層のまわ
り込み長さ、すなわち、ゲート電極とソース・ドレイン
拡散層とのオーバラップ量を小さいまま維持できるの
で、ゲート電極長を拡大しなくても、パンチスルーの影
響がなく、高密度化が可能である。
【００１６】一方、周辺回路部２３では、ホットキャリ
ア耐圧の高いトランジスタ構造を用いるので、電源電圧
を降下させなくても、信頼性が確保できる。また、周辺
回路部２３はメモリセル部２２に比べて、パターン的な
ゆとりが多少あるので、ゲート電極長を拡大して、パン
チスルー耐性を高める対処も可能である。
ア耐圧の高いトランジスタ構造を用いるので、電源電圧
を降下させなくても、信頼性が確保できる。また、周辺
回路部２３はメモリセル部２２に比べて、パターン的な
ゆとりが多少あるので、ゲート電極長を拡大して、パン
チスルー耐性を高める対処も可能である。
【００１７】図２は上記図１におけるメモリセル部のＭ
ＯＳトランジスタの断面図であり、図３は上記周辺回路
部２３のＭＯＳトランジスタを示す。以下、この実施例
では両者とも、ＮチャネルＭＯＳトランジスタとして説
明を進める。
ＯＳトランジスタの断面図であり、図３は上記周辺回路
部２３のＭＯＳトランジスタを示す。以下、この実施例
では両者とも、ＮチャネルＭＯＳトランジスタとして説
明を進める。
【００１８】図２に示すメモリセル部および図３に示す
周辺回路部のＭＯＳトランジスタは共通のＰ型シリコン
基板１上に形成されている。このＰ型シリコン基板上に
ゲート酸化膜２およびゲート電極３がそれぞれ形成され
ている。
周辺回路部のＭＯＳトランジスタは共通のＰ型シリコン
基板１上に形成されている。このＰ型シリコン基板上に
ゲート酸化膜２およびゲート電極３がそれぞれ形成され
ている。
【００１９】図２のメモリセル部のＭＯＳトランジスタ
では、ゲート電極３をマスクにして、イオン注入により
ゲート電極エッジ下部のＰ型シリコン基板に低濃度Ｎ型
拡散層４が形成され、さらにゲート電極３のエッジには
サイドウォール６が形成されている。
では、ゲート電極３をマスクにして、イオン注入により
ゲート電極エッジ下部のＰ型シリコン基板に低濃度Ｎ型
拡散層４が形成され、さらにゲート電極３のエッジには
サイドウォール６が形成されている。
【００２０】このサイドウォール６およびゲート電極３
をマスクにして、イオン注入により低濃度Ｎ型拡散層４
に隣接して、高濃度Ｎ型拡散層７が形成されている。こ
の構造は通常のＬＤＤ（Lightly Doped Drain ）構造で
ある。
をマスクにして、イオン注入により低濃度Ｎ型拡散層４
に隣接して、高濃度Ｎ型拡散層７が形成されている。こ
の構造は通常のＬＤＤ（Lightly Doped Drain ）構造で
ある。
【００２１】図２におけるＬＧ1 はゲート電極長、Ｌｅ
ｆｆ1 は実効ゲート長、ΔＬ1 はゲート電極３の下へも
ぐり込んだＮ型拡散層の長さをそれぞれ表わしている。
ｆｆ1 は実効ゲート長、ΔＬ1 はゲート電極３の下へも
ぐり込んだＮ型拡散層の長さをそれぞれ表わしている。
【００２２】一方、図３に示す周辺回路部のＭＯＳトラ
ンジスタでは、ゲート電極３をマスクにして、基板面垂
直方向から角度を付け、イオン注入を行い、ゲート電極
下にもぐり込むようにして、低濃度Ｎ型拡散層５が形成
されている。さらに、この低濃度Ｎ型拡散層５に隣接し
て高濃度Ｎ型拡散層７が形成されている。
ンジスタでは、ゲート電極３をマスクにして、基板面垂
直方向から角度を付け、イオン注入を行い、ゲート電極
下にもぐり込むようにして、低濃度Ｎ型拡散層５が形成
されている。さらに、この低濃度Ｎ型拡散層５に隣接し
て高濃度Ｎ型拡散層７が形成されている。
【００２３】この図３において、ゲート電極長ＬＧ2 、
実効ゲート長Ｌｅｆｆ2 、およびゲート電極３の下へも
ぐり込んだＮ型拡散層の長さΔＬ2 と、図２で示したメ
モリセル部のゲート電極長ＬＧ1 、実効ゲート長Ｌｅｆ
ｆ1 、Ｎ型拡散層の長さΔＬ1 との関係は、ΔＬ2 ＞Δ
Ｌ1 であり、仮にＬｅｆｆ1 とＬｅｆｆ2 が等しい場
合、ＬＧ2 ＞ＬＧ1 となる。
実効ゲート長Ｌｅｆｆ2 、およびゲート電極３の下へも
ぐり込んだＮ型拡散層の長さΔＬ2 と、図２で示したメ
モリセル部のゲート電極長ＬＧ1 、実効ゲート長Ｌｅｆ
ｆ1 、Ｎ型拡散層の長さΔＬ1 との関係は、ΔＬ2 ＞Δ
Ｌ1 であり、仮にＬｅｆｆ1 とＬｅｆｆ2 が等しい場
合、ＬＧ2 ＞ＬＧ1 となる。
【００２４】なお、上記実施例は、ＮチャネルＭＯＳト
ランジスタについて示したが、ＣＭＯＳデバイスにも適
用できる。
ランジスタについて示したが、ＣＭＯＳデバイスにも適
用できる。
【００２５】また、適切に不純物の極性を反転させるこ
とにより、Ｐチャネルトランジスタにも適用できる。
とにより、Ｐチャネルトランジスタにも適用できる。
【００２６】さらに、電圧降下回路を内蔵させた例を示
したが、外部から２電源を加える方式でもよい。
したが、外部から２電源を加える方式でもよい。
【００２７】メモリとしてはＤＲＡＭ、ＳＲＡＭ、ＲＯ
Ｍ等への応用が考えられるが、メモリ以外でも高密度化
が要求される回路ブロックと外部とのインターフェース
等で電源電圧が下げられない回路ブロックが混在する半
導体装置に適用して効果を上げられる。
Ｍ等への応用が考えられるが、メモリ以外でも高密度化
が要求される回路ブロックと外部とのインターフェース
等で電源電圧が下げられない回路ブロックが混在する半
導体装置に適用して効果を上げられる。
【００２８】
【発明の効果】以上、詳細に説明したように、この発明
によれば、高密度化を要求する回路ブロックには、外部
電源電圧を降圧して与え、ゲート電極下のソース・ドレ
イン拡散層のまわり込み長さの少ないゲート電極とのオ
ーバラップ量が少ない通常のＬＤＤ構造でもホットキャ
リアの発生を抑えることが可能であり、パンチスルー防
止のためにゲート電極長を拡大しなくてもよいので、高
密度化が達成できる。
によれば、高密度化を要求する回路ブロックには、外部
電源電圧を降圧して与え、ゲート電極下のソース・ドレ
イン拡散層のまわり込み長さの少ないゲート電極とのオ
ーバラップ量が少ない通常のＬＤＤ構造でもホットキャ
リアの発生を抑えることが可能であり、パンチスルー防
止のためにゲート電極長を拡大しなくてもよいので、高
密度化が達成できる。
【００２９】また、高い電源電圧が直接かかる周辺回路
ブロックには、ゲートオーバーラップ量の大きなホット
キャリア耐性の高いトランジスタを用い信頼性を確保す
るようにしているので、信頼性を維持したまま高密度化
が可能である。
ブロックには、ゲートオーバーラップ量の大きなホット
キャリア耐性の高いトランジスタを用い信頼性を確保す
るようにしているので、信頼性を維持したまま高密度化
が可能である。
【図１】この発明の半導体装置の一実施例をメモリ装置
に適用した場合のブロック図。
に適用した場合のブロック図。
【図２】この発明の半導体装置におけるメモリ部の断面
図。
図。
【図３】この発明の半導体装置における周辺回路部の断
面図。
面図。
【図４】従来のＭＯＳトランジスタの断面図。
１ Ｐ型シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４，５ 低濃度Ｎ型拡散層 ６ サイドウォール ７ 高濃度Ｎ型拡散層 ２１ メモリ装置 ２２ メモリセル部 ２３ 周辺回路部 ２４ 電圧降下回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 21/8242 H01L 27/088 H01L 27/108
Claims (4)
- 【請求項１】 第１の電圧が供給される第１のＭＯＳト
ランジスタと前記第１の電圧より低い第２の電圧が供給
される第２のＭＯＳトランジスタとを有する半導体装置
において、 前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳト
ランジスタは、それぞれ低濃度拡散層と該低濃度拡散層
と隣接し、該低濃度拡散層より不純物濃度が高い高濃度
拡散層とを有する構造からなり、前記２つのＭＯＳトラ
ンジスタのうち、前記第２のＭＯＳトランジスタのゲー
ト電極の側面にのみサイドウォールが設けられ、前記第
１のＭＯＳトランジスタにおける低濃度拡散層は、その
全てが該第１のＭＯＳトランジスタのゲート電極下に配
置され、前記第２のＭＯＳトランジスタにおける低濃度
拡散層は、前記サイドウォール下に配置されること、 を特徴とする半導体装置。 - 【請求項２】 前記半導体装置はメモリセルと周辺回路
とを有するものであって、前記第１のＭＯＳトランジス
タは前記周辺回路の構成として用いられ、前記第２のＭ
ＯＳトランジスタは前記メモリセルの構成として用いら
れることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第２の電圧は、電圧降下手段により
前記第１の電圧を電圧降下して生成されるものであるこ
とを特徴とする請求項１または請求項２記載の半導体装
置。 - 【請求項４】 前記第１及び前記第２のＭＯＳトランジ
スタそれぞれにおいて、前記低濃度拡散層の深さは隣接
した前記高濃度拡散層の深さより浅いことを特徴とする
請求項１〜請求項３のいずれか１つに記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03020293A JP3121621B2 (ja) | 1991-01-22 | 1991-01-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03020293A JP3121621B2 (ja) | 1991-01-22 | 1991-01-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04348066A JPH04348066A (ja) | 1992-12-03 |
| JP3121621B2 true JP3121621B2 (ja) | 2001-01-09 |
Family
ID=12023119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03020293A Expired - Fee Related JP3121621B2 (ja) | 1991-01-22 | 1991-01-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3121621B2 (ja) |
-
1991
- 1991-01-22 JP JP03020293A patent/JP3121621B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04348066A (ja) | 1992-12-03 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000425 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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