JP2810042B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2810042B2 JP2810042B2 JP62229534A JP22953487A JP2810042B2 JP 2810042 B2 JP2810042 B2 JP 2810042B2 JP 62229534 A JP62229534 A JP 62229534A JP 22953487 A JP22953487 A JP 22953487A JP 2810042 B2 JP2810042 B2 JP 2810042B2
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- memory cell
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- semiconductor integrated
- circuit device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、メモリ
セルを有する半導体集積回路装置に適用して有効な技術
に関するものである。 〔従来技術〕 従来、メモリセルと周辺回路とをいわゆるライトリ・
ドープト・ドレイン（Lightly Doped Drain,LDD）構造
のMISFETにより構成したダイナミックRAM（Random Acce
ss Memory）が知られている（例えば、電子材料、1986
年１月号、第50頁、第66頁）。これらのメモリセル及び
周辺回路を構成するLDD構造のMISFETのソース領域及び
ドレイン領域は、イオン打ち込みにより同時に形成さ
れ、従ってそれらの不純物濃度はメモリセル及び周辺回
路とも同一であった。 〔発明が解決しようとする問題点〕 しかしながら、本発明者の検討によれば、前記技術
は、メモリセルを構成するMISFETのソース領域及びドレ
イン領域の高不純物濃度部を形成するために行うヒ素の
高濃度イオン打ち込みにより半導体基板中に結晶欠陥が
生じ、このためソース領域及びドレイン領域と半導体基
板との間のpn接合のリーク電流が多く、リフレッシュ不
良を生じてしまうという問題があった。 本発明の目的は、メモリセルを構成するMISFETのソー
ス領域及びドレイン領域と半導体基板との間のpn接合の
リーク電流を減少させることができる技術を提供するこ
とにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。 すなわち、メモリセルを構成するMISFETのソース領域
及びドレイン領域の不純物濃度が周辺回路を構成すMISF
ETのソース領域及びドレイン領域の不純物濃度と異な
る。 〔作用〕 上記した手段によれば、メモリセルを構成するMISFET
のソース領域及びドレイン領域を形成するためのイオン
打ち込みにより半導体基板中に生じる結晶欠陥を低減す
ることができる。これによって、メモリセルを構成する
MISFETのソース領域及びドレイン領域と半導体基板との
間のpn接合のリーク電流を減少させることができる。 〔実施例〕 以下、本発明の一実施例を図面を用いて具体的に説明
する。 なお、実施例を説明するための全図において、同一機
能を有するものには同一符号を付け、その繰り返しの説
明は省略する。 第１図〜第４図は、本発明の一実施例によるダイナミ
ックRAMの製造方法の一例を工程順に示す断面図であ
る。 第１図に示すように、素子間分離を行った例えばｐ型
シリコン基板のような半導体基板１の活性領域の表面に
熱酸化により例えばSiO2膜のようなゲート絶縁膜２を形
成した後、このゲート絶縁膜２の上に例えば多結晶シリ
コンから成るゲート電極G1、G2を形成する。次に、これ
らのゲート電極G1、G2をマスクとして半導体基板１中に
例えばリンのようなｎ型不純物を例えばドーズ量１×10
13cm-2程度の条件でイオン打ち込みすることにより、例
えばn-型の半導体領域３を前記ゲート電極G1、G2に対し
て自己整合的に形成する。 次に、例えばCVDにより全面に例えばSiO2膜のような
絶縁膜（図示せず）を形成した後、この絶縁膜を例えば
反応性イオンエッチング（RIE）により基板表面と垂直
方向に異方性エッチングして、第２図に示すように、前
記ゲート電極G1、G2の側面に例えばSiO2から成る側壁
（サイドウォールスペーサ）４を形成する。なお、この
異方性エッチングの際には、通常、前記半導体基板１の
表面も少しエッチングされる。 次に第３図に示すように、メモリセル部の表面を例え
ばフォトレジスト５で覆い、この状態で周辺回路部に前
記側壁４をマスクとして例えばヒ素のようなｎ型不純物
を例えばドーズ量１×1016cm-2程度の条件でイオン打ち
込みする。これによって、前記側壁４の下方に低不純物
濃度部6a、7aを有するソース領域６及びドレイン領域７
が形成される。前記ゲート電極G1と、これらのソース領
域６及びドレイン領域７とにより、LDD構造のｎチャネ
ルMISFETQ1が構成される。この後、前記フォトレジスト
５を除去する。 次に、第４図に示すように前記ｎチャネルMISFETQ1の
特性に影響を与えない程度のドーズ量、例えばドーズ量
１×1013〜１×1015cm-2程度の条件で全面に例えばリン
のようなｎ型不純物をイオン打ち込みする。これによっ
て、メモリセル部に前記ｎチャネルMISFETQ1のソース領
域６及びドレイン領域７の高不純物濃度部よりも低不純
物濃度のソース領域８及びドレイン領域９が前記ゲート
電極G2に対して自己整合的に形成される。前記ゲート電
極G2と、これらのソース領域８及びドレイン領域９とに
より、ｎチャネルMISFETQ2が構成される。 この後、パッシベーション膜、コンタクトホール、ア
ルミニウム配線等（いずれも図示ぜず）を形成して、目
的とするダイナミックRAMを完成させる。なお、実際に
は、前記ｎチャネルMISFETQ2に隣接してキャパシタ（図
示せず）が設けられ、このキャパシタと前記ｎチャネル
MISFETQ2とによりメモリセルが構成されている。 上述の説明から明らかなように、本実施例によるダイ
ナミックRAMにおいては、メモリセルを構成するｎチャ
ネルMISFETQ2のソース領域８及びドレイン領域９の不純
物濃度は、周辺回路を構成するｎチャネルMISFETQ1のソ
ース領域６及びドレイン領域７の高不純物濃度部の不純
物濃度よりも低い。このため、メモリセルを構成するｎ
チャネルMISFETQ2のソース領域８及びドレイン領域９を
形成するための上述のイオン打ち込みにより半導体基板
１中に生じる結晶欠陥は少ない。これによって、これら
のソース領域８及びドレイン領域９と半導体基板１との
間のpn接合のリーク電流を少なくすることができ、従っ
てリフレッシュ不良の発生を防止することができる。 なお、前記ソース領域８及びドレイン領域９の不純物
濃度を低くし過ぎるとｎチャネルMISFETQ2の動作速度の
低下を招くおそれがあるが、本発明者の検討によれば、
メモリセル回路の時定数はほとんど容量により決まるた
め、上述した程度の不純物濃度（1013〜1015cm-2）であ
ればメモリセルの応答速度の低下を招くおそれはほとん
どない。 以上、本発明の実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。 例えば、本発明は、周辺回路をCMOSで構成したダイナ
ミックRAMに適用することも可能である。この場合、周
辺回路を構成するｎチャネルMISFETQ1のソース領域６及
びドレイン領域７を形成するための高濃度イオン打ち込
みを行う際にメモリセル部の表面を覆うためのフォトレ
ジスト５は、この高濃度イオン打ち込みを行う際にｐチ
ャネルMISFETを覆うためのフォトレジストと同時に形成
することができるので、フォトレジスト形成工程の数は
増加しない。 また、本発明は、１メガビット以上の高集積のダイナ
ミックRAMは勿論、内部リフレッシュを行ういわゆる疑
似スタチックRAMにも適用することができる。この疑似
スタチックRAMにおいては、本発明の適用によりリフレ
ッシュ周期を長くすることができるため、低消費電力化
を図ることができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 すなわち、メモリセルを構成するMISFETのソース領域
及びドレイン領域と半導体基板との間のpn接合のリーク
電流を減少させることができる。
セルを有する半導体集積回路装置に適用して有効な技術
に関するものである。 〔従来技術〕 従来、メモリセルと周辺回路とをいわゆるライトリ・
ドープト・ドレイン（Lightly Doped Drain,LDD）構造
のMISFETにより構成したダイナミックRAM（Random Acce
ss Memory）が知られている（例えば、電子材料、1986
年１月号、第50頁、第66頁）。これらのメモリセル及び
周辺回路を構成するLDD構造のMISFETのソース領域及び
ドレイン領域は、イオン打ち込みにより同時に形成さ
れ、従ってそれらの不純物濃度はメモリセル及び周辺回
路とも同一であった。 〔発明が解決しようとする問題点〕 しかしながら、本発明者の検討によれば、前記技術
は、メモリセルを構成するMISFETのソース領域及びドレ
イン領域の高不純物濃度部を形成するために行うヒ素の
高濃度イオン打ち込みにより半導体基板中に結晶欠陥が
生じ、このためソース領域及びドレイン領域と半導体基
板との間のpn接合のリーク電流が多く、リフレッシュ不
良を生じてしまうという問題があった。 本発明の目的は、メモリセルを構成するMISFETのソー
ス領域及びドレイン領域と半導体基板との間のpn接合の
リーク電流を減少させることができる技術を提供するこ
とにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。 すなわち、メモリセルを構成するMISFETのソース領域
及びドレイン領域の不純物濃度が周辺回路を構成すMISF
ETのソース領域及びドレイン領域の不純物濃度と異な
る。 〔作用〕 上記した手段によれば、メモリセルを構成するMISFET
のソース領域及びドレイン領域を形成するためのイオン
打ち込みにより半導体基板中に生じる結晶欠陥を低減す
ることができる。これによって、メモリセルを構成する
MISFETのソース領域及びドレイン領域と半導体基板との
間のpn接合のリーク電流を減少させることができる。 〔実施例〕 以下、本発明の一実施例を図面を用いて具体的に説明
する。 なお、実施例を説明するための全図において、同一機
能を有するものには同一符号を付け、その繰り返しの説
明は省略する。 第１図〜第４図は、本発明の一実施例によるダイナミ
ックRAMの製造方法の一例を工程順に示す断面図であ
る。 第１図に示すように、素子間分離を行った例えばｐ型
シリコン基板のような半導体基板１の活性領域の表面に
熱酸化により例えばSiO2膜のようなゲート絶縁膜２を形
成した後、このゲート絶縁膜２の上に例えば多結晶シリ
コンから成るゲート電極G1、G2を形成する。次に、これ
らのゲート電極G1、G2をマスクとして半導体基板１中に
例えばリンのようなｎ型不純物を例えばドーズ量１×10
13cm-2程度の条件でイオン打ち込みすることにより、例
えばn-型の半導体領域３を前記ゲート電極G1、G2に対し
て自己整合的に形成する。 次に、例えばCVDにより全面に例えばSiO2膜のような
絶縁膜（図示せず）を形成した後、この絶縁膜を例えば
反応性イオンエッチング（RIE）により基板表面と垂直
方向に異方性エッチングして、第２図に示すように、前
記ゲート電極G1、G2の側面に例えばSiO2から成る側壁
（サイドウォールスペーサ）４を形成する。なお、この
異方性エッチングの際には、通常、前記半導体基板１の
表面も少しエッチングされる。 次に第３図に示すように、メモリセル部の表面を例え
ばフォトレジスト５で覆い、この状態で周辺回路部に前
記側壁４をマスクとして例えばヒ素のようなｎ型不純物
を例えばドーズ量１×1016cm-2程度の条件でイオン打ち
込みする。これによって、前記側壁４の下方に低不純物
濃度部6a、7aを有するソース領域６及びドレイン領域７
が形成される。前記ゲート電極G1と、これらのソース領
域６及びドレイン領域７とにより、LDD構造のｎチャネ
ルMISFETQ1が構成される。この後、前記フォトレジスト
５を除去する。 次に、第４図に示すように前記ｎチャネルMISFETQ1の
特性に影響を与えない程度のドーズ量、例えばドーズ量
１×1013〜１×1015cm-2程度の条件で全面に例えばリン
のようなｎ型不純物をイオン打ち込みする。これによっ
て、メモリセル部に前記ｎチャネルMISFETQ1のソース領
域６及びドレイン領域７の高不純物濃度部よりも低不純
物濃度のソース領域８及びドレイン領域９が前記ゲート
電極G2に対して自己整合的に形成される。前記ゲート電
極G2と、これらのソース領域８及びドレイン領域９とに
より、ｎチャネルMISFETQ2が構成される。 この後、パッシベーション膜、コンタクトホール、ア
ルミニウム配線等（いずれも図示ぜず）を形成して、目
的とするダイナミックRAMを完成させる。なお、実際に
は、前記ｎチャネルMISFETQ2に隣接してキャパシタ（図
示せず）が設けられ、このキャパシタと前記ｎチャネル
MISFETQ2とによりメモリセルが構成されている。 上述の説明から明らかなように、本実施例によるダイ
ナミックRAMにおいては、メモリセルを構成するｎチャ
ネルMISFETQ2のソース領域８及びドレイン領域９の不純
物濃度は、周辺回路を構成するｎチャネルMISFETQ1のソ
ース領域６及びドレイン領域７の高不純物濃度部の不純
物濃度よりも低い。このため、メモリセルを構成するｎ
チャネルMISFETQ2のソース領域８及びドレイン領域９を
形成するための上述のイオン打ち込みにより半導体基板
１中に生じる結晶欠陥は少ない。これによって、これら
のソース領域８及びドレイン領域９と半導体基板１との
間のpn接合のリーク電流を少なくすることができ、従っ
てリフレッシュ不良の発生を防止することができる。 なお、前記ソース領域８及びドレイン領域９の不純物
濃度を低くし過ぎるとｎチャネルMISFETQ2の動作速度の
低下を招くおそれがあるが、本発明者の検討によれば、
メモリセル回路の時定数はほとんど容量により決まるた
め、上述した程度の不純物濃度（1013〜1015cm-2）であ
ればメモリセルの応答速度の低下を招くおそれはほとん
どない。 以上、本発明の実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。 例えば、本発明は、周辺回路をCMOSで構成したダイナ
ミックRAMに適用することも可能である。この場合、周
辺回路を構成するｎチャネルMISFETQ1のソース領域６及
びドレイン領域７を形成するための高濃度イオン打ち込
みを行う際にメモリセル部の表面を覆うためのフォトレ
ジスト５は、この高濃度イオン打ち込みを行う際にｐチ
ャネルMISFETを覆うためのフォトレジストと同時に形成
することができるので、フォトレジスト形成工程の数は
増加しない。 また、本発明は、１メガビット以上の高集積のダイナ
ミックRAMは勿論、内部リフレッシュを行ういわゆる疑
似スタチックRAMにも適用することができる。この疑似
スタチックRAMにおいては、本発明の適用によりリフレ
ッシュ周期を長くすることができるため、低消費電力化
を図ることができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 すなわち、メモリセルを構成するMISFETのソース領域
及びドレイン領域と半導体基板との間のpn接合のリーク
電流を減少させることができる。
【図面の簡単な説明】
第１図〜第４図は、本発明の一実施例によるダイナミッ
クRAMの製造方法の一例を工程順に示す断面図である。 図中、１……半導体基板、３……半導体領域、４……側
壁、６、８……ソース領域、７、９……ドレイン領域、
G1、G2……ゲート電極、Q1、Q2……ｎチャネルMISFETで
ある。
クRAMの製造方法の一例を工程順に示す断面図である。 図中、１……半導体基板、３……半導体領域、４……側
壁、６、８……ソース領域、７、９……ドレイン領域、
G1、G2……ゲート電極、Q1、Q2……ｎチャネルMISFETで
ある。
フロントページの続き
(56)参考文献 特開 昭61−156862（ＪＰ，Ａ)
特開 昭56−164570（ＪＰ，Ａ)
特開 昭63−144559（ＪＰ，Ａ)
特開 昭57−107070（ＪＰ，Ａ)
特開 昭61−269365（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．メモリセルを有する半導体集積回路装置であって、
メモリセルを構成するMISFETと周辺回路を構成する主た
るMISFETとのそれぞれがゲート電極に対して自己整合さ
れて成る第１領域を有し、前記それぞれのゲート電極の
側面に設けられた側壁に規定されたソース及びドレイン
領域としての第２領域が前記第１領域に接して有し、 前記メモリセルを構成するMISFETの第１領域及び第２領
域はイオン打ち込みにより形成された領域であって、前
記メモリセルを構成するMISFETの第２領域は不純物濃度
が前記周辺回路を構成する主たるMISFETの第２領域の不
純物濃度よりも低くされていることを特徴とする半導体
集積回路装置。 ２．前記半導体集積回路装置がダイナミックRAMである
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62229534A JP2810042B2 (ja) | 1987-09-16 | 1987-09-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62229534A JP2810042B2 (ja) | 1987-09-16 | 1987-09-16 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6473759A JPS6473759A (en) | 1989-03-20 |
| JP2810042B2 true JP2810042B2 (ja) | 1998-10-15 |
Family
ID=16893676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62229534A Expired - Lifetime JP2810042B2 (ja) | 1987-09-16 | 1987-09-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2810042B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01304767A (ja) * | 1988-06-01 | 1989-12-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2673385B2 (ja) * | 1989-10-26 | 1997-11-05 | 三菱電機株式会社 | 半導体装置 |
| KR940000510B1 (ko) * | 1991-03-20 | 1994-01-21 | 삼성전자 주식회사 | 반도체 메모리장치 및 그 제조방법 |
| KR20020007848A (ko) * | 2000-07-19 | 2002-01-29 | 박종섭 | 반도체 소자 및 그의 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56164570A (en) * | 1980-05-21 | 1981-12-17 | Fujitsu Ltd | Semiconductor memory unit |
| JPS61156862A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体記憶装置 |
| JPS63144559A (ja) * | 1986-12-09 | 1988-06-16 | Toshiba Corp | 半導体集積回路 |
-
1987
- 1987-09-16 JP JP62229534A patent/JP2810042B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6473759A (en) | 1989-03-20 |
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Legal Events
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|---|---|---|---|
| S531 | Written request for registration of change of domicile |
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