JP2003069026A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2003069026A JP2003069026A JP2001253799A JP2001253799A JP2003069026A JP 2003069026 A JP2003069026 A JP 2003069026A JP 2001253799 A JP2001253799 A JP 2001253799A JP 2001253799 A JP2001253799 A JP 2001253799A JP 2003069026 A JP2003069026 A JP 2003069026A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板に形成した高耐圧ＭＯＳＦＥＴで
あって、表面シリコン層と支持基板との電位差によっ
て、表面シリコン層と埋め込み酸化膜の界面を流れるリ
ーク電流を発生させない半導体装置およびその製造方法
を提供する。 【解決手段】 チャネルドープ層１０９、１１３を用い
て、しきい値電圧を調節するため、低濃度領域３７、３
９の不純物濃度を高くできることを特徴とする半導体装
置およびその製造方法を使用する。
あって、表面シリコン層と支持基板との電位差によっ
て、表面シリコン層と埋め込み酸化膜の界面を流れるリ
ーク電流を発生させない半導体装置およびその製造方法
を提供する。 【解決手段】 チャネルドープ層１０９、１１３を用い
て、しきい値電圧を調節するため、低濃度領域３７、３
９の不純物濃度を高くできることを特徴とする半導体装
置およびその製造方法を使用する。
Description
【０００１】
【発明の属する技術分野】本発明は、表面シリコン層−
埋め込み酸化膜−支持基板構造からなるＳＯＩ構造（Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ構造）を有す
るＳＯＩ基板を用いた半導体装置およびその製造方法に
関する。
埋め込み酸化膜−支持基板構造からなるＳＯＩ構造（Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ構造）を有す
るＳＯＩ基板を用いた半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】近年、コンピュータや携帯機器などの発
展に伴ない、ＩＣチップの重要性はますます高まってい
る。ＩＣチップの用途のひとつとして、液晶ディスプレ
イ駆動装置など電源電圧が３０Ｖ程度の比較的高電圧で
使用されるものがある。一方、ＳＯＩ基板に形成した半
導体装置は、素子間を完全に絶縁分離できることから、
マルチ電源の実現容易さや、ラッチアップフリーなどの
長所を持っている。このようなことから、高電圧用のＩ
ＣチップにＳＯＩ基板を使用することによって、ＩＣチ
ップの機能や価値は、より高くなる。
展に伴ない、ＩＣチップの重要性はますます高まってい
る。ＩＣチップの用途のひとつとして、液晶ディスプレ
イ駆動装置など電源電圧が３０Ｖ程度の比較的高電圧で
使用されるものがある。一方、ＳＯＩ基板に形成した半
導体装置は、素子間を完全に絶縁分離できることから、
マルチ電源の実現容易さや、ラッチアップフリーなどの
長所を持っている。このようなことから、高電圧用のＩ
ＣチップにＳＯＩ基板を使用することによって、ＩＣチ
ップの機能や価値は、より高くなる。
【０００３】このような、高電圧用ＩＣチップは、高機
能化のためにロジック回路を混載している場合もある。
その場合、高電圧で使用される回路には高耐圧用のトラ
ンジスタを用い、ロジック回路には低電圧用のトランジ
スタを用いている。
能化のためにロジック回路を混載している場合もある。
その場合、高電圧で使用される回路には高耐圧用のトラ
ンジスタを用い、ロジック回路には低電圧用のトランジ
スタを用いている。
【０００４】ここで、ＳＯＩ基板を用いて高耐圧用と低
電圧用のトランジスタを形成した半導体装置の一例につ
いて、図２を用いて説明する。図２は、従来のＳＯＩ基
板を用いた半導体装置であるＩＣチップの要部を拡大し
て示す断面図である。
電圧用のトランジスタを形成した半導体装置の一例につ
いて、図２を用いて説明する。図２は、従来のＳＯＩ基
板を用いた半導体装置であるＩＣチップの要部を拡大し
て示す断面図である。
【０００５】ＳＯＩ基板１は、支持基板１７の上部に埋
め込み酸化膜１９を設け、埋め込み酸化膜１９の上部に
表面シリコン層を設けた構造を有する。しかし、図２で
はその表面シリコン層が複数の島状の素子領域に分離さ
れ、さらにその各素子領域に不純物が注入及び拡散され
て、第１のＰ型低濃度領域３７と第１のＮ型低濃度領域
３９と第２のＰ型低濃度領域７１および第２のＮ型低濃
度領域７３となっている。
め込み酸化膜１９を設け、埋め込み酸化膜１９の上部に
表面シリコン層を設けた構造を有する。しかし、図２で
はその表面シリコン層が複数の島状の素子領域に分離さ
れ、さらにその各素子領域に不純物が注入及び拡散され
て、第１のＰ型低濃度領域３７と第１のＮ型低濃度領域
３９と第２のＰ型低濃度領域７１および第２のＮ型低濃
度領域７３となっている。
【０００６】第１のＰ型低濃度領域３７上には高耐圧Ｎ
チャネル電界効果トランジスタ（以下高耐圧Ｎチャネル
ＭＯＳＦＥＴと記載する）２７が、第１のＮ型低濃度領
域３９上には高耐圧Ｐチャネル電界効果トランジスタ
（以下高耐圧ＰチャネルＭＯＳＦＥＴと記載する）２９
が、第２のＰ型低濃度領域７１上には低耐圧Ｎチャネル
電界効果トランジスタ（以下低耐圧ＮチャネルＭＯＳＦ
ＥＴと記載する）７５が、第２のＮ型低濃度領域７３上
には低耐圧Ｐチャネル電界効果トランジスタ（以下低耐
圧ＰチャネルＭＯＳＦＥＴと記載する）７７が、それぞ
れフィールド酸化膜１０７と絶縁膜２３とによって互い
に絶縁分離されて設けられている。
チャネル電界効果トランジスタ（以下高耐圧Ｎチャネル
ＭＯＳＦＥＴと記載する）２７が、第１のＮ型低濃度領
域３９上には高耐圧Ｐチャネル電界効果トランジスタ
（以下高耐圧ＰチャネルＭＯＳＦＥＴと記載する）２９
が、第２のＰ型低濃度領域７１上には低耐圧Ｎチャネル
電界効果トランジスタ（以下低耐圧ＮチャネルＭＯＳＦ
ＥＴと記載する）７５が、第２のＮ型低濃度領域７３上
には低耐圧Ｐチャネル電界効果トランジスタ（以下低耐
圧ＰチャネルＭＯＳＦＥＴと記載する）７７が、それぞ
れフィールド酸化膜１０７と絶縁膜２３とによって互い
に絶縁分離されて設けられている。
【０００７】高耐圧ＮチャネルＭＯＳＦＥＴ２７は、第
１のＰ型低濃度領域３７の中央付近に第１のゲート酸化
膜１５を介してゲート電極２１を、その側面にサイドウ
ォール７９を設ける。ゲート電極２１の片側でサイドウ
ォール７９の下部にＮ型ライトドープ層８１を、その隣
にＮ型ソース領域７を設ける。また、ゲート電極２１に
対し、Ｎ型ソース領域７の反対側にＮ型オフセットドレ
イン領域９を、そのＮ型オフセットドレイン領域９にゲ
ート電極２１と離間してＮ型ドレイン領域５を設ける。
また、ゲート電極２１、Ｎ型ソース領域７及びＮ型ドレ
イン領域５には、それぞれコンタクトホール３１を通し
て電気的に接続された金属電極１１が設けられている。
１のＰ型低濃度領域３７の中央付近に第１のゲート酸化
膜１５を介してゲート電極２１を、その側面にサイドウ
ォール７９を設ける。ゲート電極２１の片側でサイドウ
ォール７９の下部にＮ型ライトドープ層８１を、その隣
にＮ型ソース領域７を設ける。また、ゲート電極２１に
対し、Ｎ型ソース領域７の反対側にＮ型オフセットドレ
イン領域９を、そのＮ型オフセットドレイン領域９にゲ
ート電極２１と離間してＮ型ドレイン領域５を設ける。
また、ゲート電極２１、Ｎ型ソース領域７及びＮ型ドレ
イン領域５には、それぞれコンタクトホール３１を通し
て電気的に接続された金属電極１１が設けられている。
【０００８】高耐圧ＰチャネルＭＯＳＦＥＴ２９は、第
１のＮ型低濃度領域３９の中央付近に第１のゲート酸化
膜１５を介してゲート電極２１を、その側面にサイドウ
ォール７９を設ける。ゲート電極２１の片側でサイドウ
ォール７９の下部にＰ型ライトドープ層８３を、その隣
にＰ型ソース領域３３を設ける。また、ゲート電極２１
に対し、Ｐ型ソース領域３３の反対側にＰ型オフセット
ドレイン領域４１を、そのＰ型オフセットドレイン領域
４１にゲート電極２１と離間してＰ型ドレイン領域３５
を設ける。また、ゲート電極２１、Ｐ型ソース領域３３
及びＰ型ドレイン領域３５には、それぞれコンタクトホ
ール３１を通して電気的に接続された金属電極１１が設
けられている。
１のＮ型低濃度領域３９の中央付近に第１のゲート酸化
膜１５を介してゲート電極２１を、その側面にサイドウ
ォール７９を設ける。ゲート電極２１の片側でサイドウ
ォール７９の下部にＰ型ライトドープ層８３を、その隣
にＰ型ソース領域３３を設ける。また、ゲート電極２１
に対し、Ｐ型ソース領域３３の反対側にＰ型オフセット
ドレイン領域４１を、そのＰ型オフセットドレイン領域
４１にゲート電極２１と離間してＰ型ドレイン領域３５
を設ける。また、ゲート電極２１、Ｐ型ソース領域３３
及びＰ型ドレイン領域３５には、それぞれコンタクトホ
ール３１を通して電気的に接続された金属電極１１が設
けられている。
【０００９】低耐圧ＮチャネルＭＯＳＦＥＴ７５は、第
２のＰ型低濃度領域７１の中央付近に第２のゲート酸化
膜１０１を介してゲート電極２１を、その側面にサイド
ウォール７９を設ける。サイドウォール７９の下部にＮ
型ライトドープ層８１を、その隣にＮ型高濃度領域８５
を設ける。また、ゲート電極２１、Ｎ型高濃度領域８５
には、それぞれコンタクトホール３１を通して電気的に
接続された金属電極１１が設けられている。
２のＰ型低濃度領域７１の中央付近に第２のゲート酸化
膜１０１を介してゲート電極２１を、その側面にサイド
ウォール７９を設ける。サイドウォール７９の下部にＮ
型ライトドープ層８１を、その隣にＮ型高濃度領域８５
を設ける。また、ゲート電極２１、Ｎ型高濃度領域８５
には、それぞれコンタクトホール３１を通して電気的に
接続された金属電極１１が設けられている。
【００１０】低耐圧ＰチャネルＭＯＳＦＥＴ７７は、第
２のＮ型低濃度領域７３の中央付近に第２のゲート酸化
膜１０１を介してゲート電極２１を、その側面にサイド
ウォール７９を設ける。サイドウォール７９の下部にＰ
型ライトドープ層８３を、その隣にＰ型高濃度領域８９
を設ける。また、ゲート電極２１、Ｐ型高濃度領域８９
には、それぞれコンタクトホール３１を通して電気的に
接続された金属電極１１が設けられている。
２のＮ型低濃度領域７３の中央付近に第２のゲート酸化
膜１０１を介してゲート電極２１を、その側面にサイド
ウォール７９を設ける。サイドウォール７９の下部にＰ
型ライトドープ層８３を、その隣にＰ型高濃度領域８９
を設ける。また、ゲート電極２１、Ｐ型高濃度領域８９
には、それぞれコンタクトホール３１を通して電気的に
接続された金属電極１１が設けられている。
【００１１】なお、高耐圧ＮチャネルＭＯＳＦＥＴ２７
と、高耐圧ＰチャネルＭＯＳＦＥＴ２９と、低耐圧Ｎチ
ャネルＭＯＳＦＥＴ７５と、低耐圧ＰチャネルＭＯＳＦ
ＥＴ７７とは、ゲート電極２１と接続する金属電極が、
図２とは異なる断面位置に設けられているため、図２に
は示されていない。また、図示は省略しているが、多数
の金属電極１１のうち外部と接続するものには、入出力
端子を設けるパッド部が形成されている。
と、高耐圧ＰチャネルＭＯＳＦＥＴ２９と、低耐圧Ｎチ
ャネルＭＯＳＦＥＴ７５と、低耐圧ＰチャネルＭＯＳＦ
ＥＴ７７とは、ゲート電極２１と接続する金属電極が、
図２とは異なる断面位置に設けられているため、図２に
は示されていない。また、図示は省略しているが、多数
の金属電極１１のうち外部と接続するものには、入出力
端子を設けるパッド部が形成されている。
【００１２】ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯ
ＳＦＥＴとは、低濃度領域、ソース領域、ドレイン領
域、ライトドープ層、高濃度領域及びオフセットドレイ
ン領域の導電型が逆になっているだけで、基本的な構成
は共通している。そして、この一対のＮチャネルＭＯＳ
ＦＥＴとＰチャネルＭＯＳＦＥＴとによって、ＣＭＯＳ
トランジスタが構成されている。
ＳＦＥＴとは、低濃度領域、ソース領域、ドレイン領
域、ライトドープ層、高濃度領域及びオフセットドレイ
ン領域の導電型が逆になっているだけで、基本的な構成
は共通している。そして、この一対のＮチャネルＭＯＳ
ＦＥＴとＰチャネルＭＯＳＦＥＴとによって、ＣＭＯＳ
トランジスタが構成されている。
【００１３】図２に示した高耐圧ＮチャネルＭＯＳＦＥ
Ｔ２７と高耐圧ＰチャネルＭＯＳＦＥＴ２９とは、ドレ
イン領域５、３５とゲート電極２１を離し、それらの間
にオフセットドレイン領域９、４１を設けている。この
ようなＭＯＳＦＥＴは、一般的にオフセット型ＭＯＳＦ
ＥＴと呼ばれる。オフセット型ＭＯＳＦＥＴは、ドレイ
ン領域５、３５と低濃度領域３７、３９で形成されるＰ
Ｎ接合の間に、ドレイン領域５、３５の不純物濃度より
低濃度のオフセットドレイン領域９、４１を設けてい
る。そのため、ドレイン領域５、３５と低濃度領域３
７、３９を逆バイアスしたとき、より空乏層が延びやす
くなるため、高い電圧で使用することが可能なＭＯＳＦ
ＥＴである。
Ｔ２７と高耐圧ＰチャネルＭＯＳＦＥＴ２９とは、ドレ
イン領域５、３５とゲート電極２１を離し、それらの間
にオフセットドレイン領域９、４１を設けている。この
ようなＭＯＳＦＥＴは、一般的にオフセット型ＭＯＳＦ
ＥＴと呼ばれる。オフセット型ＭＯＳＦＥＴは、ドレイ
ン領域５、３５と低濃度領域３７、３９で形成されるＰ
Ｎ接合の間に、ドレイン領域５、３５の不純物濃度より
低濃度のオフセットドレイン領域９、４１を設けてい
る。そのため、ドレイン領域５、３５と低濃度領域３
７、３９を逆バイアスしたとき、より空乏層が延びやす
くなるため、高い電圧で使用することが可能なＭＯＳＦ
ＥＴである。
【００１４】また、図２に示した低耐圧ＮチャネルＭＯ
ＳＦＥＴ７５と低耐圧ＰチャネルＭＯＳＦＥＴ７７は、
ゲート電極２１と高濃度領域８５、８９を離し、それら
の間にライトドープ層８１、８３を設けている。このよ
うなＭＯＳＦＥＴは、一般的にＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）型ＭＯＳＦＥＴと呼ばれ、
ＭＯＳＦＥＴのゲート長を微細化するに従い、高電界と
なるドレイン接合近傍の電界を緩和するために、ライト
ドープ層８１、８３を設けている。このＬＤＤ型ＭＯＳ
ＦＥＴはロジック回路用に用いられる。このように図２
に示した半導体装置は、高耐圧用と低耐圧用のＭＯＳＦ
ＥＴを同一ＳＯＩ基板上に形成している。
ＳＦＥＴ７５と低耐圧ＰチャネルＭＯＳＦＥＴ７７は、
ゲート電極２１と高濃度領域８５、８９を離し、それら
の間にライトドープ層８１、８３を設けている。このよ
うなＭＯＳＦＥＴは、一般的にＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）型ＭＯＳＦＥＴと呼ばれ、
ＭＯＳＦＥＴのゲート長を微細化するに従い、高電界と
なるドレイン接合近傍の電界を緩和するために、ライト
ドープ層８１、８３を設けている。このＬＤＤ型ＭＯＳ
ＦＥＴはロジック回路用に用いられる。このように図２
に示した半導体装置は、高耐圧用と低耐圧用のＭＯＳＦ
ＥＴを同一ＳＯＩ基板上に形成している。
【００１５】この図２では、２組のＣＭＯＳトランジス
タだけを示しているが、実際のＩＣチップには、多数の
ＣＭＯＳトランジスタや他のＦＥＴ、バイポーラトラン
ジスタや抵抗あるいはコンデンサなどが設けられてい
る。もちろん、これらはいずれもＳＯＩ技術によって作
成される。
タだけを示しているが、実際のＩＣチップには、多数の
ＣＭＯＳトランジスタや他のＦＥＴ、バイポーラトラン
ジスタや抵抗あるいはコンデンサなどが設けられてい
る。もちろん、これらはいずれもＳＯＩ技術によって作
成される。
【００１６】以下、ＳＯＩ基板に形成した半導体装置を
製造する従来技術を、図面を用いて説明する。図２から
図１２は、従来技術における半導体装置の製造方法を工
程順に示す断面図である。
製造する従来技術を、図面を用いて説明する。図２から
図１２は、従来技術における半導体装置の製造方法を工
程順に示す断面図である。
【００１７】図３に示すように、ＳＯＩ基板１は、支持
基板１７の上部に埋め込み酸化膜１９を備え、埋め込み
酸化膜１９の上部には表面シリコン層３を備えた構造を
有する。まずはじめに、酸化雰囲気中で熱処理を行い、
表面シリコン層３の表面に、パッド酸化膜１０３を形成
する。続いて、ＣＶＤ法によって、シリコン窒化膜１０
５を形成する。引き続き、表面シリコン層３の表面に、
フォトレジスト２５を回転塗布法によって上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、素子領域上に残存するようにフォ
トレジスト２５をパターニングする。
基板１７の上部に埋め込み酸化膜１９を備え、埋め込み
酸化膜１９の上部には表面シリコン層３を備えた構造を
有する。まずはじめに、酸化雰囲気中で熱処理を行い、
表面シリコン層３の表面に、パッド酸化膜１０３を形成
する。続いて、ＣＶＤ法によって、シリコン窒化膜１０
５を形成する。引き続き、表面シリコン層３の表面に、
フォトレジスト２５を回転塗布法によって上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、素子領域上に残存するようにフォ
トレジスト２５をパターニングする。
【００１８】続いて、図４に示すように、フォトレジス
ト２５開口内のシリコン窒化膜１０５を完全に除去す
る。引き続き、フォトレジスト２５開口内のパッド酸化
膜１０３を完全に除去する。さらに、フォトレジスト２
５開口内の表面シリコン層３を膜厚が半分になる程度ま
でエッチングする。その後、フォトレジスト２５を除去
する。
ト２５開口内のシリコン窒化膜１０５を完全に除去す
る。引き続き、フォトレジスト２５開口内のパッド酸化
膜１０３を完全に除去する。さらに、フォトレジスト２
５開口内の表面シリコン層３を膜厚が半分になる程度ま
でエッチングする。その後、フォトレジスト２５を除去
する。
【００１９】続いて、図５に示すように、酸化雰囲気中
で熱処理を行い、フィールド酸化膜１０７を形成する。
これにより、素子分離領域のフィールド酸化膜１０７と
埋め込み酸化膜１９は接触し、各素子領域は島状に形成
される。引き続き、シリコン窒化膜（図示せず）と、パ
ッド酸化膜（図示せず）とをエッチングし、完全に除去
する。
で熱処理を行い、フィールド酸化膜１０７を形成する。
これにより、素子分離領域のフィールド酸化膜１０７と
埋め込み酸化膜１９は接触し、各素子領域は島状に形成
される。引き続き、シリコン窒化膜（図示せず）と、パ
ッド酸化膜（図示せず）とをエッチングし、完全に除去
する。
【００２０】つぎに、図６に示すように、ＳＯＩ基板１
の表面に、フォトレジスト（図示せず）を回転塗布法に
よって上部全面に形成する。つぎに所定のフォトマスク
を用いて露光処理と、現像処理を行い、第２のＰ型低濃
度領域７１となる領域が開口するようにフォトレジスト
をパターニングする。引き続き、フォトレジストをイオ
ン注入阻止膜として用いて、Ｐ型不純物（図示せず）を
イオン注入する。その後、硫酸を用いてフォトレジスト
を除去する。
の表面に、フォトレジスト（図示せず）を回転塗布法に
よって上部全面に形成する。つぎに所定のフォトマスク
を用いて露光処理と、現像処理を行い、第２のＰ型低濃
度領域７１となる領域が開口するようにフォトレジスト
をパターニングする。引き続き、フォトレジストをイオ
ン注入阻止膜として用いて、Ｐ型不純物（図示せず）を
イオン注入する。その後、硫酸を用いてフォトレジスト
を除去する。
【００２１】さらに、ＳＯＩ基板１の表面に、フォトレ
ジスト（図示せず）を回転塗布法によって上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、第２のＮ型低濃度領域７３となる
領域が開口するようにフォトレジストをパターニングす
る。引き続き、フォトレジストをイオン注入阻止膜とし
て用いて、Ｎ型不純物（図示せず）をイオン注入する。
その後、硫酸を用いてフォトレジストを除去する。
ジスト（図示せず）を回転塗布法によって上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、第２のＮ型低濃度領域７３となる
領域が開口するようにフォトレジストをパターニングす
る。引き続き、フォトレジストをイオン注入阻止膜とし
て用いて、Ｎ型不純物（図示せず）をイオン注入する。
その後、硫酸を用いてフォトレジストを除去する。
【００２２】続いて、ＳＯＩ基板１の表面に、フォトレ
ジスト（図示せず）を回転塗布法によって上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、第１のＰ型低濃度領域３７となる
領域が開口するようにフォトレジストをパターニングす
る。引き続き、フォトレジストをイオン注入阻止膜とし
て用いて、Ｐ型不純物（図示せず）をイオン注入する。
その後、硫酸を用いてフォトレジストを除去する。
ジスト（図示せず）を回転塗布法によって上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、第１のＰ型低濃度領域３７となる
領域が開口するようにフォトレジストをパターニングす
る。引き続き、フォトレジストをイオン注入阻止膜とし
て用いて、Ｐ型不純物（図示せず）をイオン注入する。
その後、硫酸を用いてフォトレジストを除去する。
【００２３】さらに、ＳＯＩ基板１の表面に、フォトレ
ジスト（図示せず）を回転塗布法によって上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、第１のＮ型低濃度領域３９となる
領域が開口するようにフォトレジストをパターニングす
る。引き続き、フォトレジストをイオン注入阻止膜とし
て用いて、Ｎ型不純物（図示せず）をイオン注入する。
その後、硫酸を用いてフォトレジストを除去する。続い
て、熱処理を行い、不純物を拡散させ、第１および第２
のＰ型低濃度領域３７、７１と第１および第２のＮ型低
濃度領域３９、７３を形成する。なお、第１および第２
のＰ型低濃度領域３７、７１と、第１および第２のＮ型
低濃度領域３９、７３は、導電型は同じだが、不純物濃
度が違うので分けて形成している。
ジスト（図示せず）を回転塗布法によって上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、第１のＮ型低濃度領域３９となる
領域が開口するようにフォトレジストをパターニングす
る。引き続き、フォトレジストをイオン注入阻止膜とし
て用いて、Ｎ型不純物（図示せず）をイオン注入する。
その後、硫酸を用いてフォトレジストを除去する。続い
て、熱処理を行い、不純物を拡散させ、第１および第２
のＰ型低濃度領域３７、７１と第１および第２のＮ型低
濃度領域３９、７３を形成する。なお、第１および第２
のＰ型低濃度領域３７、７１と、第１および第２のＮ型
低濃度領域３９、７３は、導電型は同じだが、不純物濃
度が違うので分けて形成している。
【００２４】つぎに、図７に示すように、ＳＯＩ基板１
の表面に、フォトレジスト（図示せず）を回転塗布法に
よって上部全面に形成する。つぎに所定のフォトマスク
を用いて露光処理と、現像処理を行い、Ｎ型オフセット
ドレイン領域９となる領域が開口するようにフォトレジ
ストをパターニングする。引き続き、フォトレジストを
イオン注入阻止膜として用いて、Ｎ型不純物（図示せ
ず）をイオン注入する。その後、フォトレジストを除去
する。
の表面に、フォトレジスト（図示せず）を回転塗布法に
よって上部全面に形成する。つぎに所定のフォトマスク
を用いて露光処理と、現像処理を行い、Ｎ型オフセット
ドレイン領域９となる領域が開口するようにフォトレジ
ストをパターニングする。引き続き、フォトレジストを
イオン注入阻止膜として用いて、Ｎ型不純物（図示せ
ず）をイオン注入する。その後、フォトレジストを除去
する。
【００２５】続いて、ＳＯＩ基板１の表面に、フォトレ
ジスト（図示せず）を回転塗布法によって上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、Ｐ型オフセットドレイン領域４１
となる領域が開口するようにフォトレジストをパターニ
ングする。引き続き、フォトレジストをイオン注入阻止
膜として用いて、Ｐ型不純物（図示せず）をイオン注入
する。その後、フォトレジストを除去する。続いて、酸
化処理と熱処理とを行い、シリコン酸化膜１１１を形成
し、さらに不純物を拡散させ、Ｎ型オフセットドレイン
領域９およびＰ型オフセットドレイン領域４１を形成す
る。
ジスト（図示せず）を回転塗布法によって上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、Ｐ型オフセットドレイン領域４１
となる領域が開口するようにフォトレジストをパターニ
ングする。引き続き、フォトレジストをイオン注入阻止
膜として用いて、Ｐ型不純物（図示せず）をイオン注入
する。その後、フォトレジストを除去する。続いて、酸
化処理と熱処理とを行い、シリコン酸化膜１１１を形成
し、さらに不純物を拡散させ、Ｎ型オフセットドレイン
領域９およびＰ型オフセットドレイン領域４１を形成す
る。
【００２６】次に、図８に示すように、フォトレジスト
２５を回転塗布法によってＳＯＩ基板１の上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、素子領域が開口するようにフォト
レジスト２５をパターニングする。続いて、フォトレジ
スト２５開口内のシリコン酸化膜（図示せず）を完全に
除去し、その後、フォトレジスト２５を除去する。
２５を回転塗布法によってＳＯＩ基板１の上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、素子領域が開口するようにフォト
レジスト２５をパターニングする。続いて、フォトレジ
スト２５開口内のシリコン酸化膜（図示せず）を完全に
除去し、その後、フォトレジスト２５を除去する。
【００２７】次に、図９を示すように、酸化処理を行
い、第１のゲート酸化膜１５を形成する。引き続き、フ
ォトレジスト２５を回転塗布法によってＳＯＩ基板１の
上部全面に形成する。つぎに所定のフォトマスクを用い
て露光処理と、現像処理を行い、第２のＰ型低濃度領域
７１および第２のＮ型低濃度領域７３が開口し、さらに
第１のＰ型低濃度領域３７および第１のＮ型低濃度領域
３９内のゲート電極領域上に残存するようにフォトレジ
スト２５をパターニングする。続いて、フォトレジスト
２５開口内の第１のゲート酸化膜１５を完全に除去す
る。その後、フォトレジスト２５を除去する。
い、第１のゲート酸化膜１５を形成する。引き続き、フ
ォトレジスト２５を回転塗布法によってＳＯＩ基板１の
上部全面に形成する。つぎに所定のフォトマスクを用い
て露光処理と、現像処理を行い、第２のＰ型低濃度領域
７１および第２のＮ型低濃度領域７３が開口し、さらに
第１のＰ型低濃度領域３７および第１のＮ型低濃度領域
３９内のゲート電極領域上に残存するようにフォトレジ
スト２５をパターニングする。続いて、フォトレジスト
２５開口内の第１のゲート酸化膜１５を完全に除去す
る。その後、フォトレジスト２５を除去する。
【００２８】次に、図１０に示すように、酸化処理を行
い、第２のゲート酸化膜１０１を形成する。続いて、ゲ
ート電極材料（図示せず）をＳＯＩ基板１の上部全面に
形成する。引き続き、フォトレジスト（図示せず）を回
転塗布法によってＳＯＩ基板１の上部全面に形成する。
つぎに所定のフォトマスクを用いて露光処理と、現像処
理を行い、ゲート電極２１を形成する領域上に残存する
ようにフォトレジストをパターニングする。つづいて、
フォトレジスト開口内のゲート電極材料を完全に除去す
るまでエッチングし、ゲート電極２１を形成する。その
後、フォトレジストを除去する。
い、第２のゲート酸化膜１０１を形成する。続いて、ゲ
ート電極材料（図示せず）をＳＯＩ基板１の上部全面に
形成する。引き続き、フォトレジスト（図示せず）を回
転塗布法によってＳＯＩ基板１の上部全面に形成する。
つぎに所定のフォトマスクを用いて露光処理と、現像処
理を行い、ゲート電極２１を形成する領域上に残存する
ようにフォトレジストをパターニングする。つづいて、
フォトレジスト開口内のゲート電極材料を完全に除去す
るまでエッチングし、ゲート電極２１を形成する。その
後、フォトレジストを除去する。
【００２９】続いて、図１１に示すように、フォトレジ
スト（図示せず）を回転塗布法によってＳＯＩ基板１の
上部全面に形成する。つぎに所定のフォトマスクを用い
て露光処理と、現像処理を行い、Ｎ型オフセットドレイ
ン領域９と、第１および第２のＮ型低濃度領域３９、７
３に残存するようにフォトレジストをパターニングす
る。引き続き、フォトレジストをイオン注入阻止膜とし
て用いて、さらにゲート電極２１に対し自己整合的に、
Ｎ型不純物をイオン注入し、Ｎ型ライトドープ層８１を
形成する。その後、フォトレジストを除去する。
スト（図示せず）を回転塗布法によってＳＯＩ基板１の
上部全面に形成する。つぎに所定のフォトマスクを用い
て露光処理と、現像処理を行い、Ｎ型オフセットドレイ
ン領域９と、第１および第２のＮ型低濃度領域３９、７
３に残存するようにフォトレジストをパターニングす
る。引き続き、フォトレジストをイオン注入阻止膜とし
て用いて、さらにゲート電極２１に対し自己整合的に、
Ｎ型不純物をイオン注入し、Ｎ型ライトドープ層８１を
形成する。その後、フォトレジストを除去する。
【００３０】引き続き、フォトレジスト２５を回転塗布
法によってＳＯＩ基板１の上部全面に形成する。つぎに
所定のフォトマスクを用いて露光処理と、現像処理を行
い、Ｐ型オフセットドレイン領域４１と、第１および第
２のＰ型低濃度領域３７、７１上に残存するようにフォ
トレジスト２５をパターニングする。引き続き、フォト
レジストをイオン注入阻止膜として用いて、さらにゲー
ト電極２１に対し自己整合的に、Ｐ型不純物をイオン注
入し、Ｐ型ライトドープ層８３を形成する。その後、フ
ォトレジスト２５を除去する。
法によってＳＯＩ基板１の上部全面に形成する。つぎに
所定のフォトマスクを用いて露光処理と、現像処理を行
い、Ｐ型オフセットドレイン領域４１と、第１および第
２のＰ型低濃度領域３７、７１上に残存するようにフォ
トレジスト２５をパターニングする。引き続き、フォト
レジストをイオン注入阻止膜として用いて、さらにゲー
ト電極２１に対し自己整合的に、Ｐ型不純物をイオン注
入し、Ｐ型ライトドープ層８３を形成する。その後、フ
ォトレジスト２５を除去する。
【００３１】続いて、図１２に示すように、サイドウォ
ール材料（図示せず）をＳＯＩ基板１の上部全面に形成
する。続いて、平坦部のサイドウォール材料を完全に除
去する程度に全面エッチングし、サイドウォール７９を
形成する。
ール材料（図示せず）をＳＯＩ基板１の上部全面に形成
する。続いて、平坦部のサイドウォール材料を完全に除
去する程度に全面エッチングし、サイドウォール７９を
形成する。
【００３２】引き続き、フォトレジスト（図示せず）を
回転塗布法によってＳＯＩ基板１の上部全面に形成す
る。つぎに所定のフォトマスクを用いて露光処理と、現
像処理を行い、Ｎ型オフセットドレイン領域９と、第１
および第２のＮ型低濃度領域３９、７３上に残存するよ
うにフォトレジストをパターニングする。続いて、フォ
トレジストをイオン注入阻止膜として用いて、さらにゲ
ート電極２１に対し自己整合的に、Ｎ型不純物をイオン
注入し、Ｎ型ドレイン領域５とＮ型ソース領域７とＮ型
高濃度領域８５とを形成する。その後、フォトレジスト
を除去する。
回転塗布法によってＳＯＩ基板１の上部全面に形成す
る。つぎに所定のフォトマスクを用いて露光処理と、現
像処理を行い、Ｎ型オフセットドレイン領域９と、第１
および第２のＮ型低濃度領域３９、７３上に残存するよ
うにフォトレジストをパターニングする。続いて、フォ
トレジストをイオン注入阻止膜として用いて、さらにゲ
ート電極２１に対し自己整合的に、Ｎ型不純物をイオン
注入し、Ｎ型ドレイン領域５とＮ型ソース領域７とＮ型
高濃度領域８５とを形成する。その後、フォトレジスト
を除去する。
【００３３】引き続き、フォトレジスト２５を回転塗布
法によってＳＯＩ基板１の上部全面に形成する。つぎに
所定のフォトマスクを用いて露光処理と、現像処理を行
い、Ｐ型オフセットドレイン領域４１と、第１および第
２のＰ型低濃度領域３７、７１上に残存するようにフォ
トレジスト２５をパターニングする。続いて、フォトレ
ジスト２５をイオン注入阻止膜として用いて、さらにゲ
ート電極２１に対し自己整合的に、Ｐ型不純物をイオン
注入し、Ｐ型ドレイン領域３５とＰ型ソース領域３３と
Ｐ型高濃度領域８９とを形成する。その後、フォトレジ
ストを除去する。
法によってＳＯＩ基板１の上部全面に形成する。つぎに
所定のフォトマスクを用いて露光処理と、現像処理を行
い、Ｐ型オフセットドレイン領域４１と、第１および第
２のＰ型低濃度領域３７、７１上に残存するようにフォ
トレジスト２５をパターニングする。続いて、フォトレ
ジスト２５をイオン注入阻止膜として用いて、さらにゲ
ート電極２１に対し自己整合的に、Ｐ型不純物をイオン
注入し、Ｐ型ドレイン領域３５とＰ型ソース領域３３と
Ｐ型高濃度領域８９とを形成する。その後、フォトレジ
ストを除去する。
【００３４】次に、図２に示すように、絶縁膜２３を全
面に被膜形成する。その後、窒素雰囲気中で熱処理を加
える。このことによって、Ｎ型ドレイン領域５とＮ型ソ
ース領域７とＮ型高濃度領域８５とＰ型ドレイン領域３
５とＰ型ソース領域３３とＰ型高濃度領域８９とにイオ
ン注入した不純物を活性化させる。この窒素雰囲気中の
熱処理は、絶縁膜２３の表面平坦化も兼ねる。
面に被膜形成する。その後、窒素雰囲気中で熱処理を加
える。このことによって、Ｎ型ドレイン領域５とＮ型ソ
ース領域７とＮ型高濃度領域８５とＰ型ドレイン領域３
５とＰ型ソース領域３３とＰ型高濃度領域８９とにイオ
ン注入した不純物を活性化させる。この窒素雰囲気中の
熱処理は、絶縁膜２３の表面平坦化も兼ねる。
【００３５】つぎに、フォトレジスト（図示せず）を回
転塗布法によって絶縁膜２３の上部全面に形成する。次
に所定のフォトマスクを用いて露光処理と、現像処理を
行い、コンタクトホール３１を形成する領域が開口する
ようにフォトレジストをパターニングする。
転塗布法によって絶縁膜２３の上部全面に形成する。次
に所定のフォトマスクを用いて露光処理と、現像処理を
行い、コンタクトホール３１を形成する領域が開口する
ようにフォトレジストをパターニングする。
【００３６】引き続き、フォトレジスト開口内の絶縁膜
２３を完全に除去するまでエッチングし、コンタクトホ
ール３１を形成する。その後、フォトレジストを除去す
る。
２３を完全に除去するまでエッチングし、コンタクトホ
ール３１を形成する。その後、フォトレジストを除去す
る。
【００３７】続いて、ＳＯＩ基板１の上部全面に、金属
電極を形成するための金属電極材料（図示せず）を被膜
形成する。
電極を形成するための金属電極材料（図示せず）を被膜
形成する。
【００３８】つぎに、フォトレジスト（図示せず）を回
転塗布法により、金属電極材料（図示せず）の上部全面
に形成する。引き続き、所定のフォトマスクを用いて、
露光処理と、現像処理を行い、フォトレジストを金属電
極１１となる領域上に残存するようにパターニングす
る。
転塗布法により、金属電極材料（図示せず）の上部全面
に形成する。引き続き、所定のフォトマスクを用いて、
露光処理と、現像処理を行い、フォトレジストを金属電
極１１となる領域上に残存するようにパターニングす
る。
【００３９】引き続き、フォトレジスト（図示せず）を
エッチングマスクとして使用して、フォトレジスト開口
内の金属電極材料を完全に除去するまでエッチングし、
金属電極１１を形成する。その後、フォトレジストを除
去する。
エッチングマスクとして使用して、フォトレジスト開口
内の金属電極材料を完全に除去するまでエッチングし、
金属電極１１を形成する。その後、フォトレジストを除
去する。
【００４０】このようにして、図２に示すような従来の
技術における、ＳＯＩ基板上に形成した高耐圧Ｎチャネ
ルＭＯＳＦＥＴ２７と、高耐圧ＰチャネルＭＯＳＦＥＴ
２９と、低耐圧ＮチャネルＭＯＳＦＥＴ７５と、低耐圧
ＰチャネルＭＯＳＦＥＴ７７とを製造することができ
る。
技術における、ＳＯＩ基板上に形成した高耐圧Ｎチャネ
ルＭＯＳＦＥＴ２７と、高耐圧ＰチャネルＭＯＳＦＥＴ
２９と、低耐圧ＮチャネルＭＯＳＦＥＴ７５と、低耐圧
ＰチャネルＭＯＳＦＥＴ７７とを製造することができ
る。
【００４１】
【発明が解決しようとする課題】上述したようなＳＯＩ
基板を用いた半導体装置であるＩＣチップを動作させる
際には、支持基板１７を接地または所定電圧でバイアス
する必要がある。そうすることによって、ＩＣチップの
動作を安定化させることができるからである。しかしな
がら、図２に示したように、ＳＯＩ基板上にＣＭＯＳト
ランジスタを形成したＩＣチップを駆動する場合に、シ
リコンの支持基板１７を接地またはバイアスすると、次
に記すような問題が発生する。
基板を用いた半導体装置であるＩＣチップを動作させる
際には、支持基板１７を接地または所定電圧でバイアス
する必要がある。そうすることによって、ＩＣチップの
動作を安定化させることができるからである。しかしな
がら、図２に示したように、ＳＯＩ基板上にＣＭＯＳト
ランジスタを形成したＩＣチップを駆動する場合に、シ
リコンの支持基板１７を接地またはバイアスすると、次
に記すような問題が発生する。
【００４２】すなわち、ＣＭＯＳトランジスタを構成す
るＭＯＳＦＥＴにおいて、支持基板１７と表面シリコン
層に形成されたＰ型低濃度領域またはＮ型低濃度領域の
電位が異なることになる。例えば、図２に示すように、
支持基板１７を接地すると、高耐圧ＮチャネルＭＯＳＦ
ＥＴ２７の第１のＰ型低濃度領域３７は接地電位にする
が、高耐圧ＰチャネルＭＯＳＦＥＴ２９の第１のＮ型低
濃度領域３９は、ＣＭＯＳ動作をさせるために電源電位
（印加電圧ＶＤＤによる）にしなければならない。その
ため、第１のＮ型低濃度領域３９と支持基板１７との間
に電位差が生じることになる。
るＭＯＳＦＥＴにおいて、支持基板１７と表面シリコン
層に形成されたＰ型低濃度領域またはＮ型低濃度領域の
電位が異なることになる。例えば、図２に示すように、
支持基板１７を接地すると、高耐圧ＮチャネルＭＯＳＦ
ＥＴ２７の第１のＰ型低濃度領域３７は接地電位にする
が、高耐圧ＰチャネルＭＯＳＦＥＴ２９の第１のＮ型低
濃度領域３９は、ＣＭＯＳ動作をさせるために電源電位
（印加電圧ＶＤＤによる）にしなければならない。その
ため、第１のＮ型低濃度領域３９と支持基板１７との間
に電位差が生じることになる。
【００４３】そこで、図２における１個の高耐圧Ｐチャ
ネルＭＯＳＦＥＴ２９の部分のみを拡大して示す図１
３、図１４によって、このような電位差の発生による問
題点について説明する。なお、この断面図では、図示の
都合上一部のハッチングを省略している。以下、図１３
と図１４を交互に参照して説明する。図１３における第
１のＮ型低濃度領域３９と、Ｐ型ソース領域３３および
Ｐ型ライトドープ層８３とはＰＮ接合を形成し、そのＰ
Ｎ接合付近では、第１のＮ型低濃度領域３９の多数キャ
リアである電子とＰ型ソース領域３３およびＰ型ライト
ドープ層８３の多数キャリアであるホールが再結合し、
図１３に示すように第１の空乏層４３が形成される。ま
た、通常はＰ型ソース領域３３とＰ型ライトドープ層８
３及び第１のＮ型低濃度領域３９に印加電圧ＶＤＤが供
給されている。
ネルＭＯＳＦＥＴ２９の部分のみを拡大して示す図１
３、図１４によって、このような電位差の発生による問
題点について説明する。なお、この断面図では、図示の
都合上一部のハッチングを省略している。以下、図１３
と図１４を交互に参照して説明する。図１３における第
１のＮ型低濃度領域３９と、Ｐ型ソース領域３３および
Ｐ型ライトドープ層８３とはＰＮ接合を形成し、そのＰ
Ｎ接合付近では、第１のＮ型低濃度領域３９の多数キャ
リアである電子とＰ型ソース領域３３およびＰ型ライト
ドープ層８３の多数キャリアであるホールが再結合し、
図１３に示すように第１の空乏層４３が形成される。ま
た、通常はＰ型ソース領域３３とＰ型ライトドープ層８
３及び第１のＮ型低濃度領域３９に印加電圧ＶＤＤが供
給されている。
【００４４】そして、第１のＮ型低濃度領域３９への印
加電圧ＶＤＤの値を正電圧側に高くしていくと、境界面
４５付近の電子が排斥され、第２の空乏層４７が形成さ
れるようになる。さらに印加電圧ＶＤＤを高くしていく
と、境界面４５付近にホールからなる反転層４９が形成
され、やがて、埋め込み酸化膜１９から延びる第２の空
乏層４７とＰ型ソース領域３３付近の第１の空乏層４３
とが、図１４に示すようにつながってしまう。
加電圧ＶＤＤの値を正電圧側に高くしていくと、境界面
４５付近の電子が排斥され、第２の空乏層４７が形成さ
れるようになる。さらに印加電圧ＶＤＤを高くしていく
と、境界面４５付近にホールからなる反転層４９が形成
され、やがて、埋め込み酸化膜１９から延びる第２の空
乏層４７とＰ型ソース領域３３付近の第１の空乏層４３
とが、図１４に示すようにつながってしまう。
【００４５】このような状態になると、埋め込み酸化膜
１９から延びる第２の空乏層４７と、Ｐ型ソース領域３
３付近の第１の空乏層４３および埋め込み酸化膜１９と
が、直列接続された容量となってしまい、次のような現
象が発生する。すなわち、第１のＮ型低濃度領域３９と
Ｐ型ソース領域３３との電位障壁が、支持基板１７とＰ
型ソース領域３３との電位差によって引き下げられ、図
１４の矢印ａで示すように、Ｐ型ソース領域３３から反
転層４９にキャリア（ホール）５１が供給されてしま
う。
１９から延びる第２の空乏層４７と、Ｐ型ソース領域３
３付近の第１の空乏層４３および埋め込み酸化膜１９と
が、直列接続された容量となってしまい、次のような現
象が発生する。すなわち、第１のＮ型低濃度領域３９と
Ｐ型ソース領域３３との電位障壁が、支持基板１７とＰ
型ソース領域３３との電位差によって引き下げられ、図
１４の矢印ａで示すように、Ｐ型ソース領域３３から反
転層４９にキャリア（ホール）５１が供給されてしま
う。
【００４６】一方、Ｐ型ドレイン領域３５とＰ型オフセ
ットドレイン領域４１とは、通常、第１のＮ型低濃度領
域３９と逆バイアスになるようにドレイン電圧Ｖｄが印
加されているので、反転層４９から、Ｐ型オフセットド
レイン領域４１へキャリア（ホール）５１が流れ込む。
こうしたことから、境界面４５に沿って矢印ｂで示すよ
うに流れるリーク電流が発生し、チャネル電流以外の電
流経路が形成されることになる。このようにリーク電流
が発生すると、ゲート電極２１への印加電圧によって、
チャネルがオンしていない場合でも電流が流れてしま
い、ＭＯＳＦＥＴに流れる電流をゲート電極２１への印
加電圧によって正確に制御できなくなってしまう。
ットドレイン領域４１とは、通常、第１のＮ型低濃度領
域３９と逆バイアスになるようにドレイン電圧Ｖｄが印
加されているので、反転層４９から、Ｐ型オフセットド
レイン領域４１へキャリア（ホール）５１が流れ込む。
こうしたことから、境界面４５に沿って矢印ｂで示すよ
うに流れるリーク電流が発生し、チャネル電流以外の電
流経路が形成されることになる。このようにリーク電流
が発生すると、ゲート電極２１への印加電圧によって、
チャネルがオンしていない場合でも電流が流れてしま
い、ＭＯＳＦＥＴに流れる電流をゲート電極２１への印
加電圧によって正確に制御できなくなってしまう。
【００４７】つまり、第１のＮ型低濃度領域３９に印加
される電圧ＶＤＤと支持基板１７との間の電位差によっ
て、埋め込み酸化膜１９との境界面４５に沿って流れる
リーク電流が発生し、ＭＯＳＦＥＴの電流制御が不正確
になるという問題があった。以上の問題は、高耐圧Ｐチ
ャネルＭＯＳＦＥＴ２９だけではなく、高耐圧Ｎチャネ
ルＭＯＳＦＥＴ２７にも起こり得る。図２に示した高耐
圧ＮチャネルＭＯＳＦＥＴ２７の場合、第１のＰ型低濃
度領域３７を接地したことにより支持基板１７との電位
差が発生しないため、第１のＰ型低濃度領域３７と埋め
込み酸化膜１９との境界面に沿ってリーク電流は発生し
ない。
される電圧ＶＤＤと支持基板１７との間の電位差によっ
て、埋め込み酸化膜１９との境界面４５に沿って流れる
リーク電流が発生し、ＭＯＳＦＥＴの電流制御が不正確
になるという問題があった。以上の問題は、高耐圧Ｐチ
ャネルＭＯＳＦＥＴ２９だけではなく、高耐圧Ｎチャネ
ルＭＯＳＦＥＴ２７にも起こり得る。図２に示した高耐
圧ＮチャネルＭＯＳＦＥＴ２７の場合、第１のＰ型低濃
度領域３７を接地したことにより支持基板１７との電位
差が発生しないため、第１のＰ型低濃度領域３７と埋め
込み酸化膜１９との境界面に沿ってリーク電流は発生し
ない。
【００４８】ところが、支持基板１７に電源電圧ＶＤＤ
を印加した場合には、高耐圧ＰチャネルＭＯＳＦＥＴ２
９の第１のＮ型低濃度領域３９には電源電圧ＶＤＤが印
加されるため、リーク電流の発生は無くなるが、高耐圧
ＮチャネルＭＯＳＦＥＴ２７の第１のＰ型低濃度領域３
７は接地電位にするため、第１のＰ型低濃度領域３７と
支持基板１７との間に電位差が生じ、リーク電流が発生
してしまう。
を印加した場合には、高耐圧ＰチャネルＭＯＳＦＥＴ２
９の第１のＮ型低濃度領域３９には電源電圧ＶＤＤが印
加されるため、リーク電流の発生は無くなるが、高耐圧
ＮチャネルＭＯＳＦＥＴ２７の第１のＰ型低濃度領域３
７は接地電位にするため、第１のＰ型低濃度領域３７と
支持基板１７との間に電位差が生じ、リーク電流が発生
してしまう。
【００４９】すなわち、ＳＯＩ基板上でＣＭＯＳトラン
ジスタを構成するＮチャネルＭＯＳＦＥＴとＰチャネル
ＭＯＳＦＥＴのうちのいずれか一方で、上述したリーク
電流による問題が発生することになる。また、ＣＭＯＳ
トランジスタの場合に限らず、ＳＯＩ基板上にＮチャネ
ルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴが混在して設
けられた半導体装置においては、同様の問題が発生す
る。
ジスタを構成するＮチャネルＭＯＳＦＥＴとＰチャネル
ＭＯＳＦＥＴのうちのいずれか一方で、上述したリーク
電流による問題が発生することになる。また、ＣＭＯＳ
トランジスタの場合に限らず、ＳＯＩ基板上にＮチャネ
ルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴが混在して設
けられた半導体装置においては、同様の問題が発生す
る。
【００５０】〔発明の目的〕本発明の目的は、上記の課
題を解決して、ＣＭＯＳトランジスタにおけるリーク電
流を無くすことが可能な半導体装置およびその製造方法
を提供することである。
題を解決して、ＣＭＯＳトランジスタにおけるリーク電
流を無くすことが可能な半導体装置およびその製造方法
を提供することである。
【００５１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置およびその製造方法は、下記記
載の構造および製造方法を採用する。
に、本発明の半導体装置およびその製造方法は、下記記
載の構造および製造方法を採用する。
【００５２】本発明の半導体装置は、支持基板と埋め込
み酸化膜と表面シリコン層からなるＳＯＩ基板に、高耐
圧Ｎチャネル電界効果トランジスタと高耐圧Ｐチャネル
電界効果トランジスタを設けた半導体装置であって、前
記高耐圧Ｎチャネル電界効果トランジスタは、前記表面
シリコン層に設けた第１のＰ型低濃度領域と、該第１の
Ｐ型低濃度領域に設けた第１のゲート酸化膜と、該第１
のゲート酸化膜の下部に設けたＮ型チャネルドープ層
と、前記第１のゲート酸化膜の上部に設けた前記高耐圧
Ｎチャネル電界効果トランジスタのゲート電極と、前記
高耐圧Ｎチャネル電界効果トランジスタの前記ゲート電
極の一端側に設けたＮ型ソース領域と、前記高耐圧Ｎチ
ャネル電界効果トランジスタの前記ゲート電極の他端側
に設けたＮ型オフセットドレイン領域と、該Ｎ型オフセ
ットドレイン領域内に前記高耐圧Ｎチャネル電界効果ト
ランジスタの前記ゲート電極と離間して設けたＮ型ドレ
イン領域とを有し、前記高耐圧Ｐチャネル電界効果トラ
ンジスタは、前記表面シリコン層に設けた第１のＮ型低
濃度領域と、該第１のＮ型低濃度領域に設けた第１のゲ
ート酸化膜と、該第１のゲート酸化膜の下部に設けたＰ
型チャネルドープ層と、前記第１のゲート酸化膜の上部
に設けた前記高耐圧Ｐチャネル電界効果トランジスタの
ゲート電極と、前記高耐圧Ｐチャネル電界効果トランジ
スタの前記ゲート電極の一端側に設けたＰ型ソース領域
と、前記高耐圧Ｐチャネル電界効果トランジスタの前記
ゲート電極の他端側に設けたＰ型オフセットドレイン領
域と、該Ｐ型オフセットドレイン領域内に前記高耐圧Ｐ
チャネル電界効果トランジスタの前記ゲート電極と離間
して設けたＰ型ドレイン領域とを有することを特徴とす
る。
み酸化膜と表面シリコン層からなるＳＯＩ基板に、高耐
圧Ｎチャネル電界効果トランジスタと高耐圧Ｐチャネル
電界効果トランジスタを設けた半導体装置であって、前
記高耐圧Ｎチャネル電界効果トランジスタは、前記表面
シリコン層に設けた第１のＰ型低濃度領域と、該第１の
Ｐ型低濃度領域に設けた第１のゲート酸化膜と、該第１
のゲート酸化膜の下部に設けたＮ型チャネルドープ層
と、前記第１のゲート酸化膜の上部に設けた前記高耐圧
Ｎチャネル電界効果トランジスタのゲート電極と、前記
高耐圧Ｎチャネル電界効果トランジスタの前記ゲート電
極の一端側に設けたＮ型ソース領域と、前記高耐圧Ｎチ
ャネル電界効果トランジスタの前記ゲート電極の他端側
に設けたＮ型オフセットドレイン領域と、該Ｎ型オフセ
ットドレイン領域内に前記高耐圧Ｎチャネル電界効果ト
ランジスタの前記ゲート電極と離間して設けたＮ型ドレ
イン領域とを有し、前記高耐圧Ｐチャネル電界効果トラ
ンジスタは、前記表面シリコン層に設けた第１のＮ型低
濃度領域と、該第１のＮ型低濃度領域に設けた第１のゲ
ート酸化膜と、該第１のゲート酸化膜の下部に設けたＰ
型チャネルドープ層と、前記第１のゲート酸化膜の上部
に設けた前記高耐圧Ｐチャネル電界効果トランジスタの
ゲート電極と、前記高耐圧Ｐチャネル電界効果トランジ
スタの前記ゲート電極の一端側に設けたＰ型ソース領域
と、前記高耐圧Ｐチャネル電界効果トランジスタの前記
ゲート電極の他端側に設けたＰ型オフセットドレイン領
域と、該Ｐ型オフセットドレイン領域内に前記高耐圧Ｐ
チャネル電界効果トランジスタの前記ゲート電極と離間
して設けたＰ型ドレイン領域とを有することを特徴とす
る。
【００５３】本発明の半導体装置は、高耐圧Ｎチャネル
電界効果トランジスタと高耐圧Ｐチャネル電界効果トラ
ンジスタと低耐圧Ｎチャネル電界効果トランジスタと低
耐圧Ｐチャネル電界効果トランジスタを設けた半導体装
置であって、前記低耐圧Ｎチャネル電界効果トランジス
タは、前記表面シリコン層に設けた第２のＰ型低濃度領
域と、該第２のＰ型低濃度領域に設けた第２のゲート酸
化膜と、該第２のゲート酸化膜の上部に設けた前記低耐
圧Ｎチャネル電界効果トランジスタのゲート電極と、前
記低耐圧Ｎチャネル電界効果トランジスタの前記ゲート
電極の両側に設けたＮ型高濃度領域とを有し、前記低耐
圧Ｐチャネル電界効果トランジスタは、前記表面シリコ
ン層に設けた第２のＮ型低濃度領域と、該第２のＮ型低
濃度領域に設けた第２のゲート酸化膜と、該第２のゲー
ト酸化膜の上部に設けた前記低耐圧Ｐチャネル電界効果
トランジスタのゲート電極と、前記低耐圧Ｐチャネル電
界効果トランジスタの前記ゲート電極の両側に設けたＰ
型高濃度領域とを有することを特徴とする。
電界効果トランジスタと高耐圧Ｐチャネル電界効果トラ
ンジスタと低耐圧Ｎチャネル電界効果トランジスタと低
耐圧Ｐチャネル電界効果トランジスタを設けた半導体装
置であって、前記低耐圧Ｎチャネル電界効果トランジス
タは、前記表面シリコン層に設けた第２のＰ型低濃度領
域と、該第２のＰ型低濃度領域に設けた第２のゲート酸
化膜と、該第２のゲート酸化膜の上部に設けた前記低耐
圧Ｎチャネル電界効果トランジスタのゲート電極と、前
記低耐圧Ｎチャネル電界効果トランジスタの前記ゲート
電極の両側に設けたＮ型高濃度領域とを有し、前記低耐
圧Ｐチャネル電界効果トランジスタは、前記表面シリコ
ン層に設けた第２のＮ型低濃度領域と、該第２のＮ型低
濃度領域に設けた第２のゲート酸化膜と、該第２のゲー
ト酸化膜の上部に設けた前記低耐圧Ｐチャネル電界効果
トランジスタのゲート電極と、前記低耐圧Ｐチャネル電
界効果トランジスタの前記ゲート電極の両側に設けたＰ
型高濃度領域とを有することを特徴とする。
【００５４】本発明の半導体装置は、前記高耐圧Ｎチャ
ネル電界効果トランジスタは、前記高耐圧Ｎチャネル電
界効果トランジスタの前記ゲート電極の側面に設けたサ
イドウォールと、前記Ｎ型ソース領域と前記Ｎ型チャネ
ルドープ層との間に設けたＮ型ライトドープ層を有し、
前記高耐圧Ｐチャネル電界効果トランジスタは、前記高
耐圧Ｐチャネル電界効果トランジスタの前記ゲート電極
の側面に設けたサイドウォールと、前記Ｐ型ソース領域
と前記Ｐ型チャネルドープ層との間に設けたＰ型ライト
ドープ層を有し、前記低耐圧Ｎチャネル電界効果トラン
ジスタは、前記低耐圧Ｎチャネル電界効果トランジスタ
の前記ゲート電極の側面に設けたサイドウォールと、前
記Ｎ型高濃度領域と前記低耐圧Ｎチャネル電界効果トラ
ンジスタの前記ゲート電極との間に設けたＮ型ライドド
ープ層を有し、前記低耐圧Ｐチャネル電界効果トランジ
スタは、前記低耐圧Ｐチャネル電界効果トランジスタの
前記ゲート電極の側面に設けたサイドウォールと、前記
Ｐ型高濃度領域と前記低耐圧Ｐチャネル電界効果トラン
ジスタの前記ゲート電極との間に設けたＰ型ライトドー
プ層を有することを特徴とする。
ネル電界効果トランジスタは、前記高耐圧Ｎチャネル電
界効果トランジスタの前記ゲート電極の側面に設けたサ
イドウォールと、前記Ｎ型ソース領域と前記Ｎ型チャネ
ルドープ層との間に設けたＮ型ライトドープ層を有し、
前記高耐圧Ｐチャネル電界効果トランジスタは、前記高
耐圧Ｐチャネル電界効果トランジスタの前記ゲート電極
の側面に設けたサイドウォールと、前記Ｐ型ソース領域
と前記Ｐ型チャネルドープ層との間に設けたＰ型ライト
ドープ層を有し、前記低耐圧Ｎチャネル電界効果トラン
ジスタは、前記低耐圧Ｎチャネル電界効果トランジスタ
の前記ゲート電極の側面に設けたサイドウォールと、前
記Ｎ型高濃度領域と前記低耐圧Ｎチャネル電界効果トラ
ンジスタの前記ゲート電極との間に設けたＮ型ライドド
ープ層を有し、前記低耐圧Ｐチャネル電界効果トランジ
スタは、前記低耐圧Ｐチャネル電界効果トランジスタの
前記ゲート電極の側面に設けたサイドウォールと、前記
Ｐ型高濃度領域と前記低耐圧Ｐチャネル電界効果トラン
ジスタの前記ゲート電極との間に設けたＰ型ライトドー
プ層を有することを特徴とする。
【００５５】本発明の半導体装置は、前記オフセットド
レイン領域の深さが、前記ドレイン領域の深さより深い
ことを特徴とする。
レイン領域の深さが、前記ドレイン領域の深さより深い
ことを特徴とする。
【００５６】本発明の半導体装置の製造方法は、支持基
板と埋め込み酸化膜と表面シリコン層からなるＳＯＩ基
板に、高耐圧Ｎチャネル電界効果トランジスタと高耐圧
Ｐチャネル電界効果トランジスタを有する半導体装置の
製造方法であって、前記ＳＯＩ基板の前記表面シリコン
層の表面にパッド酸化膜と、シリコン窒化膜を形成し、
フォトエッチング処理を行うことにより素子領域上に該
シリコン窒化膜と前記パッド酸化膜が残存するようにパ
ターニングする工程と、前記ＳＯＩ基板の素子分離領域
にフィールド酸化膜を形成する工程と、前記シリコン窒
化膜と前記パッド酸化膜を除去する工程と、不純物原子
を選択的にイオン注入して、前記高耐圧Ｎチャネル電界
効果トランジスタの形成領域に第１のＰ型低濃度領域
と、前記高耐圧Ｐチャネル電界効果トランジスタの形成
領域に第１のＮ型低濃度領域を形成する工程と、不純物
原子を選択的にイオン注入して、前記高耐圧Ｎチャネル
電界効果トランジスタの形成領域にＮ型オフセットドレ
イン領域と、前記高耐圧Ｐチャネル電界効果トランジス
タの形成領域にＰ型オフセットドレイン領域を形成する
工程と、前記表面シリコン層の表面に第１のゲート酸化
膜を形成する工程と、不純物原子を選択的にイオン注入
して、前記高耐圧Ｎチャネル電界効果トランジスタの形
成領域にＮ型チャネルドープ層と、前記高耐圧Ｐチャネ
ル電界効果トランジスタの形成領域にＰ型チャネルドー
プ層を形成する工程と、ゲート電極材料を全面に形成
し、フォトエッチング処理を行うことにより前記高耐圧
Ｎチャネル電界効果トランジスタと前記高耐圧Ｐチャネ
ル電界効果トランジスタのゲート電極を形成する工程
と、不純物原子を選択的にイオン注入して、前記高耐圧
Ｎチャネル電界効果トランジスタの形成領域にＮ型ドレ
イン領域及びＮ型ソース領域と、前記高耐圧Ｐチャネル
電界効果トランジスタの形成領域にＰ型ドレイン領域及
びＰ型ソース領域を形成する工程と、絶縁膜を全面に形
成し、フォトエッチング処理を行うことによりコンタク
トホールを形成する工程と、金属電極材料を全面に形成
し、フォトエッチング処理を行うことにより金属電極を
形成する工程とを有することを特徴とする。
板と埋め込み酸化膜と表面シリコン層からなるＳＯＩ基
板に、高耐圧Ｎチャネル電界効果トランジスタと高耐圧
Ｐチャネル電界効果トランジスタを有する半導体装置の
製造方法であって、前記ＳＯＩ基板の前記表面シリコン
層の表面にパッド酸化膜と、シリコン窒化膜を形成し、
フォトエッチング処理を行うことにより素子領域上に該
シリコン窒化膜と前記パッド酸化膜が残存するようにパ
ターニングする工程と、前記ＳＯＩ基板の素子分離領域
にフィールド酸化膜を形成する工程と、前記シリコン窒
化膜と前記パッド酸化膜を除去する工程と、不純物原子
を選択的にイオン注入して、前記高耐圧Ｎチャネル電界
効果トランジスタの形成領域に第１のＰ型低濃度領域
と、前記高耐圧Ｐチャネル電界効果トランジスタの形成
領域に第１のＮ型低濃度領域を形成する工程と、不純物
原子を選択的にイオン注入して、前記高耐圧Ｎチャネル
電界効果トランジスタの形成領域にＮ型オフセットドレ
イン領域と、前記高耐圧Ｐチャネル電界効果トランジス
タの形成領域にＰ型オフセットドレイン領域を形成する
工程と、前記表面シリコン層の表面に第１のゲート酸化
膜を形成する工程と、不純物原子を選択的にイオン注入
して、前記高耐圧Ｎチャネル電界効果トランジスタの形
成領域にＮ型チャネルドープ層と、前記高耐圧Ｐチャネ
ル電界効果トランジスタの形成領域にＰ型チャネルドー
プ層を形成する工程と、ゲート電極材料を全面に形成
し、フォトエッチング処理を行うことにより前記高耐圧
Ｎチャネル電界効果トランジスタと前記高耐圧Ｐチャネ
ル電界効果トランジスタのゲート電極を形成する工程
と、不純物原子を選択的にイオン注入して、前記高耐圧
Ｎチャネル電界効果トランジスタの形成領域にＮ型ドレ
イン領域及びＮ型ソース領域と、前記高耐圧Ｐチャネル
電界効果トランジスタの形成領域にＰ型ドレイン領域及
びＰ型ソース領域を形成する工程と、絶縁膜を全面に形
成し、フォトエッチング処理を行うことによりコンタク
トホールを形成する工程と、金属電極材料を全面に形成
し、フォトエッチング処理を行うことにより金属電極を
形成する工程とを有することを特徴とする。
【００５７】本発明の半導体装置の製造方法は、前記Ｎ
型及びＰ型チャネルドープ層を形成する工程と、前記第
１のゲート酸化膜を形成する工程との順番を逆にして、
前記Ｎ型及びＰ型チャネルドープ層を形成した工程後
に、前記第１のゲート酸化膜を形成する工程を行うこと
を特徴とする。
型及びＰ型チャネルドープ層を形成する工程と、前記第
１のゲート酸化膜を形成する工程との順番を逆にして、
前記Ｎ型及びＰ型チャネルドープ層を形成した工程後
に、前記第１のゲート酸化膜を形成する工程を行うこと
を特徴とする。
【００５８】本発明の半導体装置の製造方法は、支持基
板と埋め込み酸化膜と表面シリコン層からなるＳＯＩ基
板に、高耐圧Ｎチャネル電界効果トランジスタと高耐圧
Ｐチャネル電界効果トランジスタと低耐圧Ｎチャネル電
界効果トランジスタと低耐圧Ｐチャネル電界効果トラン
ジスタを有する半導体装置の製造方法であって、前記Ｓ
ＯＩ基板の前記表面シリコン層の表面にパッド酸化膜
と、シリコン窒化膜を形成し、フォトエッチング処理を
行うことにより素子領域上に該シリコン窒化膜と前記パ
ッド酸化膜が残存するようにパターニングする工程と、
前記ＳＯＩ基板の素子分離領域にフィールド酸化膜を形
成する工程と、前記シリコン窒化膜と前記パッド酸化膜
を除去する工程と、不純物原子を選択的にイオン注入し
て、前記低耐圧Ｎチャネル電界効果トランジスタの形成
領域に第２のＰ型低濃度領域と、前記低耐圧Ｐチャネル
電界効果トランジスタの形成領域に第２のＮ型低濃度領
域と、前記高耐圧Ｎチャネル電界効果トランジスタの形
成領域に第１のＰ型低濃度領域と、前記高耐圧Ｐチャネ
ル電界効果トランジスタの形成領域に第１のＮ型低濃度
領域を形成する工程と、不純物原子を選択的にイオン注
入して、前記高耐圧Ｎチャネル電界効果トランジスタの
形成領域にＮ型オフセットドレイン領域と、前記高耐圧
Ｐチャネル電界効果トランジスタの形成領域にＰ型オフ
セットドレイン領域を形成する工程と、前記表面シリコ
ン層の表面に第１のゲート酸化膜を形成する工程と、前
記低耐圧Ｎ及びＰチャネル電界効果トランジスタの前記
表面シリコン層表面の前記第１のゲート酸化膜を除去す
ると共に、前記高耐圧Ｎ及びＰチャネル電界効果トラン
ジスタの前記表面シリコン層表面の前記第１のゲート酸
化膜を残存させる工程と、前記低耐圧Ｎ及びＰチャネル
電界効果トランジスタの前記表面シリコン層の表面に第
２のゲート酸化膜を形成する工程と、不純物原子を選択
的にイオン注入して、前記高耐圧Ｎチャネル電界効果ト
ランジスタの形成領域にＮ型チャネルドープ層と、前記
高耐圧Ｐチャネル電界効果トランジスタの形成領域にＰ
型チャネルドープ層を形成する工程と、ゲート電極材料
を全面に形成し、フォトエッチング処理を行うことによ
り前記高耐圧Ｎチャネル電界効果トランジスタと前記高
耐圧Ｐチャネル電界効果トランジスタと前記低耐圧Ｎチ
ャネル電界効果トランジスタと前記低耐圧Ｐチャネル電
界効果トランジスタのゲート電極を形成する工程と、不
純物原子を選択的にイオン注入して、前記高耐圧Ｎチャ
ネル電界効果トランジスタの形成領域にＮ型ドレイン領
域及びＮ型ソース領域と、前記低耐圧Ｎチャネル電界効
果トランジスタの形成領域にＮ型高濃度領域と、前記高
耐圧Ｐチャネル電界効果トランジスタの形成領域にＰ型
ドレイン領域及びＰ型ソース領域と、前記低耐圧Ｐチャ
ネル電界効果トランジスタの形成領域にＰ型高濃度領域
を形成する工程と、絶縁膜を全面に形成し、フォトエッ
チング処理を行うことによりコンタクトホールを形成す
る工程と、金属電極材料を全面に形成し、フォトエッチ
ング処理を行うことにより金属電極を形成する工程とを
有することを特徴とする。
板と埋め込み酸化膜と表面シリコン層からなるＳＯＩ基
板に、高耐圧Ｎチャネル電界効果トランジスタと高耐圧
Ｐチャネル電界効果トランジスタと低耐圧Ｎチャネル電
界効果トランジスタと低耐圧Ｐチャネル電界効果トラン
ジスタを有する半導体装置の製造方法であって、前記Ｓ
ＯＩ基板の前記表面シリコン層の表面にパッド酸化膜
と、シリコン窒化膜を形成し、フォトエッチング処理を
行うことにより素子領域上に該シリコン窒化膜と前記パ
ッド酸化膜が残存するようにパターニングする工程と、
前記ＳＯＩ基板の素子分離領域にフィールド酸化膜を形
成する工程と、前記シリコン窒化膜と前記パッド酸化膜
を除去する工程と、不純物原子を選択的にイオン注入し
て、前記低耐圧Ｎチャネル電界効果トランジスタの形成
領域に第２のＰ型低濃度領域と、前記低耐圧Ｐチャネル
電界効果トランジスタの形成領域に第２のＮ型低濃度領
域と、前記高耐圧Ｎチャネル電界効果トランジスタの形
成領域に第１のＰ型低濃度領域と、前記高耐圧Ｐチャネ
ル電界効果トランジスタの形成領域に第１のＮ型低濃度
領域を形成する工程と、不純物原子を選択的にイオン注
入して、前記高耐圧Ｎチャネル電界効果トランジスタの
形成領域にＮ型オフセットドレイン領域と、前記高耐圧
Ｐチャネル電界効果トランジスタの形成領域にＰ型オフ
セットドレイン領域を形成する工程と、前記表面シリコ
ン層の表面に第１のゲート酸化膜を形成する工程と、前
記低耐圧Ｎ及びＰチャネル電界効果トランジスタの前記
表面シリコン層表面の前記第１のゲート酸化膜を除去す
ると共に、前記高耐圧Ｎ及びＰチャネル電界効果トラン
ジスタの前記表面シリコン層表面の前記第１のゲート酸
化膜を残存させる工程と、前記低耐圧Ｎ及びＰチャネル
電界効果トランジスタの前記表面シリコン層の表面に第
２のゲート酸化膜を形成する工程と、不純物原子を選択
的にイオン注入して、前記高耐圧Ｎチャネル電界効果ト
ランジスタの形成領域にＮ型チャネルドープ層と、前記
高耐圧Ｐチャネル電界効果トランジスタの形成領域にＰ
型チャネルドープ層を形成する工程と、ゲート電極材料
を全面に形成し、フォトエッチング処理を行うことによ
り前記高耐圧Ｎチャネル電界効果トランジスタと前記高
耐圧Ｐチャネル電界効果トランジスタと前記低耐圧Ｎチ
ャネル電界効果トランジスタと前記低耐圧Ｐチャネル電
界効果トランジスタのゲート電極を形成する工程と、不
純物原子を選択的にイオン注入して、前記高耐圧Ｎチャ
ネル電界効果トランジスタの形成領域にＮ型ドレイン領
域及びＮ型ソース領域と、前記低耐圧Ｎチャネル電界効
果トランジスタの形成領域にＮ型高濃度領域と、前記高
耐圧Ｐチャネル電界効果トランジスタの形成領域にＰ型
ドレイン領域及びＰ型ソース領域と、前記低耐圧Ｐチャ
ネル電界効果トランジスタの形成領域にＰ型高濃度領域
を形成する工程と、絶縁膜を全面に形成し、フォトエッ
チング処理を行うことによりコンタクトホールを形成す
る工程と、金属電極材料を全面に形成し、フォトエッチ
ング処理を行うことにより金属電極を形成する工程とを
有することを特徴とする。
【００５９】本発明の半導体装置の製造方法は、前記高
耐圧Ｎチャネル電界効果トランジスタと前記高耐圧Ｐチ
ャネル電界効果トランジスタと前記低耐圧Ｎチャネル電
界効果トランジスタと前記低耐圧Ｐチャネル電界効果ト
ランジスタの前記ゲート電極を形成した工程後で、前記
高耐圧Ｎチャネル電界効果トランジスタの形成領域にＮ
型ドレイン領域とＮ型ソース領域と、前記低耐圧Ｎチャ
ネル電界効果トランジスタの形成領域にＮ型高濃度領域
と、前記高耐圧Ｐチャネル電界効果トランジスタの形成
領域にＰ型ドレイン領域とＰ型ソース領域と、前記低耐
圧Ｐチャネル電界効果トランジスタの形成領域にＰ型高
濃度領域を形成する工程前に、不純物原子を選択的にイ
オン注入して、前記高耐圧及び低耐圧Ｎチャネル電界効
果トランジスタの形成領域にＮ型ライトドープ層と、前
記高耐圧及び低耐圧Ｐチャネル電界効果トランジスタの
形成領域にＰ型ライトドープ層を形成する工程と、絶縁
膜を全面に形成し、エッチング処理を行うことによりサ
イドウォールを形成する工程とを有することを特徴とす
る。
耐圧Ｎチャネル電界効果トランジスタと前記高耐圧Ｐチ
ャネル電界効果トランジスタと前記低耐圧Ｎチャネル電
界効果トランジスタと前記低耐圧Ｐチャネル電界効果ト
ランジスタの前記ゲート電極を形成した工程後で、前記
高耐圧Ｎチャネル電界効果トランジスタの形成領域にＮ
型ドレイン領域とＮ型ソース領域と、前記低耐圧Ｎチャ
ネル電界効果トランジスタの形成領域にＮ型高濃度領域
と、前記高耐圧Ｐチャネル電界効果トランジスタの形成
領域にＰ型ドレイン領域とＰ型ソース領域と、前記低耐
圧Ｐチャネル電界効果トランジスタの形成領域にＰ型高
濃度領域を形成する工程前に、不純物原子を選択的にイ
オン注入して、前記高耐圧及び低耐圧Ｎチャネル電界効
果トランジスタの形成領域にＮ型ライトドープ層と、前
記高耐圧及び低耐圧Ｐチャネル電界効果トランジスタの
形成領域にＰ型ライトドープ層を形成する工程と、絶縁
膜を全面に形成し、エッチング処理を行うことによりサ
イドウォールを形成する工程とを有することを特徴とす
る。
【００６０】本発明の半導体装置の製造方法は、前記Ｎ
型及びＰ型チャネルドープ層の形成工程と、前記ゲート
酸化膜形成工程を行う順番を逆にして、前記Ｎ型及びＰ
型チャネルドープ層の形成工程後に、前記ゲート酸化膜
形成工程を行うことを特徴とする。
型及びＰ型チャネルドープ層の形成工程と、前記ゲート
酸化膜形成工程を行う順番を逆にして、前記Ｎ型及びＰ
型チャネルドープ層の形成工程後に、前記ゲート酸化膜
形成工程を行うことを特徴とする。
【００６１】本発明の半導体装置の製造方法は、前記シ
リコン窒化膜と前記パッド酸化膜をパターニングした後
で、前記フィールド酸化膜を形成する工程前に、前記表
面シリコン層の厚さ方向の一部を除去する工程を有する
ことを特徴とする。
リコン窒化膜と前記パッド酸化膜をパターニングした後
で、前記フィールド酸化膜を形成する工程前に、前記表
面シリコン層の厚さ方向の一部を除去する工程を有する
ことを特徴とする。
【００６２】〔作用〕従来技術では、しきい値電圧を設
定するために、低濃度領域の不純物濃度で調整を行って
いた。本発明の半導体装置では、チャネルドープ層を設
けたので、低濃度領域の不純物濃度に依存することな
く、チャネルドープ層の不純物濃度で、しきい値電圧を
調整することができる。そのため、低濃度領域の不純物
濃度を従来技術より高くすることができ、埋め込み酸化
膜の境界面に発生する反転層および空乏層の延びを抑制
することができる。これにより、埋め込み酸化膜の境界
面を経路とするリーク電流は発生しない。さらにチャネ
ルドープ層の不純物濃度を調整することで、しきい値電
圧を適切に設定できるので、ＩＣ動作上の問題は起こら
ない。
定するために、低濃度領域の不純物濃度で調整を行って
いた。本発明の半導体装置では、チャネルドープ層を設
けたので、低濃度領域の不純物濃度に依存することな
く、チャネルドープ層の不純物濃度で、しきい値電圧を
調整することができる。そのため、低濃度領域の不純物
濃度を従来技術より高くすることができ、埋め込み酸化
膜の境界面に発生する反転層および空乏層の延びを抑制
することができる。これにより、埋め込み酸化膜の境界
面を経路とするリーク電流は発生しない。さらにチャネ
ルドープ層の不純物濃度を調整することで、しきい値電
圧を適切に設定できるので、ＩＣ動作上の問題は起こら
ない。
【００６３】
【発明の実施の形態】以下、図面を用いて本発明を実施
するための最適な実施の形態を説明する。
するための最適な実施の形態を説明する。
【００６４】〔半導体装置の構造：図１〕図１は、本発
明の実施形態における半導体装置の要部を拡大して示す
模式的な断面図である。なお、以下の説明では、図２か
ら図１２に示した従来例と対応する部分については同じ
符号を付して説明する。
明の実施形態における半導体装置の要部を拡大して示す
模式的な断面図である。なお、以下の説明では、図２か
ら図１２に示した従来例と対応する部分については同じ
符号を付して説明する。
【００６５】この図１に示す半導体装置は、図２によっ
て説明した従来の半導体装置と同様に、シリコンの支持
基板１７上に埋め込み酸化膜１９が設けられ、その上に
表面シリコン層が設けられたＳＯＩ基板１を使用してい
る。そして、この半導体装置は、埋め込み酸化膜１９上
に、シリコン酸化膜からなるフィールド酸化膜１０７と
ボロン原子とリン原子をドープしたシリコン酸化膜から
なる絶縁膜２３によって、他の素子と互いに絶縁分離さ
れたＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥ
Ｔなどが多数設けられて、ＩＣチップを構成している。
て説明した従来の半導体装置と同様に、シリコンの支持
基板１７上に埋め込み酸化膜１９が設けられ、その上に
表面シリコン層が設けられたＳＯＩ基板１を使用してい
る。そして、この半導体装置は、埋め込み酸化膜１９上
に、シリコン酸化膜からなるフィールド酸化膜１０７と
ボロン原子とリン原子をドープしたシリコン酸化膜から
なる絶縁膜２３によって、他の素子と互いに絶縁分離さ
れたＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥ
Ｔなどが多数設けられて、ＩＣチップを構成している。
【００６６】埋め込み酸化膜１９は、膜厚が０．１〜５
μｍ程度であり、好ましくは１μｍ程度である。その埋
め込み酸化膜１９上には、０．１から２μｍ程度、好ま
しくは１μｍ程度の表面シリコン層が設けられている。
図１では、その表面シリコン層が部分的に除去されて複
数の島状の素子領域に分離されている。
μｍ程度であり、好ましくは１μｍ程度である。その埋
め込み酸化膜１９上には、０．１から２μｍ程度、好ま
しくは１μｍ程度の表面シリコン層が設けられている。
図１では、その表面シリコン層が部分的に除去されて複
数の島状の素子領域に分離されている。
【００６７】高耐圧ＮチャネルＭＯＳＦＥＴ２７は、表
面シリコン層にＰ型の不純物が注入及び拡散されており
第１のＰ型低濃度領域３７を形成している。Ｐ型不純物
は、ボロン原子を用い、注入条件は打ち込みドーズ量７
×１０12ａｔｏｍｓ／ｃｍ2、打ち込みエネルギー２５
ＫｅＶとし、拡散条件は窒素雰囲気で温度１０５０℃、
時間３時間で処理する。最終的な不純物濃度は４×１０
16ａｔｏｍｓ／ｃｃ程度である。第１のＰ型低濃度領域
３７上の中央付近に第１のゲート酸化膜１５を介してゲ
ート電極２１が形成され、第１のゲート酸化膜１５の下
部には、Ｎ型チャネルドープ層１１３が形成されてい
る。ゲート電極２１の側面にはサイドウォール７９が形
成されている。サイドウォール７９にはリン原子をドー
プしたシリコン酸化膜を用いる。ゲート電極２１の片側
でサイドウォール７９の下部にＮ型ライトドープ層８１
を設け、その隣にＮ型ソース領域７が形成されている。
また、ゲート電極２１に対し、Ｎ型ソース領域７の反対
側にＮ型オフセットドレイン領域９を設け、そのＮ型オ
フセットドレイン領域９にゲート電極２１と離してＮ型
ドレイン領域５を設ける。また、ゲート電極２１、Ｎ型
ソース領域７及びＮ型ドレイン領域５には、それぞれコ
ンタクトホール３１を通して電気的に接続された金属電
極１１が設けられている。なお、第１のゲート酸化膜１
５はシリコン酸化膜からなり膜厚は１２０ｎｍ程度であ
る。ゲート電極２１は多結晶シリコンからなっている。
金属電極１１にはアルミニウムを用いる。Ｎ型ソース領
域７とＮ型ドレイン領域５の不純物には砒素原子を用
い、表面不純物濃度は１×１０20ａｔｏｍｓ／ｃｃ程度
で、拡散深さは０．２μｍ程度になっている。Ｎ型ライ
トドープ層８１の不純物にはリン原子を用い、表面不純
物濃度は１×１０18ａｔｏｍｓ／ｃｃ程度で、拡散深さ
は０．１μｍ程度になっている。Ｎ型オフセットドレイ
ン領域９の不純物にはリン原子を用い、不純物濃度は８
×１０16ａｔｏｍｓ／ｃｃ程度で、拡散深さは埋め込み
酸化膜１９まで到達させている。また、Ｎ型チャネルド
ープ層１１３の不純物にはリン原子を用い、表面不純物
濃度は５×１０16ａｔｏｍｓ／ｃｃ程度で、拡散深さは
０．０５μｍ程度になっている。このように構成された
高耐圧ＮチャネルＭＯＳＦＥＴ２７のドレイン耐圧は、
４０〜５０Ｖ程度である。
面シリコン層にＰ型の不純物が注入及び拡散されており
第１のＰ型低濃度領域３７を形成している。Ｐ型不純物
は、ボロン原子を用い、注入条件は打ち込みドーズ量７
×１０12ａｔｏｍｓ／ｃｍ2、打ち込みエネルギー２５
ＫｅＶとし、拡散条件は窒素雰囲気で温度１０５０℃、
時間３時間で処理する。最終的な不純物濃度は４×１０
16ａｔｏｍｓ／ｃｃ程度である。第１のＰ型低濃度領域
３７上の中央付近に第１のゲート酸化膜１５を介してゲ
ート電極２１が形成され、第１のゲート酸化膜１５の下
部には、Ｎ型チャネルドープ層１１３が形成されてい
る。ゲート電極２１の側面にはサイドウォール７９が形
成されている。サイドウォール７９にはリン原子をドー
プしたシリコン酸化膜を用いる。ゲート電極２１の片側
でサイドウォール７９の下部にＮ型ライトドープ層８１
を設け、その隣にＮ型ソース領域７が形成されている。
また、ゲート電極２１に対し、Ｎ型ソース領域７の反対
側にＮ型オフセットドレイン領域９を設け、そのＮ型オ
フセットドレイン領域９にゲート電極２１と離してＮ型
ドレイン領域５を設ける。また、ゲート電極２１、Ｎ型
ソース領域７及びＮ型ドレイン領域５には、それぞれコ
ンタクトホール３１を通して電気的に接続された金属電
極１１が設けられている。なお、第１のゲート酸化膜１
５はシリコン酸化膜からなり膜厚は１２０ｎｍ程度であ
る。ゲート電極２１は多結晶シリコンからなっている。
金属電極１１にはアルミニウムを用いる。Ｎ型ソース領
域７とＮ型ドレイン領域５の不純物には砒素原子を用
い、表面不純物濃度は１×１０20ａｔｏｍｓ／ｃｃ程度
で、拡散深さは０．２μｍ程度になっている。Ｎ型ライ
トドープ層８１の不純物にはリン原子を用い、表面不純
物濃度は１×１０18ａｔｏｍｓ／ｃｃ程度で、拡散深さ
は０．１μｍ程度になっている。Ｎ型オフセットドレイ
ン領域９の不純物にはリン原子を用い、不純物濃度は８
×１０16ａｔｏｍｓ／ｃｃ程度で、拡散深さは埋め込み
酸化膜１９まで到達させている。また、Ｎ型チャネルド
ープ層１１３の不純物にはリン原子を用い、表面不純物
濃度は５×１０16ａｔｏｍｓ／ｃｃ程度で、拡散深さは
０．０５μｍ程度になっている。このように構成された
高耐圧ＮチャネルＭＯＳＦＥＴ２７のドレイン耐圧は、
４０〜５０Ｖ程度である。
【００６８】高耐圧ＰチャネルＭＯＳＦＥＴ２９は、表
面シリコン層にＮ型の不純物が注入及び拡散されており
第１のＮ型低濃度領域３９を形成している。Ｎ型不純物
は、リン原子を用い、注入条件は打ち込みドーズ量３×
１０12ａｔｏｍｓ／ｃｍ2、打ち込みエネルギー４０Ｋ
ｅＶとし、拡散条件は窒素雰囲気で温度１０５０℃、時
間３時間で処理する。最終的な不純物濃度は４×１０16
ａｔｏｍｓ／ｃｃ程度である。第１のＮ型低濃度領域３
９上の中央付近に第１のゲート酸化膜１５を介してゲー
ト電極２１が形成され、第１のゲート酸化膜１５の下部
には、Ｐ型チャネルドープ層１０９が形成されている。
ゲート電極２１の側面にはサイドウォール７９が形成さ
れている。サイドウォール７９にはリン原子をドープし
たシリコン酸化膜を用いる。ゲート電極２１の片側でサ
イドウォール７９の下部にＰ型ライトドープ層８３を設
け、その隣にＰ型ソース領域３３が形成されている。ま
た、ゲート電極２１に対し、Ｐ型ソース領域３３の反対
側にＰ型オフセットドレイン領域４１を設け、そのＰ型
オフセットドレイン領域４１にゲート電極２１と離して
Ｐ型ドレイン領域３５を設ける。また、ゲート電極２
１、Ｐ型ソース領域３３及びＰ型ドレイン領域３５に
は、それぞれコンタクトホール３１を通して電気的に接
続された金属電極１１が設けられている。なお、第１の
ゲート酸化膜１５はシリコン酸化膜からなり膜厚は１２
０ｎｍ程度である。ゲート電極２１は多結晶シリコンか
らなっている。金属電極１１にはアルミニウムを用い
る。Ｐ型ソース領域３３とＰ型ドレイン領域３５の不純
物にはボロン原子を用い、表面不純物濃度は１×１０20
ａｔｏｍｓ／ｃｃ程度で、拡散深さは０．２μｍ程度に
なっている。Ｐ型ライトドープ層８３の不純物にはボロ
ン原子を用い、表面不純物濃度は１×１０18ａｔｏｍｓ
／ｃｃ程度で、拡散深さは０．１μｍ程度になってい
る。Ｐ型オフセットドレイン領域４１の不純物にはボロ
ン原子を用い、不純物濃度は８×１０16ａｔｏｍｓ／ｃ
ｃ程度で、拡散深さは埋め込み酸化膜１９まで到達させ
ている。また、Ｐ型チャネルドープ層１０９の不純物に
はボロン原子を用い、表面不純物濃度は５×１０16ａｔ
ｏｍｓ／ｃｃ程度で、拡散深さは０．０５μｍ程度にな
っている。このように構成された高耐圧ＰチャネルＭＯ
ＳＦＥＴ２９のドレイン耐圧は、−４０〜−５０Ｖ程度
である。
面シリコン層にＮ型の不純物が注入及び拡散されており
第１のＮ型低濃度領域３９を形成している。Ｎ型不純物
は、リン原子を用い、注入条件は打ち込みドーズ量３×
１０12ａｔｏｍｓ／ｃｍ2、打ち込みエネルギー４０Ｋ
ｅＶとし、拡散条件は窒素雰囲気で温度１０５０℃、時
間３時間で処理する。最終的な不純物濃度は４×１０16
ａｔｏｍｓ／ｃｃ程度である。第１のＮ型低濃度領域３
９上の中央付近に第１のゲート酸化膜１５を介してゲー
ト電極２１が形成され、第１のゲート酸化膜１５の下部
には、Ｐ型チャネルドープ層１０９が形成されている。
ゲート電極２１の側面にはサイドウォール７９が形成さ
れている。サイドウォール７９にはリン原子をドープし
たシリコン酸化膜を用いる。ゲート電極２１の片側でサ
イドウォール７９の下部にＰ型ライトドープ層８３を設
け、その隣にＰ型ソース領域３３が形成されている。ま
た、ゲート電極２１に対し、Ｐ型ソース領域３３の反対
側にＰ型オフセットドレイン領域４１を設け、そのＰ型
オフセットドレイン領域４１にゲート電極２１と離して
Ｐ型ドレイン領域３５を設ける。また、ゲート電極２
１、Ｐ型ソース領域３３及びＰ型ドレイン領域３５に
は、それぞれコンタクトホール３１を通して電気的に接
続された金属電極１１が設けられている。なお、第１の
ゲート酸化膜１５はシリコン酸化膜からなり膜厚は１２
０ｎｍ程度である。ゲート電極２１は多結晶シリコンか
らなっている。金属電極１１にはアルミニウムを用い
る。Ｐ型ソース領域３３とＰ型ドレイン領域３５の不純
物にはボロン原子を用い、表面不純物濃度は１×１０20
ａｔｏｍｓ／ｃｃ程度で、拡散深さは０．２μｍ程度に
なっている。Ｐ型ライトドープ層８３の不純物にはボロ
ン原子を用い、表面不純物濃度は１×１０18ａｔｏｍｓ
／ｃｃ程度で、拡散深さは０．１μｍ程度になってい
る。Ｐ型オフセットドレイン領域４１の不純物にはボロ
ン原子を用い、不純物濃度は８×１０16ａｔｏｍｓ／ｃ
ｃ程度で、拡散深さは埋め込み酸化膜１９まで到達させ
ている。また、Ｐ型チャネルドープ層１０９の不純物に
はボロン原子を用い、表面不純物濃度は５×１０16ａｔ
ｏｍｓ／ｃｃ程度で、拡散深さは０．０５μｍ程度にな
っている。このように構成された高耐圧ＰチャネルＭＯ
ＳＦＥＴ２９のドレイン耐圧は、−４０〜−５０Ｖ程度
である。
【００６９】低耐圧ＮチャネルＭＯＳＦＥＴ７５は、表
面シリコン層にＰ型の不純物が注入及び拡散されており
第２のＰ型低濃度領域７１を形成している。Ｐ型不純物
は、ボロン原子を用い、注入条件は打ち込みドーズ量２
×１０13ａｔｏｍｓ／ｃｍ2、打ち込みエネルギー２５
ＫｅＶとし、拡散条件は窒素雰囲気で温度１０５０℃、
時間３時間で処理する。最終的な不純物濃度は、１×１
０17ａｔｏｍｓ／ｃｃ程度である。第２のＰ型低濃度領
域７１上の中央付近に第２のゲート酸化膜１０１を介し
てゲート電極２１が形成されている。ゲート電極２１の
側面にはサイドウォール７９が形成されている。サイド
ウォール７９にはリン原子をドープしたシリコン酸化膜
を用いる。サイドウォール７９の下部にＮ型ライトドー
プ層８１を設け、その隣にＮ型高濃度領域８５が形成さ
れている。また、ゲート電極２１、Ｎ型高濃度領域８５
には、それぞれコンタクトホール３１を通して電気的に
接続された金属電極１１が設けられている。なお、第２
のゲート酸化膜１０１はシリコン酸化膜からなり膜厚は
１７ｎｍ程度である。ゲート電極２１は多結晶シリコン
からなっている。金属電極１１にはアルミニウムを用い
る。Ｎ型高濃度領域８５の不純物には砒素原子を用い、
表面不純物濃度は１×１０20ａｔｏｍｓ／ｃｃ程度で、
拡散深さは０．２μｍ程度になっている。Ｎ型ライトド
ープ層８１の不純物にはリン原子を用い、不純物濃度は
１×１０18ａｔｏｍｓ／ｃｃ程度で、拡散深さは０．１
μｍ程度になっている。このように構成された低耐圧Ｎ
チャネルＭＯＳＦＥＴ７５のドレイン耐圧は、１０Ｖ程
度である。
面シリコン層にＰ型の不純物が注入及び拡散されており
第２のＰ型低濃度領域７１を形成している。Ｐ型不純物
は、ボロン原子を用い、注入条件は打ち込みドーズ量２
×１０13ａｔｏｍｓ／ｃｍ2、打ち込みエネルギー２５
ＫｅＶとし、拡散条件は窒素雰囲気で温度１０５０℃、
時間３時間で処理する。最終的な不純物濃度は、１×１
０17ａｔｏｍｓ／ｃｃ程度である。第２のＰ型低濃度領
域７１上の中央付近に第２のゲート酸化膜１０１を介し
てゲート電極２１が形成されている。ゲート電極２１の
側面にはサイドウォール７９が形成されている。サイド
ウォール７９にはリン原子をドープしたシリコン酸化膜
を用いる。サイドウォール７９の下部にＮ型ライトドー
プ層８１を設け、その隣にＮ型高濃度領域８５が形成さ
れている。また、ゲート電極２１、Ｎ型高濃度領域８５
には、それぞれコンタクトホール３１を通して電気的に
接続された金属電極１１が設けられている。なお、第２
のゲート酸化膜１０１はシリコン酸化膜からなり膜厚は
１７ｎｍ程度である。ゲート電極２１は多結晶シリコン
からなっている。金属電極１１にはアルミニウムを用い
る。Ｎ型高濃度領域８５の不純物には砒素原子を用い、
表面不純物濃度は１×１０20ａｔｏｍｓ／ｃｃ程度で、
拡散深さは０．２μｍ程度になっている。Ｎ型ライトド
ープ層８１の不純物にはリン原子を用い、不純物濃度は
１×１０18ａｔｏｍｓ／ｃｃ程度で、拡散深さは０．１
μｍ程度になっている。このように構成された低耐圧Ｎ
チャネルＭＯＳＦＥＴ７５のドレイン耐圧は、１０Ｖ程
度である。
【００７０】低耐圧ＰチャネルＭＯＳＦＥＴ７７は、表
面シリコン層にＮ型の不純物が注入及び拡散されており
第２のＮ型低濃度領域７３を形成している。Ｎ型不純物
は、リン原子を用い、注入条件は打ち込みドーズ量６×
１０12ａｔｏｍｓ／ｃｍ2、打ち込みエネルギー４０Ｋ
ｅＶとし、拡散条件は窒素雰囲気で温度１０５０℃、時
間３時間で処理する。最終的な不純物濃度は、１×１０
17ａｔｏｍｓ／ｃｃ程度である。第２のＮ型低濃度領域
７３上の中央付近に第２のゲート酸化膜１０１を介して
ゲート電極２１が形成されている。ゲート電極２１の側
面にはサイドウォール７９が形成されている。サイドウ
ォール７９にはリン原子をドープしたシリコン酸化膜を
用いる。サイドウォール７９の下部にＰ型ライトドープ
層８３を設け、その隣にＰ型高濃度領域８９が形成され
ている。また、ゲート電極２１、Ｐ型高濃度領域８９に
は、それぞれコンタクトホール３１を通して電気的に接
続された金属電極１１が設けられている。なお、第２の
ゲート酸化膜１０１はシリコン酸化膜からなり膜厚は１
７ｎｍ程度である。ゲート電極２１は多結晶シリコンか
らなっている。金属電極１１にはアルミニウムを用い
る。Ｐ型高濃度領域８９の不純物にはボロン原子を用
い、表面不純物濃度は１×１０20ａｔｏｍｓ／ｃｃ程度
で、拡散深さは０．２μｍ程度になっている。Ｐ型ライ
トドープ層８３の不純物にはボロン原子を用い、不純物
濃度は１×１０18ａｔｏｍｓ／ｃｃ程度で、拡散深さは
０．１μｍ程度になっている。このように構成された低
耐圧ＰチャネルＭＯＳＦＥＴ７７のドレイン耐圧は、−
１０Ｖ程度である。
面シリコン層にＮ型の不純物が注入及び拡散されており
第２のＮ型低濃度領域７３を形成している。Ｎ型不純物
は、リン原子を用い、注入条件は打ち込みドーズ量６×
１０12ａｔｏｍｓ／ｃｍ2、打ち込みエネルギー４０Ｋ
ｅＶとし、拡散条件は窒素雰囲気で温度１０５０℃、時
間３時間で処理する。最終的な不純物濃度は、１×１０
17ａｔｏｍｓ／ｃｃ程度である。第２のＮ型低濃度領域
７３上の中央付近に第２のゲート酸化膜１０１を介して
ゲート電極２１が形成されている。ゲート電極２１の側
面にはサイドウォール７９が形成されている。サイドウ
ォール７９にはリン原子をドープしたシリコン酸化膜を
用いる。サイドウォール７９の下部にＰ型ライトドープ
層８３を設け、その隣にＰ型高濃度領域８９が形成され
ている。また、ゲート電極２１、Ｐ型高濃度領域８９に
は、それぞれコンタクトホール３１を通して電気的に接
続された金属電極１１が設けられている。なお、第２の
ゲート酸化膜１０１はシリコン酸化膜からなり膜厚は１
７ｎｍ程度である。ゲート電極２１は多結晶シリコンか
らなっている。金属電極１１にはアルミニウムを用い
る。Ｐ型高濃度領域８９の不純物にはボロン原子を用
い、表面不純物濃度は１×１０20ａｔｏｍｓ／ｃｃ程度
で、拡散深さは０．２μｍ程度になっている。Ｐ型ライ
トドープ層８３の不純物にはボロン原子を用い、不純物
濃度は１×１０18ａｔｏｍｓ／ｃｃ程度で、拡散深さは
０．１μｍ程度になっている。このように構成された低
耐圧ＰチャネルＭＯＳＦＥＴ７７のドレイン耐圧は、−
１０Ｖ程度である。
【００７１】ゲート電極２１に接続する金属電極は、図
１とは異なる断面位置に設けられているため図１には示
されていない。また、図示は省略しているが、多数の金
属電極１１のうち外部と接続するものには、入出力端子
を設けるパッド部が形成されている。
１とは異なる断面位置に設けられているため図１には示
されていない。また、図示は省略しているが、多数の金
属電極１１のうち外部と接続するものには、入出力端子
を設けるパッド部が形成されている。
【００７２】図１には、２組のＣＭＯＳトランジスタの
みが示されているが、実際のＩＣチップは、多数のＣＭ
ＯＳトランジスタや他のＦＥＴ、バイポーラトランジス
タや抵抗あるいはコンデンサなどが設けられている。こ
の点は、図２に示した従来の半導体装置と同様である。
みが示されているが、実際のＩＣチップは、多数のＣＭ
ＯＳトランジスタや他のＦＥＴ、バイポーラトランジス
タや抵抗あるいはコンデンサなどが設けられている。こ
の点は、図２に示した従来の半導体装置と同様である。
【００７３】この半導体装置において、図２に示した従
来の半導体装置と相違するのは次の点である。すなわ
ち、高耐圧ＮチャネルＭＯＳＦＥＴ２７および高耐圧Ｐ
チャネルＭＯＳＦＥＴ２９の第１ゲート酸化膜１５の下
部に、それぞれＮ型チャネルドープ層１１３とＰ型チャ
ネルドープ層１０９を設けている点である。本発明の半
導体装置では、チャネルドープ層１０９、１１３でしき
い値電圧を調整できるので、しきい値電圧とは関係な
く、第１の低濃度領域３７、３９の不純物濃度を任意に
設定できる。よって、第１の低濃度領域３７、３９の不
純物濃度を高くすることが可能となり、第１の低濃度領
域３７、３９と支持基板１７の電位差により，埋め込み
酸化膜１９の境界面の反転層が形成されにくくなり、さ
らに、埋め込み酸化膜１９から延びる空乏層と、第１の
低濃度領域３７、３９とソース領域７、３３のＰＮ接合
部の空乏層が延びにくくなる。このため、ソース領域
７、３３のＰＮ接合の空乏層と埋め込み酸化膜１９から
の空乏層がつながらない。
来の半導体装置と相違するのは次の点である。すなわ
ち、高耐圧ＮチャネルＭＯＳＦＥＴ２７および高耐圧Ｐ
チャネルＭＯＳＦＥＴ２９の第１ゲート酸化膜１５の下
部に、それぞれＮ型チャネルドープ層１１３とＰ型チャ
ネルドープ層１０９を設けている点である。本発明の半
導体装置では、チャネルドープ層１０９、１１３でしき
い値電圧を調整できるので、しきい値電圧とは関係な
く、第１の低濃度領域３７、３９の不純物濃度を任意に
設定できる。よって、第１の低濃度領域３７、３９の不
純物濃度を高くすることが可能となり、第１の低濃度領
域３７、３９と支持基板１７の電位差により，埋め込み
酸化膜１９の境界面の反転層が形成されにくくなり、さ
らに、埋め込み酸化膜１９から延びる空乏層と、第１の
低濃度領域３７、３９とソース領域７、３３のＰＮ接合
部の空乏層が延びにくくなる。このため、ソース領域
７、３３のＰＮ接合の空乏層と埋め込み酸化膜１９から
の空乏層がつながらない。
【００７４】第１の低濃度領域３７、３９と支持基板１
７の電位差により、埋め込み酸化膜１９の境界面に反転
層が形成されたとしても、空乏層がつながっていないの
で、第１の低濃度領域３７、３９とソース領域７、３３
との電位障壁が維持され、ソース領域７、３３からキャ
リアが供給されない。このため、埋め込み酸化膜１９の
境界面に沿って流れるリーク電流は発生しない。
７の電位差により、埋め込み酸化膜１９の境界面に反転
層が形成されたとしても、空乏層がつながっていないの
で、第１の低濃度領域３７、３９とソース領域７、３３
との電位障壁が維持され、ソース領域７、３３からキャ
リアが供給されない。このため、埋め込み酸化膜１９の
境界面に沿って流れるリーク電流は発生しない。
【００７５】〔半導体装置の製造方法の説明：図１、お
よび図３から図９、および図１５から図１８〕つぎに、
図１に示す半導体装置の構造を形成するための製造方法
を、図面を用いて説明する。図１、および図３から図
９、および図１５から図１８は、本発明の実施形態にお
ける半導体装置の製造方法を工程順に示す断面図であ
る。
よび図３から図９、および図１５から図１８〕つぎに、
図１に示す半導体装置の構造を形成するための製造方法
を、図面を用いて説明する。図１、および図３から図
９、および図１５から図１８は、本発明の実施形態にお
ける半導体装置の製造方法を工程順に示す断面図であ
る。
【００７６】図３に示すように、ＳＯＩ基板１は、支持
基板１７の上部に埋め込み酸化膜１９を備え、埋め込み
酸化膜１９の上部には表面シリコン層３を備える。はじ
めに、酸化雰囲気中で、温度１０００℃、時間６０分程
度の条件で熱処理を行い、表面シリコン層３の表面に、
膜厚３０ｎｍ程度のパッド酸化膜１０３を形成する。続
いて、反応ガスにジクロロシラン（ＳｉＨ2Ｃｌ2）とア
ンモニア（ＮＨ3）を用いた化学的気相成長（ＣＶＤ）
法によって、膜厚１５０ｎｍ程度のシリコン窒化膜１０
５を形成する。引き続き、ＳＯＩ基板１の上部全面に、
フォトレジスト２５を回転塗布法によって上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、素子領域上に残存するようにフォ
トレジスト２５をパターニングする。
基板１７の上部に埋め込み酸化膜１９を備え、埋め込み
酸化膜１９の上部には表面シリコン層３を備える。はじ
めに、酸化雰囲気中で、温度１０００℃、時間６０分程
度の条件で熱処理を行い、表面シリコン層３の表面に、
膜厚３０ｎｍ程度のパッド酸化膜１０３を形成する。続
いて、反応ガスにジクロロシラン（ＳｉＨ2Ｃｌ2）とア
ンモニア（ＮＨ3）を用いた化学的気相成長（ＣＶＤ）
法によって、膜厚１５０ｎｍ程度のシリコン窒化膜１０
５を形成する。引き続き、ＳＯＩ基板１の上部全面に、
フォトレジスト２５を回転塗布法によって上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、素子領域上に残存するようにフォ
トレジスト２５をパターニングする。
【００７７】次に、図４に示すように、反応ガスに六フ
ッ化イオウ（ＳＦ6）とヘリウム（Ｈｅ）を用いた反応
性イオンエッチングによって、フォトレジスト２５開口
内のシリコン窒化膜１０５を完全に除去する。さらに、
エッチング液としてフッ酸（ＨＦ）を用いて、フォトレ
ジスト２５開口内のパッド酸化膜１０３を完全に除去す
る。引き続き、反応ガスに四フッ化炭素（ＣＦ4）と塩
素（Ｃｌ2）を用いた反応性イオンエッチングによっ
て、フォトレジスト２５開口内の表面シリコン層３を、
その膜厚の半分より若干多くエッチングする。表面シリ
コン層３の膜厚が１μｍなら、０．７μｍ程度エッチン
グする。その後、硫酸（Ｈ2ＳＯ4）を用いてフォトレジ
スト２５を除去する。
ッ化イオウ（ＳＦ6）とヘリウム（Ｈｅ）を用いた反応
性イオンエッチングによって、フォトレジスト２５開口
内のシリコン窒化膜１０５を完全に除去する。さらに、
エッチング液としてフッ酸（ＨＦ）を用いて、フォトレ
ジスト２５開口内のパッド酸化膜１０３を完全に除去す
る。引き続き、反応ガスに四フッ化炭素（ＣＦ4）と塩
素（Ｃｌ2）を用いた反応性イオンエッチングによっ
て、フォトレジスト２５開口内の表面シリコン層３を、
その膜厚の半分より若干多くエッチングする。表面シリ
コン層３の膜厚が１μｍなら、０．７μｍ程度エッチン
グする。その後、硫酸（Ｈ2ＳＯ4）を用いてフォトレジ
スト２５を除去する。
【００７８】次に、図５に示すように、酸化雰囲気中
で、温度１０００℃、時間３時間程度の条件で、膜厚８
００ｎｍ程度のフィールド酸化膜１０７を形成する。こ
れにより、素子分離領域のフィールド酸化膜１０７と埋
め込み酸化膜１９は接触し、各素子領域は島状に形成さ
れる。引き続き、エッチング液にリン酸（Ｈ3ＰＯ4）を
用いてシリコン窒化膜（図示せず）を完全に除去する。
さらにその後、エッチング液にフッ酸を用いてパッド酸
化膜（図示せず）を除去する。
で、温度１０００℃、時間３時間程度の条件で、膜厚８
００ｎｍ程度のフィールド酸化膜１０７を形成する。こ
れにより、素子分離領域のフィールド酸化膜１０７と埋
め込み酸化膜１９は接触し、各素子領域は島状に形成さ
れる。引き続き、エッチング液にリン酸（Ｈ3ＰＯ4）を
用いてシリコン窒化膜（図示せず）を完全に除去する。
さらにその後、エッチング液にフッ酸を用いてパッド酸
化膜（図示せず）を除去する。
【００７９】続いて、図６に示すように、フォトレジス
ト（図示せず）を回転塗布法によってＳＯＩ基板１の上
部全面に形成する。つぎに所定のフォトマスクを用いて
露光処理と、現像処理を行い、第２のＰ型低濃度領域７
１となる領域が開口するようにフォトレジストをパター
ニングする。引き続き、フォトレジストをイオン注入阻
止膜として用いて、打ち込みエネルギー２５ＫｅＶ、打
ち込みドーズ量２×１０13ａｔｏｍｓ／ｃｍ2程度の条
件でＰ型不純物（図示せず）をイオン注入する。Ｐ型不
純物としてはボロン原子を用いる。その後、硫酸を用い
てフォトレジストを除去する。
ト（図示せず）を回転塗布法によってＳＯＩ基板１の上
部全面に形成する。つぎに所定のフォトマスクを用いて
露光処理と、現像処理を行い、第２のＰ型低濃度領域７
１となる領域が開口するようにフォトレジストをパター
ニングする。引き続き、フォトレジストをイオン注入阻
止膜として用いて、打ち込みエネルギー２５ＫｅＶ、打
ち込みドーズ量２×１０13ａｔｏｍｓ／ｃｍ2程度の条
件でＰ型不純物（図示せず）をイオン注入する。Ｐ型不
純物としてはボロン原子を用いる。その後、硫酸を用い
てフォトレジストを除去する。
【００８０】引き続き、フォトレジスト（図示せず）を
回転塗布法によってＳＯＩ基板１の上部全面に形成す
る。つぎに所定のフォトマスクを用いて露光処理と、現
像処理を行い、第２のＮ型低濃度領域７３となる領域が
開口するようにフォトレジストをパターニングする。引
き続き、フォトレジストをイオン注入阻止膜として用い
て、打ち込みエネルギー４０ＫｅＶ、打ち込みドーズ量
６×１０12ａｔｏｍｓ／ｃｍ2程度の条件でＮ型不純物
（図示せず）をイオン注入する。Ｎ型不純物としてはリ
ン原子を用いる。その後、硫酸を用いてフォトレジスト
を除去する。
回転塗布法によってＳＯＩ基板１の上部全面に形成す
る。つぎに所定のフォトマスクを用いて露光処理と、現
像処理を行い、第２のＮ型低濃度領域７３となる領域が
開口するようにフォトレジストをパターニングする。引
き続き、フォトレジストをイオン注入阻止膜として用い
て、打ち込みエネルギー４０ＫｅＶ、打ち込みドーズ量
６×１０12ａｔｏｍｓ／ｃｍ2程度の条件でＮ型不純物
（図示せず）をイオン注入する。Ｎ型不純物としてはリ
ン原子を用いる。その後、硫酸を用いてフォトレジスト
を除去する。
【００８１】引き続き、フォトレジスト（図示せず）を
回転塗布法によってＳＯＩ基板１の上部全面に形成す
る。つぎに所定のフォトマスクを用いて露光処理と、現
像処理を行い、第１のＰ型低濃度領域３７となる領域が
開口するようにフォトレジストをパターニングする。続
いて、フォトレジストをイオン注入阻止膜として用い
て、打ち込みエネルギー２５ＫｅＶ、打ち込みドーズ量
７×１０12ａｔｏｍｓ／ｃｍ2程度の条件でＰ型不純物
（図示せず）をイオン注入する。Ｐ型不純物としてはボ
ロン原子を用いる。その後、硫酸を用いてフォトレジス
トを除去する。
回転塗布法によってＳＯＩ基板１の上部全面に形成す
る。つぎに所定のフォトマスクを用いて露光処理と、現
像処理を行い、第１のＰ型低濃度領域３７となる領域が
開口するようにフォトレジストをパターニングする。続
いて、フォトレジストをイオン注入阻止膜として用い
て、打ち込みエネルギー２５ＫｅＶ、打ち込みドーズ量
７×１０12ａｔｏｍｓ／ｃｍ2程度の条件でＰ型不純物
（図示せず）をイオン注入する。Ｐ型不純物としてはボ
ロン原子を用いる。その後、硫酸を用いてフォトレジス
トを除去する。
【００８２】引き続き、フォトレジスト（図示せず）を
回転塗布法によってＳＯＩ基板１の上部全面に形成す
る。つぎに所定のフォトマスクを用いて露光処理と、現
像処理を行い、第１のＮ型低濃度領域３９となる領域が
開口するようにフォトレジストをパターニングする。引
き続き、フォトレジストをイオン注入阻止膜として用い
て、打ち込みエネルギー４０ＫｅＶ、打ち込みドーズ量
３×１０12ａｔｏｍｓ／ｃｍ2程度の条件でＮ型不純物
（図示せず）をイオン注入する。Ｎ型不純物としてはリ
ン原子を用いる。その後、硫酸を用いてフォトレジスト
を除去する。続いて、窒素雰囲気中で、温度１０５０
℃、時間３時間程度の条件で、熱処理を行い、不純物を
表面シリコン層に拡散させ、第１のＮ型低濃度領域３９
と第１のＰ型低濃度領域３７と第２のＮ型低濃度領域７
３と第２のＰ型低濃度領域７１を形成する。ここで第１
のＮ型低濃度領域３９と第１のＰ型低濃度領域３７と第
２のＮ型低濃度領域７３と第２のＰ型低濃度領域７１の
各不純物は、好ましくは埋め込み酸化膜１９まで拡散さ
せる。これは低濃度領域と表面シリコン層の導電型が逆
の場合にＰＮ接合ができないようにするためである。な
お、第１のＮ型低濃度領域３９と第１のＰ型低濃度領域
３７と第２のＮ型低濃度領域７３と第２のＰ型低濃度領
域７１のイオン注入は、任意の順序で行っても本発明の
実施形態と同様の効果が得られる。
回転塗布法によってＳＯＩ基板１の上部全面に形成す
る。つぎに所定のフォトマスクを用いて露光処理と、現
像処理を行い、第１のＮ型低濃度領域３９となる領域が
開口するようにフォトレジストをパターニングする。引
き続き、フォトレジストをイオン注入阻止膜として用い
て、打ち込みエネルギー４０ＫｅＶ、打ち込みドーズ量
３×１０12ａｔｏｍｓ／ｃｍ2程度の条件でＮ型不純物
（図示せず）をイオン注入する。Ｎ型不純物としてはリ
ン原子を用いる。その後、硫酸を用いてフォトレジスト
を除去する。続いて、窒素雰囲気中で、温度１０５０
℃、時間３時間程度の条件で、熱処理を行い、不純物を
表面シリコン層に拡散させ、第１のＮ型低濃度領域３９
と第１のＰ型低濃度領域３７と第２のＮ型低濃度領域７
３と第２のＰ型低濃度領域７１を形成する。ここで第１
のＮ型低濃度領域３９と第１のＰ型低濃度領域３７と第
２のＮ型低濃度領域７３と第２のＰ型低濃度領域７１の
各不純物は、好ましくは埋め込み酸化膜１９まで拡散さ
せる。これは低濃度領域と表面シリコン層の導電型が逆
の場合にＰＮ接合ができないようにするためである。な
お、第１のＮ型低濃度領域３９と第１のＰ型低濃度領域
３７と第２のＮ型低濃度領域７３と第２のＰ型低濃度領
域７１のイオン注入は、任意の順序で行っても本発明の
実施形態と同様の効果が得られる。
【００８３】続いて、図７に示すように、フォトレジス
ト（図示せず）を回転塗布法によってＳＯＩ基板１の上
部全面に形成する。つぎに所定のフォトマスクを用いて
露光処理と、現像処理を行い、Ｎ型オフセットドレイン
領域９となる第１のＰ型低濃度領域３７の一部領域が開
口するようにフォトレジストをパターニングする。引き
続き、フォトレジストをイオン注入阻止膜として用い
て、打ち込みエネルギー５０ＫｅＶ、打ち込みドーズ量
８×１０12ａｔｏｍｓ／ｃｍ2程度の条件でＮ型不純物
（図示せず）をイオン注入する。Ｎ型不純物としてはリ
ン原子を用いる。その後、硫酸を用いてフォトレジスト
を除去する。
ト（図示せず）を回転塗布法によってＳＯＩ基板１の上
部全面に形成する。つぎに所定のフォトマスクを用いて
露光処理と、現像処理を行い、Ｎ型オフセットドレイン
領域９となる第１のＰ型低濃度領域３７の一部領域が開
口するようにフォトレジストをパターニングする。引き
続き、フォトレジストをイオン注入阻止膜として用い
て、打ち込みエネルギー５０ＫｅＶ、打ち込みドーズ量
８×１０12ａｔｏｍｓ／ｃｍ2程度の条件でＮ型不純物
（図示せず）をイオン注入する。Ｎ型不純物としてはリ
ン原子を用いる。その後、硫酸を用いてフォトレジスト
を除去する。
【００８４】続いて、フォトレジスト（図示せず）を回
転塗布法によってＳＯＩ基板１の上部全面に形成する。
つぎに所定のフォトマスクを用いて露光処理と、現像処
理を行い、Ｐ型オフセットドレイン領域４１となる第１
のＮ型低濃度領域３９の一部領域が開口するようにフォ
トレジストをパターニングする。引き続き、フォトレジ
ストをイオン注入阻止膜として用いて、打ち込みエネル
ギー２５ＫｅＶ、打ち込みドーズ量１×１０13ａｔｏｍ
ｓ／ｃｍ2程度の条件でＰ型不純物（図示せず）をイオ
ン注入する。Ｐ型不純物としてはボロン原子を用いる。
その後、硫酸を用いてフォトレジストを除去する。続い
て、酸化雰囲気中で、温度９００℃、時間９０分程度の
条件で熱処理を行い、膜厚２００ｎｍ程度のシリコン酸
化膜１１１を形成する。シリコン酸化膜１１１は、この
後の工程で行う窒素雰囲気中での熱処理の際に、表面シ
リコン層と窒素が直接接触し反応すると表面シリコン層
の表面が荒れるため、シリコン酸化膜１１１で保護する
ことを目的として形成する。引き続き、窒素雰囲気中
で、温度１１００℃、時間４時間程度の条件で熱処理を
行い、不純物を拡散させ、Ｎ型オフセットドレイン領域
９とＰ型オフセットドレイン領域４１を形成する。
転塗布法によってＳＯＩ基板１の上部全面に形成する。
つぎに所定のフォトマスクを用いて露光処理と、現像処
理を行い、Ｐ型オフセットドレイン領域４１となる第１
のＮ型低濃度領域３９の一部領域が開口するようにフォ
トレジストをパターニングする。引き続き、フォトレジ
ストをイオン注入阻止膜として用いて、打ち込みエネル
ギー２５ＫｅＶ、打ち込みドーズ量１×１０13ａｔｏｍ
ｓ／ｃｍ2程度の条件でＰ型不純物（図示せず）をイオ
ン注入する。Ｐ型不純物としてはボロン原子を用いる。
その後、硫酸を用いてフォトレジストを除去する。続い
て、酸化雰囲気中で、温度９００℃、時間９０分程度の
条件で熱処理を行い、膜厚２００ｎｍ程度のシリコン酸
化膜１１１を形成する。シリコン酸化膜１１１は、この
後の工程で行う窒素雰囲気中での熱処理の際に、表面シ
リコン層と窒素が直接接触し反応すると表面シリコン層
の表面が荒れるため、シリコン酸化膜１１１で保護する
ことを目的として形成する。引き続き、窒素雰囲気中
で、温度１１００℃、時間４時間程度の条件で熱処理を
行い、不純物を拡散させ、Ｎ型オフセットドレイン領域
９とＰ型オフセットドレイン領域４１を形成する。
【００８５】次に、図８に示すように、フォトレジスト
２５を回転塗布法によってＳＯＩ基板１の上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、素子領域が開口するようにフォト
レジスト２５をパターニングする。続いて、エッチング
液にフッ酸を用いて、フォトレジスト開口内のシリコン
酸化膜（図示せず）を完全に除去し、その後、フォトレ
ジストを除去する。
２５を回転塗布法によってＳＯＩ基板１の上部全面に形
成する。つぎに所定のフォトマスクを用いて露光処理
と、現像処理を行い、素子領域が開口するようにフォト
レジスト２５をパターニングする。続いて、エッチング
液にフッ酸を用いて、フォトレジスト開口内のシリコン
酸化膜（図示せず）を完全に除去し、その後、フォトレ
ジストを除去する。
【００８６】次に、図９に示すように、酸化雰囲気中
で、温度１０００℃、時間２２０分程度の条件で熱処理
を行い、膜厚１２０ｎｍ程度の第１のゲート酸化膜１５
を形成する。
で、温度１０００℃、時間２２０分程度の条件で熱処理
を行い、膜厚１２０ｎｍ程度の第１のゲート酸化膜１５
を形成する。
【００８７】続いて、フォトレジスト２５を回転塗布法
によってＳＯＩ基板１の上部全面に形成する。つぎに所
定のフォトマスクを用いて露光処理と、現像処理を行
い、第２のＰ型低濃度領域７１と、第２のＮ型低濃度領
域７３と、第１のＰ型低濃度領域３７内の一部と、第１
のＮ型低濃度領域３９内の一部とが開口するようにフォ
トレジスト２５をパターニングする。続いて、エッチン
グ液にフッ酸を用いて、フォトレジスト２５開口内の第
１のゲート酸化膜１５を完全に除去する。その後、硫酸
を用いてフォトレジスト２５を除去する。
によってＳＯＩ基板１の上部全面に形成する。つぎに所
定のフォトマスクを用いて露光処理と、現像処理を行
い、第２のＰ型低濃度領域７１と、第２のＮ型低濃度領
域７３と、第１のＰ型低濃度領域３７内の一部と、第１
のＮ型低濃度領域３９内の一部とが開口するようにフォ
トレジスト２５をパターニングする。続いて、エッチン
グ液にフッ酸を用いて、フォトレジスト２５開口内の第
１のゲート酸化膜１５を完全に除去する。その後、硫酸
を用いてフォトレジスト２５を除去する。
【００８８】次に、図１５に示すように、酸化雰囲気中
で、温度１０００℃、時間４０分程度の条件で熱処理を
行い、膜厚１７ｎｍ程度の第２のゲート酸化膜１０１を
形成する。この酸化処理で第１のゲート酸化膜１５も酸
化されるが、その膜厚増加は無視できる程度なので影響
はない。
で、温度１０００℃、時間４０分程度の条件で熱処理を
行い、膜厚１７ｎｍ程度の第２のゲート酸化膜１０１を
形成する。この酸化処理で第１のゲート酸化膜１５も酸
化されるが、その膜厚増加は無視できる程度なので影響
はない。
【００８９】次に、フォトレジスト２５を回転塗布法に
よってＳＯＩ基板１の上部全面に形成する。つぎに所定
のフォトマスクを用いて露光処理と、現像処理を行い、
Ｎ型チャネルドープ層１１３を形成する領域が開口する
ようにフォトレジスト２５をパターニングする。引き続
き、フォトレジストをイオン注入阻止膜として用いて、
打ち込みエネルギー１００ＫｅＶ、打ち込みドーズ量７
×１０11ａｔｏｍｓ／ｃｍ2程度の条件でＮ型不純物
（図示せず）をイオン注入する。Ｎ型不純物としてはリ
ン原子を用いる。その後、硫酸を用いて、フォトレジス
トを除去する。
よってＳＯＩ基板１の上部全面に形成する。つぎに所定
のフォトマスクを用いて露光処理と、現像処理を行い、
Ｎ型チャネルドープ層１１３を形成する領域が開口する
ようにフォトレジスト２５をパターニングする。引き続
き、フォトレジストをイオン注入阻止膜として用いて、
打ち込みエネルギー１００ＫｅＶ、打ち込みドーズ量７
×１０11ａｔｏｍｓ／ｃｍ2程度の条件でＮ型不純物
（図示せず）をイオン注入する。Ｎ型不純物としてはリ
ン原子を用いる。その後、硫酸を用いて、フォトレジス
トを除去する。
【００９０】さらに、フォトレジスト（図示せず）を回
転塗布法によってＳＯＩ基板１の上部全面に形成する。
つぎに所定のフォトマスクを用いて露光処理と、現像処
理を行い、Ｐ型チャネルドープ層１０９を形成する領域
が開口するようにフォトレジストをパターニングする。
引き続き、フォトレジストをイオン注入阻止膜として用
いて、打ち込みエネルギー３５ＫｅＶ、打ち込みドーズ
量７×１０11ａｔｏｍｓ／ｃｍ2程度の条件でＰ型不純
物（図示せず）をイオン注入する。Ｐ型不純物としては
ボロン原子を用いる。その後、硫酸を用いて、フォトレ
ジストを除去する。
転塗布法によってＳＯＩ基板１の上部全面に形成する。
つぎに所定のフォトマスクを用いて露光処理と、現像処
理を行い、Ｐ型チャネルドープ層１０９を形成する領域
が開口するようにフォトレジストをパターニングする。
引き続き、フォトレジストをイオン注入阻止膜として用
いて、打ち込みエネルギー３５ＫｅＶ、打ち込みドーズ
量７×１０11ａｔｏｍｓ／ｃｍ2程度の条件でＰ型不純
物（図示せず）をイオン注入する。Ｐ型不純物としては
ボロン原子を用いる。その後、硫酸を用いて、フォトレ
ジストを除去する。
【００９１】次に、図１６に示すように、反応ガスとし
てモノシラン（ＳｉＨ4）を用いたＣＶＤ法によって、
多結晶シリコンからなるゲート電極材料（図示せず）を
ＳＯＩ基板１の上部全面に形成する。
てモノシラン（ＳｉＨ4）を用いたＣＶＤ法によって、
多結晶シリコンからなるゲート電極材料（図示せず）を
ＳＯＩ基板１の上部全面に形成する。
【００９２】引き続き、フォトレジスト（図示せず）を
回転塗布法によってＳＯＩ基板１の上部全面に形成す
る。つぎに所定のフォトマスクを用いて露光処理と、現
像処理を行い、ゲート電極２１を形成する領域上に残存
するようにフォトレジストをパターニングする。つづい
て、エッチングガスに六フッ化イオウと酸素（Ｏ2）を
用いた反応性イオンエッチング法を使用して、フォトレ
ジストをエッチングマスクに使用してフォトレジスト開
口内のゲート電極材料を完全に除去するまでエッチング
し、ゲート電極２１を形成する。その後、硫酸を用いて
フォトレジストを除去する。
回転塗布法によってＳＯＩ基板１の上部全面に形成す
る。つぎに所定のフォトマスクを用いて露光処理と、現
像処理を行い、ゲート電極２１を形成する領域上に残存
するようにフォトレジストをパターニングする。つづい
て、エッチングガスに六フッ化イオウと酸素（Ｏ2）を
用いた反応性イオンエッチング法を使用して、フォトレ
ジストをエッチングマスクに使用してフォトレジスト開
口内のゲート電極材料を完全に除去するまでエッチング
し、ゲート電極２１を形成する。その後、硫酸を用いて
フォトレジストを除去する。
【００９３】次に、図１７に示すように、フォトレジス
ト（図示せず）を回転塗布法によってＳＯＩ基板１の上
部全面に形成する。つぎに所定のフォトマスクを用いて
露光処理と、現像処理を行い、Ｎ型ドレイン領域５とＮ
型ソース領域７とＮ型高濃度領域８５とを形成する領域
とゲート電極２１の一部が開口するようにフォトレジス
トをパターニングする。
ト（図示せず）を回転塗布法によってＳＯＩ基板１の上
部全面に形成する。つぎに所定のフォトマスクを用いて
露光処理と、現像処理を行い、Ｎ型ドレイン領域５とＮ
型ソース領域７とＮ型高濃度領域８５とを形成する領域
とゲート電極２１の一部が開口するようにフォトレジス
トをパターニングする。
【００９４】引き続き、フォトレジスト（図示せず）を
イオン注入阻止膜として用いて、さらにゲート電極２１
に対し自己整合的に、打ち込みエネルギー３０ＫｅＶ、
打ち込みドーズ量４×１０13ａｔｏｍｓ／ｃｍ2程度の
条件でＮ型不純物をイオン注入し、高耐圧ＮチャネルＭ
ＯＳＦＥＴ２７のＮ型ソース領域７側と、低耐圧Ｎチャ
ネルＭＯＳＦＥＴ７５のゲート電極２１の両側とに、Ｎ
型ライトドープ層８１を形成する。Ｎ型不純物としては
リン原子を用いる。その後、硫酸を用いてフォトレジス
トを除去する。なお、図１７では、高耐圧ＮチャネルＭ
ＯＳＦＥＴ２７のＮ型ドレイン領域５にもＮ型不純物を
注入している。これは、Ｎ型ライトドープ層８１を形成
するためのフォトマスクと、Ｎ型ドレイン領域５とＮ型
ソース領域７とＮ型高濃度領域８５と形成するためのフ
ォトマスクを共通にしているためである。なお、Ｎ型ラ
イトドープ層８１と、Ｎ型ドレイン領域５とＮ型ソース
領域７とＮ型高濃度領域８５の不純物濃度は２桁程度異
なるので、フォトマスクを共通にしても特性上の問題は
ない。
イオン注入阻止膜として用いて、さらにゲート電極２１
に対し自己整合的に、打ち込みエネルギー３０ＫｅＶ、
打ち込みドーズ量４×１０13ａｔｏｍｓ／ｃｍ2程度の
条件でＮ型不純物をイオン注入し、高耐圧ＮチャネルＭ
ＯＳＦＥＴ２７のＮ型ソース領域７側と、低耐圧Ｎチャ
ネルＭＯＳＦＥＴ７５のゲート電極２１の両側とに、Ｎ
型ライトドープ層８１を形成する。Ｎ型不純物としては
リン原子を用いる。その後、硫酸を用いてフォトレジス
トを除去する。なお、図１７では、高耐圧ＮチャネルＭ
ＯＳＦＥＴ２７のＮ型ドレイン領域５にもＮ型不純物を
注入している。これは、Ｎ型ライトドープ層８１を形成
するためのフォトマスクと、Ｎ型ドレイン領域５とＮ型
ソース領域７とＮ型高濃度領域８５と形成するためのフ
ォトマスクを共通にしているためである。なお、Ｎ型ラ
イトドープ層８１と、Ｎ型ドレイン領域５とＮ型ソース
領域７とＮ型高濃度領域８５の不純物濃度は２桁程度異
なるので、フォトマスクを共通にしても特性上の問題は
ない。
【００９５】引き続き、フォトレジスト２５を回転塗布
法によってＳＯＩ基板１の上部全面に形成する。つぎに
所定のフォトマスクを用いて露光処理と、現像処理を行
い、Ｐ型ドレイン領域３５とＰ型ソース領域３３とＰ型
高濃度領域８９とを形成する領域とゲート電極２１の一
部が開口するようにフォトレジスト２５をパターニング
する。
法によってＳＯＩ基板１の上部全面に形成する。つぎに
所定のフォトマスクを用いて露光処理と、現像処理を行
い、Ｐ型ドレイン領域３５とＰ型ソース領域３３とＰ型
高濃度領域８９とを形成する領域とゲート電極２１の一
部が開口するようにフォトレジスト２５をパターニング
する。
【００９６】引き続き、フォトレジスト２５をイオン注
入阻止膜として用いて、さらにゲート電極２１に対し自
己整合的に、打ち込みエネルギー３０ＫｅＶ、打ち込み
ドーズ量４×１０13ａｔｏｍｓ／ｃｍ2程度の条件でＰ
型不純物をイオン注入し、高耐圧ＰチャネルＭＯＳＦＥ
Ｔ２９のＰ型ソース領域３３側と、低耐圧ＰチャネルＭ
ＯＳＦＥＴ７７のゲート電極２１の両側とに、Ｐ型ライ
トドープ層８３を形成する。Ｐ型不純物としてはボロン
原子を用いる。その後、硫酸を用いてフォトレジスト２
５を除去する。なお、図１７では、高耐圧ＰチャネルＭ
ＯＳＦＥＴ２９のＰ型ドレイン領域３５にもＰ型不純物
を注入している。これは、Ｐ型ライトドープ層８３を形
成するためのフォトマスクと、Ｐ型ドレイン領域３５と
Ｐ型ソース領域３３とＰ型高濃度領域８９を形成するた
めのフォトマスクを共通にしているためである。なお、
Ｐ型ライトドープ層８３と、Ｐ型ドレイン領域３５とＰ
型ソース領域３３とＰ型高濃度領域８９の不純物濃度は
２桁程度異なるので、フォトマスクを共通にしても特性
上の問題はない。
入阻止膜として用いて、さらにゲート電極２１に対し自
己整合的に、打ち込みエネルギー３０ＫｅＶ、打ち込み
ドーズ量４×１０13ａｔｏｍｓ／ｃｍ2程度の条件でＰ
型不純物をイオン注入し、高耐圧ＰチャネルＭＯＳＦＥ
Ｔ２９のＰ型ソース領域３３側と、低耐圧ＰチャネルＭ
ＯＳＦＥＴ７７のゲート電極２１の両側とに、Ｐ型ライ
トドープ層８３を形成する。Ｐ型不純物としてはボロン
原子を用いる。その後、硫酸を用いてフォトレジスト２
５を除去する。なお、図１７では、高耐圧ＰチャネルＭ
ＯＳＦＥＴ２９のＰ型ドレイン領域３５にもＰ型不純物
を注入している。これは、Ｐ型ライトドープ層８３を形
成するためのフォトマスクと、Ｐ型ドレイン領域３５と
Ｐ型ソース領域３３とＰ型高濃度領域８９を形成するた
めのフォトマスクを共通にしているためである。なお、
Ｐ型ライトドープ層８３と、Ｐ型ドレイン領域３５とＰ
型ソース領域３３とＰ型高濃度領域８９の不純物濃度は
２桁程度異なるので、フォトマスクを共通にしても特性
上の問題はない。
【００９７】次に、図１８に示すように、反応ガスとし
てモノシラン（ＳｉＨ4）とフォスフィン（ＰＨ3）を用
いたＣＶＤ法によって、リン原子をドープしたシリコン
酸化膜からなるサイドウォール材料を膜厚０．３μｍ程
度でＳＯＩ基板１の上部全面に形成する。続いて、エッ
チングガスに、四フッ化炭素とヘリウムと三フッ化メタ
ン（ＣＨＦ3）を用いた反応性イオンエッチング法を使
用して、平坦部のサイドウォール材料を完全に除去する
程度に全面エッチングし、ゲート電極２１の側壁部にサ
イドウォール７９を形成する。
てモノシラン（ＳｉＨ4）とフォスフィン（ＰＨ3）を用
いたＣＶＤ法によって、リン原子をドープしたシリコン
酸化膜からなるサイドウォール材料を膜厚０．３μｍ程
度でＳＯＩ基板１の上部全面に形成する。続いて、エッ
チングガスに、四フッ化炭素とヘリウムと三フッ化メタ
ン（ＣＨＦ3）を用いた反応性イオンエッチング法を使
用して、平坦部のサイドウォール材料を完全に除去する
程度に全面エッチングし、ゲート電極２１の側壁部にサ
イドウォール７９を形成する。
【００９８】続いて、フォトレジスト（図示せず）を回
転塗布法によってＳＯＩ基板１の上部全面に形成する。
つぎに所定のフォトマスクを用いて露光処理と、現像処
理を行い、Ｎ型ドレイン領域５とＮ型ソース領域７とＮ
型高濃度領域８５とを形成する領域とゲート電極２１の
一部が開口するようにフォトレジストをパターニングす
る。
転塗布法によってＳＯＩ基板１の上部全面に形成する。
つぎに所定のフォトマスクを用いて露光処理と、現像処
理を行い、Ｎ型ドレイン領域５とＮ型ソース領域７とＮ
型高濃度領域８５とを形成する領域とゲート電極２１の
一部が開口するようにフォトレジストをパターニングす
る。
【００９９】引き続き、フォトレジスト（図示せず）を
イオン注入阻止膜として用いて、さらにゲート電極２１
に対し自己整合的に、打ち込みエネルギー７０ＫｅＶ、
打ち込みドーズ量３×１０15ａｔｏｍｓ／ｃｍ2程度の
条件でＮ型不純物をイオン注入し、Ｎ型ドレイン領域５
とＮ型ソース領域７とＮ型高濃度領域８５とを形成す
る。Ｎ型不純物としては砒素原子を用いる。その後、硫
酸を用いてフォトレジストを除去する。
イオン注入阻止膜として用いて、さらにゲート電極２１
に対し自己整合的に、打ち込みエネルギー７０ＫｅＶ、
打ち込みドーズ量３×１０15ａｔｏｍｓ／ｃｍ2程度の
条件でＮ型不純物をイオン注入し、Ｎ型ドレイン領域５
とＮ型ソース領域７とＮ型高濃度領域８５とを形成す
る。Ｎ型不純物としては砒素原子を用いる。その後、硫
酸を用いてフォトレジストを除去する。
【０１００】続いて、フォトレジスト２５を回転塗布法
によってＳＯＩ基板１の上部全面に形成する。つぎに所
定のフォトマスクを用いて露光処理と、現像処理を行
い、Ｐ型ドレイン領域３５とＰ型ソース領域３３とＰ型
高濃度領域８９とを形成する領域とゲート電極２１の一
部が開口するようにフォトレジスト２５をパターニング
する。
によってＳＯＩ基板１の上部全面に形成する。つぎに所
定のフォトマスクを用いて露光処理と、現像処理を行
い、Ｐ型ドレイン領域３５とＰ型ソース領域３３とＰ型
高濃度領域８９とを形成する領域とゲート電極２１の一
部が開口するようにフォトレジスト２５をパターニング
する。
【０１０１】引き続き、フォトレジスト２５をイオン注
入阻止膜として用いて、さらにゲート電極２１に対し自
己整合的に、打ち込みエネルギー３０ＫｅＶ、打ち込み
ドーズ量３×１０15ａｔｏｍｓ／ｃｍ2程度の条件でＰ
型不純物をイオン注入し、Ｐ型ドレイン領域３５とＰ型
ソース領域３３とＰ型高濃度領域８９とを形成する。Ｐ
型不純物としてはボロン原子を用いる。その後、硫酸を
用いてフォトレジスト２５を除去する。
入阻止膜として用いて、さらにゲート電極２１に対し自
己整合的に、打ち込みエネルギー３０ＫｅＶ、打ち込み
ドーズ量３×１０15ａｔｏｍｓ／ｃｍ2程度の条件でＰ
型不純物をイオン注入し、Ｐ型ドレイン領域３５とＰ型
ソース領域３３とＰ型高濃度領域８９とを形成する。Ｐ
型不純物としてはボロン原子を用いる。その後、硫酸を
用いてフォトレジスト２５を除去する。
【０１０２】次に図１に示すように、反応ガスとしてモ
ノシランとフォスフィンとジボラン（Ｂ2Ｈ6）および酸
素を用いたＣＶＤ法によって、不純物としてリンとボロ
ンを含むシリコン酸化膜からなる絶縁膜２３を膜厚０．
５μｍ程度で全面に被膜形成する。その後、窒素雰囲気
中で温度９００℃、３０分間程度の熱処理を加える。こ
のことによって、Ｎ型ドレイン領域５とＮ型ソース領域
７とＮ型高濃度領域８５とＰ型ドレイン領域３５とＰ型
ソース領域３３とＰ型高濃度領域８９とにイオン注入し
た不純物を活性化させる。この窒素雰囲気中の熱処理
は、絶縁膜２３の表面平坦化も兼ねる。
ノシランとフォスフィンとジボラン（Ｂ2Ｈ6）および酸
素を用いたＣＶＤ法によって、不純物としてリンとボロ
ンを含むシリコン酸化膜からなる絶縁膜２３を膜厚０．
５μｍ程度で全面に被膜形成する。その後、窒素雰囲気
中で温度９００℃、３０分間程度の熱処理を加える。こ
のことによって、Ｎ型ドレイン領域５とＮ型ソース領域
７とＮ型高濃度領域８５とＰ型ドレイン領域３５とＰ型
ソース領域３３とＰ型高濃度領域８９とにイオン注入し
た不純物を活性化させる。この窒素雰囲気中の熱処理
は、絶縁膜２３の表面平坦化も兼ねる。
【０１０３】続いて、フォトレジスト（図示せず）を回
転塗布法によって絶縁膜２３の上部全面に形成する。つ
ぎに所定のフォトマスクを用いて露光処理と、現像処理
とを行い、コンタクトホール３１を形成する領域が開口
するようにフォトレジストをパターニングする。
転塗布法によって絶縁膜２３の上部全面に形成する。つ
ぎに所定のフォトマスクを用いて露光処理と、現像処理
とを行い、コンタクトホール３１を形成する領域が開口
するようにフォトレジストをパターニングする。
【０１０４】引き続き、反応ガスに四フッ化炭素とヘリ
ウムと三フッ化メタンを用いた反応性イオンエッチング
法によって、フォトレジスト開口内の絶縁膜２３を完全
に除去するまでエッチングし、コンタクトホール３１を
形成する。その後、硫酸を用いてフォトレジストを除去
する。
ウムと三フッ化メタンを用いた反応性イオンエッチング
法によって、フォトレジスト開口内の絶縁膜２３を完全
に除去するまでエッチングし、コンタクトホール３１を
形成する。その後、硫酸を用いてフォトレジストを除去
する。
【０１０５】続いて、ＳＯＩ基板１の上部全面に、スパ
ッタリング法によって、金属電極を形成するための金属
電極材料（図示せず）を膜厚１μｍ程度で被膜形成す
る。金属電極材料としてはアルミニウムを用いる。
ッタリング法によって、金属電極を形成するための金属
電極材料（図示せず）を膜厚１μｍ程度で被膜形成す
る。金属電極材料としてはアルミニウムを用いる。
【０１０６】つぎに、フォトレジスト（図示せず）を回
転塗布法により、金属電極材料（図示せず）の上部全面
に形成する。引き続き、所定のフォトマスクを用いて、
露光処理と、現像処理を行い、フォトレジストを金属電
極１１となる領域上に残存するようにパターニングす
る。
転塗布法により、金属電極材料（図示せず）の上部全面
に形成する。引き続き、所定のフォトマスクを用いて、
露光処理と、現像処理を行い、フォトレジストを金属電
極１１となる領域上に残存するようにパターニングす
る。
【０１０７】引き続き、フォトレジスト（図示せず）を
エッチングマスクとして使用して、反応ガスに三塩化ホ
ウ素（ＢＣｌ3）と塩素を用いた反応性イオンエッチン
グ法によって、フォトレジスト開口内の金属電極材料を
完全に除去するまでエッチングし、金属電極１１を形成
する。その後、硝酸（ＨＮＯ3）を用いてフォトレジス
トを除去する。
エッチングマスクとして使用して、反応ガスに三塩化ホ
ウ素（ＢＣｌ3）と塩素を用いた反応性イオンエッチン
グ法によって、フォトレジスト開口内の金属電極材料を
完全に除去するまでエッチングし、金属電極１１を形成
する。その後、硝酸（ＨＮＯ3）を用いてフォトレジス
トを除去する。
【０１０８】この結果、図１に示したように、第１のゲ
ート酸化膜１５の下部にＮ型チャネルドープ層１１３を
設けた高耐圧ＮチャネルＭＯＳＦＥＴ２７と、第１のゲ
ート酸化膜１５の下部にＰ型チャネルドープ層１０９を
設けた高耐圧ＰチャネルＭＯＳＦＥＴ２９と、低耐圧Ｎ
チャネルＭＯＳＦＥＴ７５と、低耐圧ＰチャネルＭＯＳ
ＦＥＴ７７とが完成する。
ート酸化膜１５の下部にＮ型チャネルドープ層１１３を
設けた高耐圧ＮチャネルＭＯＳＦＥＴ２７と、第１のゲ
ート酸化膜１５の下部にＰ型チャネルドープ層１０９を
設けた高耐圧ＰチャネルＭＯＳＦＥＴ２９と、低耐圧Ｎ
チャネルＭＯＳＦＥＴ７５と、低耐圧ＰチャネルＭＯＳ
ＦＥＴ７７とが完成する。
【０１０９】このようにして、ＳＯＩ基板上にＣＭＯＳ
トランジスタを形成した半導体装置を製造することがで
きる。
トランジスタを形成した半導体装置を製造することがで
きる。
【０１１０】なお以上説明した本発明の実施形態におけ
る第１の低濃度領域３７、３９と、第２の低濃度領域７
１、７３と、オフセットドレイン領域９、４１と、チャ
ネルドープ層１０９、１１３と、ライトドープ層８１、
８３と、ドレイン領域５、３５と、ソース領域７、３３
と、高濃度領域８５、８９とを形成するイオン注入工程
において、Ｎ型とＰ型の工程順序を入れ替えても、本発
明の実施形態と同様な効果が得られる。
る第１の低濃度領域３７、３９と、第２の低濃度領域７
１、７３と、オフセットドレイン領域９、４１と、チャ
ネルドープ層１０９、１１３と、ライトドープ層８１、
８３と、ドレイン領域５、３５と、ソース領域７、３３
と、高濃度領域８５、８９とを形成するイオン注入工程
において、Ｎ型とＰ型の工程順序を入れ替えても、本発
明の実施形態と同様な効果が得られる。
【０１１１】また、以上説明した本発明の実施形態にお
ける第１の低濃度領域３７、３９のイオン注入を行う工
程と、第２の低濃度領域７１、７３のイオン注入を行う
工程の順序を入れ替えても、本発明の実施形態と同様な
効果が得られる。
ける第１の低濃度領域３７、３９のイオン注入を行う工
程と、第２の低濃度領域７１、７３のイオン注入を行う
工程の順序を入れ替えても、本発明の実施形態と同様な
効果が得られる。
【０１１２】さらに、以上説明した本発明の実施形態に
おける第２のゲート酸化膜形成工程を行った後に、Ｎ型
及びＰ型チャネルドープ層の形成工程を行っても、本発
明の実施形態と同様な効果が得られる。
おける第２のゲート酸化膜形成工程を行った後に、Ｎ型
及びＰ型チャネルドープ層の形成工程を行っても、本発
明の実施形態と同様な効果が得られる。
【０１１３】以上説明した本発明による半導体装置の製
造方法によれば、ＳＯＩ基板上１に形成した高耐圧Ｎチ
ャネルＭＯＳＦＥＴ２７と高耐圧ＰチャネルＭＯＳＦＥ
Ｔ２９との第１のゲート酸化膜１５の下部にチャネルド
ープ層１１３、１０９を形成することができる。したが
って、チャネルドープ層１１３、１０９でしきい値電圧
を調整できるので、第１の低濃度領域３７、３９の不純
物濃度をしきい値電圧に依らず任意に設定できる。よっ
て、第１の低濃度領域３７、３９の不純物濃度を高くす
ることが可能となり、第１の低濃度領域３７、３９と支
持基板１７の電位差により、埋め込み酸化膜１９の境界
面の反転層が形成されにくくなり、さらに、埋め込み酸
化膜１９から延びる空乏層と、第１の低濃度領域３７、
３９とソース領域７、３３のＰＮ接合部の空乏層が延び
にくくなる。このため、ソース領域７、３３のＰＮ接合
の空乏層と埋め込み酸化膜１９からの空乏層がつながら
ない。
造方法によれば、ＳＯＩ基板上１に形成した高耐圧Ｎチ
ャネルＭＯＳＦＥＴ２７と高耐圧ＰチャネルＭＯＳＦＥ
Ｔ２９との第１のゲート酸化膜１５の下部にチャネルド
ープ層１１３、１０９を形成することができる。したが
って、チャネルドープ層１１３、１０９でしきい値電圧
を調整できるので、第１の低濃度領域３７、３９の不純
物濃度をしきい値電圧に依らず任意に設定できる。よっ
て、第１の低濃度領域３７、３９の不純物濃度を高くす
ることが可能となり、第１の低濃度領域３７、３９と支
持基板１７の電位差により、埋め込み酸化膜１９の境界
面の反転層が形成されにくくなり、さらに、埋め込み酸
化膜１９から延びる空乏層と、第１の低濃度領域３７、
３９とソース領域７、３３のＰＮ接合部の空乏層が延び
にくくなる。このため、ソース領域７、３３のＰＮ接合
の空乏層と埋め込み酸化膜１９からの空乏層がつながら
ない。
【０１１４】第１の低濃度領域３７、３９と支持基板１
７の電位差により、埋め込み酸化膜１９の境界面に反転
層が形成されたとしても、空乏層がつながっていないの
で、第１の低濃度領域３７、３９とソース領域７、３３
との電位障壁が維持され、ソース領域７、３３からキャ
リアが供給されない。このため、埋め込み酸化膜１９の
境界面に沿って流れるリーク電流は発生しない。
７の電位差により、埋め込み酸化膜１９の境界面に反転
層が形成されたとしても、空乏層がつながっていないの
で、第１の低濃度領域３７、３９とソース領域７、３３
との電位障壁が維持され、ソース領域７、３３からキャ
リアが供給されない。このため、埋め込み酸化膜１９の
境界面に沿って流れるリーク電流は発生しない。
【０１１５】以上説明した本発明の実施形態は、高耐圧
ＭＯＳＦＥＴ２７、２９と低耐圧ＭＯＳＦＥＴ７５、７
７とを形成した半導体装置の実施形態で説明したが、図
１９に示すように、サイドウォール７９と、このサイド
ウォール７９下に形成するライトドープ層８１、８３と
を設けていない高耐圧ＮチャネルＭＯＳＦＥＴ２７と高
耐圧ＰチャネルＭＯＳＦＥＴ２９とにより半導体装置を
構成してもよい。この図１９に示すような形態の半導体
装置の製造方法は、先に説明した実施形態において、第
２のＰ型低濃度領域７１と、第２のＮ型低濃度領域７３
と、第２のゲート酸化膜１０１と、ライトドープ層８
１、８３と、サイドウォール７９と、Ｎ型高濃度領域８
５と、Ｐ型高濃度領域８９と、を形成する工程を省略す
ればよい。
ＭＯＳＦＥＴ２７、２９と低耐圧ＭＯＳＦＥＴ７５、７
７とを形成した半導体装置の実施形態で説明したが、図
１９に示すように、サイドウォール７９と、このサイド
ウォール７９下に形成するライトドープ層８１、８３と
を設けていない高耐圧ＮチャネルＭＯＳＦＥＴ２７と高
耐圧ＰチャネルＭＯＳＦＥＴ２９とにより半導体装置を
構成してもよい。この図１９に示すような形態の半導体
装置の製造方法は、先に説明した実施形態において、第
２のＰ型低濃度領域７１と、第２のＮ型低濃度領域７３
と、第２のゲート酸化膜１０１と、ライトドープ層８
１、８３と、サイドウォール７９と、Ｎ型高濃度領域８
５と、Ｐ型高濃度領域８９と、を形成する工程を省略す
ればよい。
【０１１６】さらに、以上説明した本発明の実施形態に
おいて、低耐圧ＭＯＳＦＥＴ７５、７７はＬＤＤ型ＭＯ
ＳＦＥＴであるので、高耐圧ＭＯＳＦＥＴ２７、２９と
低耐圧ＭＯＳＦＥＴ７５、７７とにライトドープ層８
１、８３及びサイドウォール７９とを形成した半導体装
置の実施形態で説明したが、図２０に示すように、ライ
トドープ層８１、８３及びサイドウォール７９とを設け
ない半導体装置で構成してもよい。このような形態の半
導体装置の製造方法は、先に説明した実施形態におい
て、ライトドープ層８１、８３と、サイドウォール７９
とを形成する工程を省略すればよい。このような低耐圧
ＭＯＳＦＥＴはシングルドレイン型と呼ばれ、ＬＤＤ型
よりドレイン耐圧が低く電源電圧は低くなるが、工程数
が少ないという利点がある。また、高耐圧ＭＯＳＦＥＴ
２７、２９のソース領域７、３３側のライトドープ層８
１、８３とサイドウォール７９が無くなるが、ＭＯＳＦ
ＥＴ動作上の問題は無く、本発明の実施形態と同様な効
果が得られる。
おいて、低耐圧ＭＯＳＦＥＴ７５、７７はＬＤＤ型ＭＯ
ＳＦＥＴであるので、高耐圧ＭＯＳＦＥＴ２７、２９と
低耐圧ＭＯＳＦＥＴ７５、７７とにライトドープ層８
１、８３及びサイドウォール７９とを形成した半導体装
置の実施形態で説明したが、図２０に示すように、ライ
トドープ層８１、８３及びサイドウォール７９とを設け
ない半導体装置で構成してもよい。このような形態の半
導体装置の製造方法は、先に説明した実施形態におい
て、ライトドープ層８１、８３と、サイドウォール７９
とを形成する工程を省略すればよい。このような低耐圧
ＭＯＳＦＥＴはシングルドレイン型と呼ばれ、ＬＤＤ型
よりドレイン耐圧が低く電源電圧は低くなるが、工程数
が少ないという利点がある。また、高耐圧ＭＯＳＦＥＴ
２７、２９のソース領域７、３３側のライトドープ層８
１、８３とサイドウォール７９が無くなるが、ＭＯＳＦ
ＥＴ動作上の問題は無く、本発明の実施形態と同様な効
果が得られる。
【０１１７】
【発明の効果】以上の説明で明らかなように、本発明に
おける半導体装置は、ＳＯＩ基板に形成した高耐圧ＭＯ
ＳＦＥＴであって、チャネルドープ層を用いて、しきい
値電圧を調整するので、低濃度領域の不純物濃度を高く
することができる。この構造を有する半導体装置を用い
れば、低濃度領域と埋め込み酸化膜の電位差によって、
ソース領域のＰＮ接合から延びる空乏層と埋め込み酸化
膜から延びる空乏層がつながることはない。そのため、
ソース領域からキャリアが供給されないので埋め込み酸
化膜の境界面を流れるリーク電流は発生しない。これに
より、ゲート電極に印加する電圧によってＭＯＳＦＥＴ
を流れる電流を正確に制御することができる。
おける半導体装置は、ＳＯＩ基板に形成した高耐圧ＭＯ
ＳＦＥＴであって、チャネルドープ層を用いて、しきい
値電圧を調整するので、低濃度領域の不純物濃度を高く
することができる。この構造を有する半導体装置を用い
れば、低濃度領域と埋め込み酸化膜の電位差によって、
ソース領域のＰＮ接合から延びる空乏層と埋め込み酸化
膜から延びる空乏層がつながることはない。そのため、
ソース領域からキャリアが供給されないので埋め込み酸
化膜の境界面を流れるリーク電流は発生しない。これに
より、ゲート電極に印加する電圧によってＭＯＳＦＥＴ
を流れる電流を正確に制御することができる。
【図１】本発明の実施形態における半導体装置の構造と
その製造方法とを示す断面図である。
その製造方法とを示す断面図である。
【図２】従来技術における半導体装置の構造とその製造
方法とを示す断面図である。
方法とを示す断面図である。
【図３】本発明の実施形態および従来技術における半導
体装置の構造とその製造方法とを示す断面図である。
体装置の構造とその製造方法とを示す断面図である。
【図４】本発明の実施形態および従来技術における半導
体装置の構造とその製造方法とを示す断面図である。
体装置の構造とその製造方法とを示す断面図である。
【図５】本発明の実施形態および従来技術における半導
体装置の構造とその製造方法とを示す断面図である。
体装置の構造とその製造方法とを示す断面図である。
【図６】本発明の実施形態および従来技術における半導
体装置の構造とその製造方法とを示す断面図である。
体装置の構造とその製造方法とを示す断面図である。
【図７】本発明の実施形態および従来技術における半導
体装置の構造とその製造方法とを示す断面図である。
体装置の構造とその製造方法とを示す断面図である。
【図８】本発明の実施形態および従来技術における半導
体装置の構造とその製造方法とを示す断面図である。
体装置の構造とその製造方法とを示す断面図である。
【図９】本発明の実施形態および従来技術における半導
体装置の構造とその製造方法とを示す断面図である。
体装置の構造とその製造方法とを示す断面図である。
【図１０】従来技術における半導体装置の構造とその製
造方法とを示す断面図である。
造方法とを示す断面図である。
【図１１】従来技術における半導体装置の構造とその製
造方法とを示す断面図である。
造方法とを示す断面図である。
【図１２】従来技術における半導体装置の構造とその製
造方法とを示す断面図である。
造方法とを示す断面図である。
【図１３】従来技術における半導体装置の課題点を示す
断面図である。
断面図である。
【図１４】従来技術における半導体装置の課題点を示す
断面図である。
断面図である。
【図１５】本発明の実施形態における半導体装置の構造
とその製造方法とを示す断面図である。
とその製造方法とを示す断面図である。
【図１６】本発明の実施形態における半導体装置の構造
とその製造方法とを示す断面図である。
とその製造方法とを示す断面図である。
【図１７】本発明の実施形態における半導体装置の構造
とその製造方法とを示す断面図である。
とその製造方法とを示す断面図である。
【図１８】本発明の実施形態における半導体装置の構造
とその製造方法とを示す断面図である。
とその製造方法とを示す断面図である。
【図１９】本発明の実施形態における半導体装置の構造
とその製造方法とを示す断面図である。
とその製造方法とを示す断面図である。
【図２０】本発明の実施形態における半導体装置の構造
とその製造方法とを示す断面図である。
とその製造方法とを示す断面図である。
１：ＳＯＩ基板 ３：表面シリコン層
５：Ｎ型ドレイン領域 ７：Ｎ型ソース領域
９：Ｎ型オフセットドレイン領域 １１：金
属電極 １５：第１のゲート酸化膜 １７：支持基板 １９：埋め込み酸化膜 ２１：ゲート電極 ２３：絶縁膜 ２５：フォトレジスト ２７：高耐圧ＮチャネルＭＯＳＦＥＴ ２９：高耐圧ＰチャネルＭＯＳＦＥＴ ３１：コンタクトホール ３３：Ｐ型ソース
領域 ３５：Ｐ型ドレイン領域 ３７：第１のＰ型
低濃度領域 ３９：第１のＮ型低濃度領域 ４１：Ｐ型オ
フセットドレイン領域 ４３：第１の空乏層 ４５：境界面 ４７：第２の空乏層 ４９：反転層 ７１：第２のＰ型低濃度領域 ７３：第２の
Ｎ型低濃度領域 ７５：低耐圧ＮチャネルＭＯＳＦＥＴ ７７：低耐圧ＰチャネルＭＯＳＦＥＴ ７９：サイドウォール ８１：Ｎ型ライトド
ープ層 ８３：Ｐ型ライトドープ層 ８５：Ｎ型高濃
度領域 ８９：Ｐ型高濃度領域 １０１：第２のゲー
ト酸化膜 １０３：パッド酸化膜 １０５：シリコン窒
化膜 １０７：フィールド酸化膜 １０９：Ｐ型チ
ャネルドープ層 １１１：シリコン酸化膜 １１３：Ｎ型チャ
ネルドープ層
属電極 １５：第１のゲート酸化膜 １７：支持基板 １９：埋め込み酸化膜 ２１：ゲート電極 ２３：絶縁膜 ２５：フォトレジスト ２７：高耐圧ＮチャネルＭＯＳＦＥＴ ２９：高耐圧ＰチャネルＭＯＳＦＥＴ ３１：コンタクトホール ３３：Ｐ型ソース
領域 ３５：Ｐ型ドレイン領域 ３７：第１のＰ型
低濃度領域 ３９：第１のＮ型低濃度領域 ４１：Ｐ型オ
フセットドレイン領域 ４３：第１の空乏層 ４５：境界面 ４７：第２の空乏層 ４９：反転層 ７１：第２のＰ型低濃度領域 ７３：第２の
Ｎ型低濃度領域 ７５：低耐圧ＮチャネルＭＯＳＦＥＴ ７７：低耐圧ＰチャネルＭＯＳＦＥＴ ７９：サイドウォール ８１：Ｎ型ライトド
ープ層 ８３：Ｐ型ライトドープ層 ８５：Ｎ型高濃
度領域 ８９：Ｐ型高濃度領域 １０１：第２のゲー
ト酸化膜 １０３：パッド酸化膜 １０５：シリコン窒
化膜 １０７：フィールド酸化膜 １０９：Ｐ型チ
ャネルドープ層 １１１：シリコン酸化膜 １１３：Ｎ型チャ
ネルドープ層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 21/76 Ｄ
27/088 21/94 Ａ
29/78 ６１６Ａ
27/08 １０２Ｃ
Ｆターム(参考） 4M108 AB05 AC01 AC13 AC39 AD13
AD16
5F032 AA01 AA14 CA17 CA24 CA25
DA23 DA53
5F048 AA04 AB03 AC04 BA16 BB05
BB16 BC06 BE09
5F110 AA06 AA08 BB04 CC02 DD05
DD11 EE09 EE32 EE45 FF02
FF23 GG02 GG32 GG34 GG36
GG52 GG53 GG60 HJ01 HJ04
HJ13 HJ15 HJ23 HL03 HM14
HM15 NN04 NN22 NN62 QQ08
QQ11 QQ19
Claims (10)
- 【請求項１】 支持基板と埋め込み酸化膜と表面シリコ
ン層からなるＳＯＩ基板に、高耐圧Ｎチャネル電界効果
トランジスタと高耐圧Ｐチャネル電界効果トランジスタ
を設けた半導体装置であって、 前記高耐圧Ｎチャネル電界効果トランジスタは、前記表
面シリコン層に設けた第１のＰ型低濃度領域と、該第１
のＰ型低濃度領域に設けた第１のゲート酸化膜と、該第
１のゲート酸化膜の下部に設けたＮ型チャネルドープ層
と、前記第１のゲート酸化膜の上部に設けた前記高耐圧
Ｎチャネル電界効果トランジスタのゲート電極と、前記
高耐圧Ｎチャネル電界効果トランジスタの前記ゲート電
極の一端側に設けたＮ型ソース領域と、前記高耐圧Ｎチ
ャネル電界効果トランジスタの前記ゲート電極の他端側
に設けたＮ型オフセットドレイン領域と、該Ｎ型オフセ
ットドレイン領域内に前記高耐圧Ｎチャネル電界効果ト
ランジスタの前記ゲート電極と離間して設けたＮ型ドレ
イン領域とを有し、 前記高耐圧Ｐチャネル電界効果トランジスタは、前記表
面シリコン層に設けた第１のＮ型低濃度領域と、該第１
のＮ型低濃度領域に設けた第１のゲート酸化膜と、該第
１のゲート酸化膜の下部に設けたＰ型チャネルドープ層
と、前記第１のゲート酸化膜の上部に設けた前記高耐圧
Ｐチャネル電界効果トランジスタのゲート電極と、前記
高耐圧Ｐチャネル電界効果トランジスタの前記ゲート電
極の一端側に設けたＰ型ソース領域と、前記高耐圧Ｐチ
ャネル電界効果トランジスタの前記ゲート電極の他端側
に設けたＰ型オフセットドレイン領域と、該Ｐ型オフセ
ットドレイン領域内に前記高耐圧Ｐチャネル電界効果ト
ランジスタの前記ゲート電極と離間して設けたＰ型ドレ
イン領域とを有することを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置に、低耐圧
Ｎチャネル電界効果トランジスタと低耐圧Ｐチャネル電
界効果トランジスタを設けた半導体装置であって、 前記低耐圧Ｎチャネル電界効果トランジスタは、前記表
面シリコン層に設けた第２のＰ型低濃度領域と、該第２
のＰ型低濃度領域に設けた第２のゲート酸化膜と、該第
２のゲート酸化膜の上部に設けた前記低耐圧Ｎチャネル
電界効果トランジスタのゲート電極と、前記低耐圧Ｎチ
ャネル電界効果トランジスタの前記ゲート電極の両側に
設けたＮ型高濃度領域とを有し、 前記低耐圧Ｐチャネル電界効果トランジスタは、前記表
面シリコン層に設けた第２のＮ型低濃度領域と、該第２
のＮ型低濃度領域に設けた第２のゲート酸化膜と、該第
２のゲート酸化膜の上部に設けた前記低耐圧Ｐチャネル
電界効果トランジスタのゲート電極と、前記低耐圧Ｐチ
ャネル電界効果トランジスタの前記ゲート電極の両側に
設けたＰ型高濃度領域とを有することを特徴とする半導
体装置。 - 【請求項３】 前記高耐圧Ｎチャネル電界効果トランジ
スタは、前記高耐圧Ｎチャネル電界効果トランジスタの
前記ゲート電極の側面に設けたサイドウォールと、前記
Ｎ型ソース領域と前記Ｎ型チャネルドープ層との間に設
けたＮ型ライトドープ層を有し、 前記高耐圧Ｐチャネル電界効果トランジスタは、前記高
耐圧Ｐチャネル電界効果トランジスタの前記ゲート電極
の側面に設けたサイドウォールと、前記Ｐ型ソース領域
と前記Ｐ型チャネルドープ層との間に設けたＰ型ライト
ドープ層を有し、 前記低耐圧Ｎチャネル電界効果トランジスタは、前記低
耐圧Ｎチャネル電界効果トランジスタの前記ゲート電極
の側面に設けたサイドウォールと、前記Ｎ型高濃度領域
と前記低耐圧Ｎチャネル電界効果トランジスタの前記ゲ
ート電極との間に設けたＮ型ライドドープ層を有し、 前記低耐圧Ｐチャネル電界効果トランジスタは、前記低
耐圧Ｐチャネル電界効果トランジスタの前記ゲート電極
の側面に設けたサイドウォールと、前記Ｐ型高濃度領域
と前記低耐圧Ｐチャネル電界効果トランジスタの前記ゲ
ート電極との間に設けたＰ型ライトドープ層を有するこ
とを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記オフセットドレイン領域の深さが、
前記ドレイン領域の深さより深いことを特徴とする請求
項１、２、又は３に記載の半導体装置。 - 【請求項５】 支持基板と埋め込み酸化膜と表面シリコ
ン層からなるＳＯＩ基板に、高耐圧Ｎチャネル電界効果
トランジスタと高耐圧Ｐチャネル電界効果トランジスタ
を有する半導体装置の製造方法であって、 前記ＳＯＩ基板の前記表面シリコン層の表面にパッド酸
化膜と、シリコン窒化膜を形成し、フォトエッチング処
理を行うことにより素子領域上に該シリコン窒化膜と前
記パッド酸化膜が残存するようにパターニングする工程
と、 前記ＳＯＩ基板の素子分離領域にフィールド酸化膜を形
成する工程と、 前記シリコン窒化膜と前記パッド酸化膜を除去する工程
と、 不純物原子を選択的にイオン注入して、前記高耐圧Ｎチ
ャネル電界効果トランジスタの形成領域に第１のＰ型低
濃度領域と、前記高耐圧Ｐチャネル電界効果トランジス
タの形成領域に第１のＮ型低濃度領域を形成する工程
と、 不純物原子を選択的にイオン注入して、前記高耐圧Ｎチ
ャネル電界効果トランジスタの形成領域にＮ型オフセッ
トドレイン領域と、前記高耐圧Ｐチャネル電界効果トラ
ンジスタの形成領域にＰ型オフセットドレイン領域を形
成する工程と、 前記表面シリコン層の表面に第１のゲート酸化膜を形成
する工程と、 不純物原子を選択的にイオン注入して、前記高耐圧Ｎチ
ャネル電界効果トランジスタの形成領域にＮ型チャネル
ドープ層と、前記高耐圧Ｐチャネル電界効果トランジス
タの形成領域にＰ型チャネルドープ層を形成する工程
と、 ゲート電極材料を全面に形成し、フォトエッチング処理
を行うことにより前記高耐圧Ｎチャネル電界効果トラン
ジスタと前記高耐圧Ｐチャネル電界効果トランジスタの
ゲート電極を形成する工程と、 不純物原子を選択的にイオン注入して、前記高耐圧Ｎチ
ャネル電界効果トランジスタの形成領域にＮ型ドレイン
領域及びＮ型ソース領域と、前記高耐圧Ｐチャネル電界
効果トランジスタの形成領域にＰ型ドレイン領域及びＰ
型ソース領域を形成する工程と、 絶縁膜を全面に形成し、フォトエッチング処理を行うこ
とによりコンタクトホールを形成する工程と、 金属電極材料を全面に形成し、フォトエッチング処理を
行うことにより金属電極を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項６】 前記Ｎ型及びＰ型チャネルドープ層を形
成する工程と、前記第１のゲート酸化膜を形成する工程
との順番を逆にして、前記Ｎ型及びＰ型チャネルドープ
層を形成した工程後に、前記第１のゲート酸化膜を形成
する工程を行うことを特徴とする請求項５に記載の半導
体装置の製造方法。 - 【請求項７】 支持基板と埋め込み酸化膜と表面シリコ
ン層からなるＳＯＩ基板に、高耐圧Ｎチャネル電界効果
トランジスタと高耐圧Ｐチャネル電界効果トランジスタ
と低耐圧Ｎチャネル電界効果トランジスタと低耐圧Ｐチ
ャネル電界効果トランジスタを有する半導体装置の製造
方法であって、 前記ＳＯＩ基板の前記表面シリコン層の表面にパッド酸
化膜と、シリコン窒化膜を形成し、フォトエッチング処
理を行うことにより素子領域上に該シリコン窒化膜と前
記パッド酸化膜が残存するようにパターニングする工程
と、 前記ＳＯＩ基板の素子分離領域にフィールド酸化膜を形
成する工程と、 前記シリコン窒化膜と前記パッド酸化膜を除去する工程
と、 不純物原子を選択的にイオン注入して、前記低耐圧Ｎチ
ャネル電界効果トランジスタの形成領域に第２のＰ型低
濃度領域と、前記低耐圧Ｐチャネル電界効果トランジス
タの形成領域に第２のＮ型低濃度領域と、前記高耐圧Ｎ
チャネル電界効果トランジスタの形成領域に第１のＰ型
低濃度領域と、前記高耐圧Ｐチャネル電界効果トランジ
スタの形成領域に第１のＮ型低濃度領域を形成する工程
と、 不純物原子を選択的にイオン注入して、前記高耐圧Ｎチ
ャネル電界効果トランジスタの形成領域にＮ型オフセッ
トドレイン領域と、前記高耐圧Ｐチャネル電界効果トラ
ンジスタの形成領域にＰ型オフセットドレイン領域を形
成する工程と、 前記表面シリコン層の表面に第１のゲート酸化膜を形成
する工程と、 前記低耐圧Ｎ及びＰチャネル電界効果トランジスタの前
記表面シリコン層表面の前記第１のゲート酸化膜を除去
すると共に、前記高耐圧Ｎ及びＰチャネル電界効果トラ
ンジスタの前記表面シリコン層表面の前記第１のゲート
酸化膜を残存させる工程と、 前記低耐圧Ｎ及びＰチャネル電界効果トランジスタの前
記表面シリコン層の表面に第２のゲート酸化膜を形成す
る工程と、 不純物原子を選択的にイオン注入して、前記高耐圧Ｎチ
ャネル電界効果トランジスタの形成領域にＮ型チャネル
ドープ層と、前記高耐圧Ｐチャネル電界効果トランジス
タの形成領域にＰ型チャネルドープ層を形成する工程
と、 ゲート電極材料を全面に形成し、フォトエッチング処理
を行うことにより前記高耐圧Ｎチャネル電界効果トラン
ジスタと前記高耐圧Ｐチャネル電界効果トランジスタと
前記低耐圧Ｎチャネル電界効果トランジスタと前記低耐
圧Ｐチャネル電界効果トランジスタのゲート電極を形成
する工程と、 不純物原子を選択的にイオン注入して、前記高耐圧Ｎチ
ャネル電界効果トランジスタの形成領域にＮ型ドレイン
領域及びＮ型ソース領域と、前記低耐圧Ｎチャネル電界
効果トランジスタの形成領域にＮ型高濃度領域と、前記
高耐圧Ｐチャネル電界効果トランジスタの形成領域にＰ
型ドレイン領域及びＰ型ソース領域と、前記低耐圧Ｐチ
ャネル電界効果トランジスタの形成領域にＰ型高濃度領
域を形成する工程と、 絶縁膜を全面に形成し、フォトエッチング処理を行うこ
とによりコンタクトホールを形成する工程と、 金属電極材料を全面に形成し、フォトエッチング処理を
行うことにより金属電極を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項８】 前記高耐圧Ｎチャネル電界効果トランジ
スタと前記高耐圧Ｐチャネル電界効果トランジスタと前
記低耐圧Ｎチャネル電界効果トランジスタと前記低耐圧
Ｐチャネル電界効果トランジスタの前記ゲート電極を形
成した工程後で、前記高耐圧Ｎチャネル電界効果トラン
ジスタの形成領域にＮ型ドレイン領域及びＮ型ソース領
域と、前記低耐圧Ｎチャネル電界効果トランジスタの形
成領域にＮ型高濃度領域と、前記高耐圧Ｐチャネル電界
効果トランジスタの形成領域にＰ型ドレイン領域及びＰ
型ソース領域と、前記低耐圧Ｐチャネル電界効果トラン
ジスタの形成領域にＰ型高濃度領域を形成する工程前
に、 不純物原子を選択的にイオン注入して、前記高耐圧及び
低耐圧Ｎチャネル電界効果トランジスタの形成領域にＮ
型ライトドープ層と、前記高耐圧及び低耐圧Ｐチャネル
電界効果トランジスタの形成領域にＰ型ライトドープ層
を形成する工程と、 絶縁膜を全面に形成し、エッチング処理を行うことによ
りサイドウォールを形成する工程とを有することを特徴
とする請求項７に記載の半導体装置の製造方法。 - 【請求項９】 前記Ｎ型及びＰ型チャネルドープ層を形
成する工程と、前記ゲート酸化膜を形成する工程との順
番を逆にして、前記Ｎ型及びＰ型チャネルドープ層を形
成した工程後に、前記ゲート酸化膜を形成する工程を行
うことを特徴とする請求項７、又は８に記載の半導体装
置の製造方法。 - 【請求項１０】 前記シリコン窒化膜と前記パッド酸化
膜をパターニングした後で、前記フィールド酸化膜を形
成する工程前に、 前記表面シリコン層の厚さ方向の一部を除去する工程を
有することを特徴とする請求項５、７、又は８に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001253799A JP2003069026A (ja) | 2001-08-24 | 2001-08-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001253799A JP2003069026A (ja) | 2001-08-24 | 2001-08-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003069026A true JP2003069026A (ja) | 2003-03-07 |
Family
ID=19082064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001253799A Pending JP2003069026A (ja) | 2001-08-24 | 2001-08-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003069026A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236083A (ja) * | 2004-02-20 | 2005-09-02 | Toshiba Corp | 半導体装置の製造方法 |
| US7375409B2 (en) | 2003-07-15 | 2008-05-20 | Seiko Epson Corporation | Semiconductor device including transistors having different drain breakdown voltages on a single substrate |
| US8169039B2 (en) | 2009-08-18 | 2012-05-01 | Ricoh Company, Ltd. | Semiconductor device |
-
2001
- 2001-08-24 JP JP2001253799A patent/JP2003069026A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7375409B2 (en) | 2003-07-15 | 2008-05-20 | Seiko Epson Corporation | Semiconductor device including transistors having different drain breakdown voltages on a single substrate |
| JP2005236083A (ja) * | 2004-02-20 | 2005-09-02 | Toshiba Corp | 半導体装置の製造方法 |
| US8169039B2 (en) | 2009-08-18 | 2012-05-01 | Ricoh Company, Ltd. | Semiconductor device |
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