KR940000510B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래방법에 의해 제조된 셀어레이 및 주변회로의 단면도.
제2도는 본 발명의 일 실시예에 의해 제조된 셀어레이 및 주변회로의 단면도.
제3a도 내지 제3d도는 본 발명의 일 실시예에 의한 셀어레이 및 주변회로의 공정을 도시한 단면도.
제4도는 본 발명의 다른 실시예에 의해 제조된 셀어레이 및 주변회로의 단면도.
제5도는 본 발명의 또 다른 실시예에 의해 제조된 셀어레이 및 주변회로의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 12 : 필드산화막
14 : 게이트전극 18 : 절연막
18a :스페이서 30 : 스토리지전극
32 : 유전체막 34 : 플레이트전극
40 : 비트라인 50 : 전극
100 : 제1불순물확산영역 200 : 제2불순물확산영역
300 : 제3불순물확산영역 400 : 제4불순물확산영역
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 하나의 칩상에서 셀어레이 내의 트랜지스터의 소오스 및 드레인 영역의 불순물 농도가 주변회로내 트랜지스터의 소오스 및 드레인영역의 불순물농도보다 낮은 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리장치는 하나의 트랜지스터와 하나의 커패시터로 이루어진 DRAM (Dynamic Random Access Memory)셀들이 매트릭스 모양으로 배열되고, 각 셀들의 워드라인과 비라인이 서로 연결되어 있는 셀어레이(Cell Array)부와, 상기 셀어레이를 구동하여 각 셀에 데이터(data)를 저장하거나 전송하는 역할을 하는 주변회로부로 이루어져 있다.
반도체 메모리장치는 기억용량을 증가하기 위해 단위셀들을 미세화하고, 데이타의 전송 및 저장을 빠르게 하기 위해 단위셀들의 스위칭속도를 빠르게 하며, 셀어레이에 저장된 데이타를 정확하게 읽거나(Read), 상기 셀어레이에 정확하게 데이타를 저장(W rite)하기 위하여, 많은 연구가 진행되고 있다.
제1도는 종래 방법에 의해 제조된 셀어레이 및 주변회로의 단면도로서, 반도체 메모리장치를 구성하는 셀어레이 영역과 주변회로영역의 경계부를 도시하므로 두 영역을 구성하는 트랜지스터의 특성변화에 의한 메모리장치의 신뢰성 변화를 알아보기 위해 도시되었다.
상기 도면은, 필드산화막(12)에 의해 한정되는 하나의 활성영역내에 하나의 드레인영역을 서로 공유하며 각각이 다른 하나의 소오스영역과 게이트전극을 구비하는 트랜지스터와 상기 트랜지스터의 소오스영역과 연결되며 각각이 스토리지전극, 유전체막 및 플레이트전극으로 구비되는 커패시터로 이루어진 DRAM셀이 셀어레이 영역에 위치하고, 상기 셀어레이 주변에는 주변회로를 구성하기 위한 트랜지스터들이 배열되어 있다. 통상, 상기 트랜지스터의 불순물확산영역은 기판상에 게이트전극을 형성한 후, 상기 게이트전극을 마스크로 하여 불순물을 도우핑하므로 형성된다.
고성능 고집적의 메모리장치를 제조하기 위해 트랜지스터의 치수를 미세화할 때 줄어드는 치수에 비해 인가되는 전원전압은 일정하기 때문에 트랜지스터 내부의 전계강도는 증대하게 되는데, 이는 특히 드레인부근의 핀치오프 영역에서는 그 크기가 더욱 더 커지게 되어 상기 영역에 고전계에 의한 핫캐리어가 생기게 된다. 상기 핫캐리어는 전계에 의해 가속되어 게이트산화막내에 주입되거나, 기판 실리콘의 밴드갭보다 더 큰 에너지를 얻어 임팩트(impact) 이온화에 따라 새로운 전자·홀 쌍이 생성하는데, 이때 새로 발생한 전자의 일부는 드레인의 전계에 따라 게이트산화막에 주입되고, 홀의 일부는 기판내로 흘러 기판전류가 된다.
상기 핫캐리어가 게이트산화막에 주입되면 기판과 산화막사이에 새로운 계면준위를 생성시켜 스레쉬흘드 전압(Vth)를 변화시키거나 상호콘덕턴스(gm)를 저하시키고, 홀의 일부가 기판내로 흐르면 기판전압의 상승과 함께 이른바 기생바이폴러 브레이크다운을 일으켜 드레인 영역의 내압을 저하시키게 되는데, 이는 트랜지스터의 전기적 특성을 좋지 않게 하고, 결과적으로 메모리특성 향상에 장애요인으로 작용한다.
상기 상술한 바와 같은 고전계에 의한 핫캐리어효과를 감소시키기 의해, 게이트전극을 마스크로 하여 저농도의 불순물을 얕게 기판에 도핑한 후, 상기 게이트전극의 측벽에 스페이서를 형성하여 상기 스페이서를 마스크로 하여 또 다시 고농도의 불순물을 도핑시키므로 이중의 불순물확산영역을 갖도록 트랜지스터를 제조한다. 일명 LDD(Lig htly Doped Drain)구조라고 부르는 이 구조는 드레인영역 중에서도 게이트전극과 가까운 영역에 저농도의 불순물확산영역이 형성되므로 이 부근의 전계를 약화시켜 핫캐리어효과를 약화시킬 수 있는데, 통상 상기 LDD구조는 게이트전극을 마스크로 하여 먼저 인(Phosphorus ; P)을 도핑하여 얕게 제1불순물확산영역(100)을 형성하고, 이어서 게이트전극(14)측벽에 스페이서(18a)를 형성하여 상기 스페이서(18a)를 마스크로 하여 비소(Arsenic ; AS)를 도우프하므로 고농도인 제2불순물확산영역(200)을 형성한다.
LDD구조를 이용한 종래 반도체장치의 셀어레이 및 주변회로영역은 상술한 효과들에 의해 그 전류구동능력을 향상시킬 수는 있었지만, 2차에 걸쳐 진행되는 불순물확산 공정은, 셀어레이영역의 메모리셀들에 누설 전류를 일으켜 데이타 반전 및 메모리셀의 리프레쉬(Refresh) 특성 저하를 초래했다. 이는 제2불순물확산영역을 형성하기 위해 게이트 전극이 형성된 반도체기판(10)전면에 산화막을 도포한 후 식각하는 공정이나 고농도의 불순물을 도핑하는 공정에 의해 기판자체에 미세한 결함이 생기게 되기 때문인데, 상기 결함은 기판누설전류의 원인이 되어 소오스영역과 접속하는 커패시터에 저장된 데이타(Data)의 반전을 초래한다.
본 발명의 목적은 종래 반도체 메모리장치의 문제점을 개선한 고신뢰도의 메모리장치를 만들기 위해 셀어레이내 트랜지스터의 불순물확산농도를 주변회로내의 확산농도보다 낮게한 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 메모리장치를 제조하기 위한 적절한 제조방법을 제공하는데 있다.
본 발명의 상기 목적을 달성하기 위한 반도체 메모리장치는 셀어레이와 주변회로로 구성되는 반도체 메모리장치에 있어서, 상기 셀어레이를 구성하는 트랜지스터들의 소오스 및 드레인 불순물확산영역은 상기 주변 회로를 구성하는 트랜지스터들의 소오스 및 드레인 불순물확산영역보다 그 불순물농도가 낮은 것을 특징으로 한다.
본 발명의 상기 다른 목적을 달성하기 위해서 본 발명은 셀어레이와 주변회로로 구성되는 반도체 메모리 장치에 있어서, 상기 셀어레이와 주변회로를 구성하는 트랜지스터들은, 제1도전형 반도체기판에 필드산화막을 형성하는 공정, 상기 반도체기판 전면에 게이트 산화막 및 제1도전층을 적층한 후 식각하여 게이트전극을 형성하는 공정, 상기 게이트전극이 형성된 반도체기판 전면인 제2도전형 불순물을 도핑하여 제1불순물확산영역을 형성하는 공정, 상기 제불순물확산영역이 형성된 기판전면에 스페이서형성용 물질을 형성하는 공정, 포토레지스트를 전면에 도포한후 사진식각공정에 의해 주변회로영역의 포토레지스트를 제거하는 공정, 이방성식각으로 상기 스페이서형성용 물질을 식각하므로 상기 주변회로영역에 배열된 트랜지스터의 게이트전극 측벽에 스페이서를 형성한 후, 남아 있는 상기 포토레지스트를 제거하는 공정, 및 상기 스페이서를 마스크로 하여 제2도전형 불순물을 도우핑하므로 제2불순물확산영역을 형성하는 공정으로 형성되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다.
제2도는 본 발명에 의한 반도체 메모리장치를 도시한 단면도이다.
필드산화막(12)에 의해 한정되는 하나의 활성영역내에 하나의 드레인영역을 서로 공유하며 각각이 다른 하나의 소오스영역과 게이트전극을 구비하는 두개의 트랜지스터와 상기 트랜지스터의 소오스영역과 연결되며 스토리지전극, 유전체막 및 플레이트전극을 구비하는 커패시터로 이루어진 DRAM셀이 셀어레이 영역에 위치하고, 상기 셀어레이 주변에는 주변회로를 구성하기 위한 트랜지스터들이 배열되어 있다. 이때, 상기 셀어레이 영역에 배열된 트랜지스터의 소오스 및 드레인 불순물확산영역은 상기 주변회로 영역에 배열된 트랜지스터의 소오스 및 드레인 불순물확산영역의 불순물농도보다 낮다.
제3a도 내지 제3d도는 본 발명의 일 실시예에 의한 반도체 메모리장치의 제조공정 순서를 나타낸 단면도들이다.
먼저, 제3a도를 참조하면, 반도체기판(10)상에 게이트전극(14) 및 제1불순물확산영역(100)을 형성하는 공정을 도시한 것으로서, P형 반도체기판(10)상에 필드산화막(12)을 형성하여 활성영역 및 비활성영역으로 상기 반도체기판을 구분하고, 전면에 얇은 게이트산화막과, 게이트전극 형성을 위한 다결정실리콘층을 적층한다. 이어서, 상기 다결정실리콘층 전면에 포토레지스트를 도포하고 노광 및 식각공정을 거쳐 전극형성을 위한 마스크패턴(16)을 만든다. 게이트전극(14)은 상기 마스크패턴(16)을 마스크로하여 상기 다결정실리콘층 및 게이트산화막에 이방성식각을 행하므로 완성된다. 이어서 상기 게이트전극을 마스크로 하여 기판전면에 N형 불순물, 예컨대 인(Phosphoru s ; P)을 확산하므로 각 트랜지스터의 소오스 및 드레인영역에 제1불순물확산영역을 자기정합(Self-align)적으로 형성한다. 이때 상기 제1불순물확산영역의 불순물 농도는, 예컨대 1018/cm3이하의 저농도로 하는 것이 적당하다.
제3b도를 참조하면, 게이트전극 측벽에 스페이서를 형성하는 공정을 도시한 것으로서, 제1불순물확산영역(100)이 자기정합적으로 형성된 반도체기판에 스페이서 형성용 물질(18), 예컨대 도전물질이거나 절연 물질을 약 1700Å정도의 두께로 형성하고, 상기 물질전면에 포토레지스트를 도포한다. 이어서 사진식각공정을 행하여 셀어레이영역을 제외한 주변회로영역상에 도포된 포토레지스트를 제거하므로 포토레지스트패턴(20)을 형성하여, 주변회로영역에 형성된 상기 스페이서형성용 물질(18)을 드러낸다. 상기 드러난 스페이서 형성용 물질에 이방성식각을 행하여 게이트전극(14) 측벽에 상기 물질의 잔유물을 남기므로서 스페이서(18a)를 형성한다.
제3c도를 참조하면, 주변회로영역에 제2불순물확산영역(200)을 형성하는 공정을 도시한 것으로서, 상기 포토레지스트패턴(20)을 제거하기 전이나 후에 상기 기판전면에 N형 불순물, 예컨대 비소 (Arsenic ; As, 를 1020/cm3이상의 고농도로 도우핑하여, 주변회로영역에 형성된 상기 제1불순물확산영역에 고농도의 불순물을 확산시키므로 제2불순물확산영역(200)을 형성하는데, 상기 불순물은 게이트전극의 측벽에 형성된 스페이서 (18a)에 의해 자기 정합적으로 형성된다.
따라서, 주변회로영역은 게이트전극을 마스크로한 저농도의 제1불순물확산영역과 스페이서 (18a)를 마스크로 한 고농도의 제2불순물확산영역이 하나의 불순물확산영역, 즉 소오스 및 드레인영역에 형성된 반면 셀어레이영역은 게이트전극을 마스크로한 저농도의 제1불순물확산영역만이 형성되므로, 상기 셀어레이영역은 상기 제2불순물확산영역을 형성하기 위해 행해지는 스페이서형성을 위한 이방성식각공정, 및 고농도의 불순물 도우핑공정이 생략된다. 이는 추가되는 상기 두 공정, 즉 식각공정과 도우핑공정에 의해 셀어레이영역의 불순물확산영역이 손상되는 것을 방지할 수 있으므로, 상기 두 공정에 의해 손상된 불순물확산영역, 즉 소오스 및 드레인영역의 결정결함을 줄일 수 있다. 통상 불순물확산영역에 결정결함이 생기면 상기 결함에 의해 누설전류가 생성되는데, DRAM의 경우 트랜지스터의 소오스영역에 상기 결함에 의한 누설전류가 발생하면 상기 소오스영역과 연결되어 형성된 커패시터에 저장된 데이타를 반전시킬 염려가 있을 뿐만 아니라, 메모리소자에서의 리프레쉬(Refresh)특성을 저하시킨다.
제3d도를 참조하면, 셀어레이영역과 주변회로영역을 완성하는 공정을 도시한 것으로서, 주변회로영역에 제2불순물확산영역(200)이 형성된 상기 기판전면에 층간절연막을 형성하여 기판전체를 절연시킨 후 셀어레이영역의 DRAM셀들을 매트릭스 모양으로 배열하기 위한 단위공정을 행한다. 이는, 먼저 셀어레이영역에 형성된 트랜지스터의 소오스영역에 콘택홀을 뚫어 스토리지전극(30), 유전체막(32) 및 플레이트전극을 구비하는 커패시터(C1및 C2)를 형성하고, 상기 커패시터가 형성된 기판전면에 절연막을 도포한다. 이어서 상기 트랜지스터의 드레인영역상에 형성되어 있는 상기 절연막을 제거하여 비트라인(40) 형성을 위한 콘택홀을 뚫고, 도전물질을 침적 하여 비트라인(4 0)을 형성하므로 DRAM셀이 매트릭스 모양으로 배열된 셀어레이영역을 완성한다. 주변회로영역은 트랜지스터의 불순물확산영역상에 형성된 층간절연막을 제거하여 도전물질을 침적한 후 패터닝하여 전극(50)을 형성하는 것에 의해 완성된다.
따라서, 주변회로영역은 저농도의 제1불순물확산영과 고농도의 제2불순물확산영역을 하나의 불순물확산영역에 형성하여, S/D(Source/Drain)간의 저항을 낮추므로 상기 트랜지스터의 전류구동 능력을 향상시키고, 셀어레이영역은 저농도의 제1불순물확산영역만을 형성하므로, 누설전류를 방지하여 종래의 데이타 반전 빛 리프레쉬특성 전하문제를 해결하여 고신뢰도의 반도체 메모리장치를 형성한다.
제4도는 본 발명의 다른 실시예에 의해 제조된 반도체 메모리장치의 단면도를 도시한 것으로, 제1 및 제2불순물확산영역으로 구성된 주변회로영역의 불순물확산영역에 있어서, 상기 제1불순물확산영역보다 제2불순물확산영역을 깊게 형성하므로 제2불순물확산영역의 일부분만이 제1불순물확산영역에 포함되도록 형성하였다. 상기 일 실시예에서는 제2불순물확산영역이 제1불순물확산영역에 의해 완전히 둘러싸이는 모양으로 형성되었다.
제5도는 본 발명의 또 다른 실시예에 의해 제조된 반도체 메모리장치의 단면도를 도시한 것으로서, 셀어레이영역내 트랜지스터의 소오스 및 드레인 불순물확산영역에는 먼저 저농도의 제1불순물확산영역을만을 형성하고, 스토리지전극 및 비트라인 접촉을 위한 콘택홀들을 형성한 후 상기 콘택홀에 자기정합(Self-align)되도록 제3불순물확산영역(300)과 제4불순물확산영역(400)을 형성시켰으며, 주변회로영역내 트랜지스터의 소오스 및 드레인 불순물확산영역에는 고농도의 제2불순물 확산영역을 추가로 형성하여 스토리지전극의 접촉저항과 비트라인의 접촉저항의 특성을 개선시켰다.
본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.
Claims (21)
- 셀어레이와 주변회로로 구성되는 반도체 메모리장치에 있어서, 상기 셀어레이를 구성하는 트랜지스터들의 소오스 및 드레인 불순물확산영역은 상기 주변회로를 구성하는 트랜지스터들의 소오스 및 드레인 불순물확산영역보다 그 불순물농도가 낮은 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 셀어레이를 구성하는 트랜지스터의 불순물확산영역은 단층으로 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 셀어레이를 구성하는 트랜지스터의 불순물확산영역은 다층으로 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 제3항에 있어서, 상기 다층은 게이트전극에 자기정합된 얕은 불순물확산영역과 콘택홀에 자기정합된 깊은 불순물확산영역으로 이루어지는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 주변회로를 구성하는 트랜지스터의 불순물확산영역은 다층으로 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 제5항에 있어서, 상기 다층은 게이트전극에 자기정합된 저농도의 제1불순물확산영역과 게이트전극 측벽에 형성된 스페이서에 자기정합된 고농도의 제2불순물확산영역으로 이루어지는 것을 특징으로 하는 반도체 메모리장치.
- 제6항에 있어서, 상기 제1불순물확산영역은 상기 제2불순물확산영역을 완전히 둘러싸거나 일부만 포함하는 것을 특징으로 하는 반도체 메모리장치.
- 셀어레이와 주변회로를 구비하는 반도체 메모리장치의 제조방법에 있어서, 제1도전형 반도체기판에 필드산화막을 형성하는 공정; 상기 반도체기판 전면에 게이트 산화막 및 제1도전층을 적층한 후 식각하여 게이트전극을 형성하는 공정; 상기 게이트전극이 형성된 반도체기판 전면에 제2도전형 불순물을 도우핑하여 제1불순물확산영역을 형성하는 공정; 상기 제1불순물확산영역이 형성된 기판전면에 스페이서형성용물질을 형성하는 공정; 포토레지스트를 전면에 도포한후 사진식각공정에 의해 주변회로영역의 포토레지스트를 제거하는 공정; 이방성식각으로 상기 스페이서형성용 물질을 제거하므로 상기 주변회로영역에 배열된 트랜지스터의 게이트전극 측벽에 스페이서를 형성한후 남아있는 상기 포토레지스트를 제거하는 공정; 및 상기 스페이서를 마스크로하여 제2도전형 불순물을 도우핑하므로 제2불순물확산영역을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제8항에 있어서, 제1도전형불순물은 P형 불순물이고, 제2도전형불순물은 N형 불순물인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제8항에 있어서, 상기 제2불순물확산영역은 상기 제1불순물확산 영역보다 불순물농도가 높은 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제10항에 있어서, 상기 제1불순물확산영역의 불순물농도는 1017~1018㎤이고, 상기 제2불순물확산영역이 불순물농도는 1020~1021/㎤인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제10항에 있어서, 상기 제1불순물확산영역은 80KeV, 1.6×1012/cm2의 조건으로, 상기 제2불순물확산영역은 60KeV, 5×1015/cm2의 조건으로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제10항에 있어서, 상기 제2불순물확산영역은 비소(As)이온을 확산하므로 형성하고, 상기 제1불순물확산영역은 인(P)이온을 확산하므로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제8항에 있어서, 상기 스페이서형성용 물질은 산화막인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제8항에 있어서, 상기 스페이서 형성용 물질의 두께는 약 1700Å인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제8항에 있어서, 상기 제2불순물확산영역은 상기 제1불순물확산영역보다 얕게 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제8항에 있어서, 상기 제2불순물확산영역은 상기 제1불순물확산영역보다 깊게 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 그 불순물확산영역의 불순물농도가 셀어레이영역에서 보다 주변회로영역에서 더 높은 반도체 메모리장치에 있어서, 상기 셀어레이를 구성하는 트랜지스터의 불순물확산영역은, 상기 트랜지스터의 게이트전극을 마스크로하여 불순물을 도우프하므로 제1불순물확산영역이 형성된 반도체기판에 스토리지전극 접촉을 위한 콘택홀을 뚫어 제3불순물확산영역을 형성한 후, 후속공정에 의해 커패시터를 형성하고, 이어서, 비트라인 접속을 위한 콘택홀을 뚫어 제4불순물확산영역을 형성하는 공정에 의해 완성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제18항에 있어서, 상기 제3 및 제4불순물확산영역에 도우프된 불순물은 같은 타입인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제18항에 있어서, 상기 제3 및 제4불순물확산영역의 깊이는 상기 제1불순물확산영역보다 깊은 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 그 불순물확산영역의 불순물농도가 셀어레이영역에서 보다 주변회로 영역에서 더 높은 반도체 메모리 장치에 있어서, 상기 셀어레이를 구성하는 트랜지스터의 불순물확산영역은, 상기 트랜지스터의 게이트전극을 마스크로하여 불순물을 도우프하므로 제1불순물확산영역이 형성된 반도체기판에 비트라인 접촉을 위한 콘택홀을 뚫어 제4불순물확산영역을 형성한 후, 후속공정에 의해 비트라인을 완성하고, 이어서 스토리지전극접촉을 위한 콘택홀을 뚫어 제3불순물확산영역을 형성하는 공정에 의해 완성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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