JPH04320059A - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- JPH04320059A JPH04320059A JP3148392A JP14839291A JPH04320059A JP H04320059 A JPH04320059 A JP H04320059A JP 3148392 A JP3148392 A JP 3148392A JP 14839291 A JP14839291 A JP 14839291A JP H04320059 A JPH04320059 A JP H04320059A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置及び
その製造方法に係り、特に、１つのチップ上でセルアレ
イ内のトランジスタのソース及びドレイン領域の不純物
濃度が周辺回路内トランジスタのソース及びドレイン領
域の不純物濃度より低い半導体メモリ装置及びその製造
方法に関する。
その製造方法に係り、特に、１つのチップ上でセルアレ
イ内のトランジスタのソース及びドレイン領域の不純物
濃度が周辺回路内トランジスタのソース及びドレイン領
域の不純物濃度より低い半導体メモリ装置及びその製造
方法に関する。
【０００２】
【従来の技術】半導体メモリ装置は、１つのトランジス
タと１つのキャパシタよりなるＤＲＡＭ（Ｄｙｎａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル
がマトリックス状に配列され、各セルのワードラインと
ビットラインが互いに連結されているセルアレイ部と、
このセルアレイを駆動して各セルにデータ（ｄａｔａ）
を貯蔵したり伝送する役割を果たす周辺回路部よりなっ
ている。
タと１つのキャパシタよりなるＤＲＡＭ（Ｄｙｎａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル
がマトリックス状に配列され、各セルのワードラインと
ビットラインが互いに連結されているセルアレイ部と、
このセルアレイを駆動して各セルにデータ（ｄａｔａ）
を貯蔵したり伝送する役割を果たす周辺回路部よりなっ
ている。
【０００３】半導体メモリ装置は、前記セルアレイの記
憶容量を増加させるために単位セルを微細化し、データ
の伝送及び貯蔵を速めるために単位セルのスイッチング
速度を速くし、セルアレイに貯蔵されたデータを正確に
読んだり（ｒｅａｄ）、セルアレイに正確にデータを貯
蔵（ｗｒｉｔｅ） するために多くの研究が行われてい
る。
憶容量を増加させるために単位セルを微細化し、データ
の伝送及び貯蔵を速めるために単位セルのスイッチング
速度を速くし、セルアレイに貯蔵されたデータを正確に
読んだり（ｒｅａｄ）、セルアレイに正確にデータを貯
蔵（ｗｒｉｔｅ） するために多くの研究が行われてい
る。
【０００４】図１は、従来の方法により製造されたセル
アレイ及び周辺回路の断面図で、半導体メモリ装置を構
成するセルアレイ領域と周辺回路領域の境界部を示すこ
とにより、これら２つの領域のそれぞれを構成するトラ
ンジスタの特性変化によるメモリ装置の信頼性変化を調
べるのに供される。
アレイ及び周辺回路の断面図で、半導体メモリ装置を構
成するセルアレイ領域と周辺回路領域の境界部を示すこ
とにより、これら２つの領域のそれぞれを構成するトラ
ンジスタの特性変化によるメモリ装置の信頼性変化を調
べるのに供される。
【０００５】この半導体メモリ装置は、フィールド酸化
膜１２により限定された１つの活性領域内に、１つのド
レイン領域を互いに共有し、それぞれが異なる１つのソ
ース領域とゲート電極を具備するトランジスタと、この
トランジスタのソース領域と連結され、それぞれがスト
リッジ電極、誘電体膜及びプレート電極を具備するキャ
パシタとを有するＤＲＡＭセルがセルアレイ領域に位置
し、このセルアレイ領域の周辺には周辺回路を構成する
ためのトランジスタが配列されている。通常、前記トラ
ンジスタの不純物拡散領域は基板上にゲート電極を形成
した後、このゲート電極をマスクとして不純物をドーピ
ングすることにより形成される。
膜１２により限定された１つの活性領域内に、１つのド
レイン領域を互いに共有し、それぞれが異なる１つのソ
ース領域とゲート電極を具備するトランジスタと、この
トランジスタのソース領域と連結され、それぞれがスト
リッジ電極、誘電体膜及びプレート電極を具備するキャ
パシタとを有するＤＲＡＭセルがセルアレイ領域に位置
し、このセルアレイ領域の周辺には周辺回路を構成する
ためのトランジスタが配列されている。通常、前記トラ
ンジスタの不純物拡散領域は基板上にゲート電極を形成
した後、このゲート電極をマスクとして不純物をドーピ
ングすることにより形成される。
【０００６】高性能高集積のメモリ装置を製造するため
にトランジスタの寸法を微細化すると、縮小される寸法
に比べて印加される電源電圧は一定なのでトランジスタ
内部の電界強度は増大することになる。特にドレイン付
近のピンチオフ（ｐｉｎｃｈ ｏｆｆ）領域では電界強
度がより一層大きくなりこの領域に高電界によるホット
キャリアが発生する。このホットキャリアは電界により
加速されてゲート酸化膜内に注入されたり、基板シリコ
ンのバンドギャップ（ｂａｎｄ ｇａｐ）よりも大きい
エネルギーを得て、インパクト（ｉｍｐａｃｔ）イオン
化により新たな電子−正孔対を生成する。この時、新た
に発生した電子の一部はドレインの電界によりゲート酸
化膜中に注入され、正孔の一部は基板内に流れて基板電
流になる。
にトランジスタの寸法を微細化すると、縮小される寸法
に比べて印加される電源電圧は一定なのでトランジスタ
内部の電界強度は増大することになる。特にドレイン付
近のピンチオフ（ｐｉｎｃｈ ｏｆｆ）領域では電界強
度がより一層大きくなりこの領域に高電界によるホット
キャリアが発生する。このホットキャリアは電界により
加速されてゲート酸化膜内に注入されたり、基板シリコ
ンのバンドギャップ（ｂａｎｄ ｇａｐ）よりも大きい
エネルギーを得て、インパクト（ｉｍｐａｃｔ）イオン
化により新たな電子−正孔対を生成する。この時、新た
に発生した電子の一部はドレインの電界によりゲート酸
化膜中に注入され、正孔の一部は基板内に流れて基板電
流になる。
【０００７】前記ホットキャリアがゲート酸化膜に注入
されると、基板と酸化膜との間に新たな界面レベル（Ｉ
ｎｔｅｒｆａｃｅ ｌｅｖｅｌ） が生成されてしきい
値電圧Ｖｔｈが変化したり相互コンダクタンスｇｍ が
低下する一方、正孔の一部が基板内に流れると、基板電
圧の上昇と共にいわゆる寄生バイポーラブレークダウン
が生じてドレイン領域の耐圧が低下する。これらはトラ
ンジスタの電気的特性を劣化させ、結局メモリの特性向
上の障害要因となっている。
されると、基板と酸化膜との間に新たな界面レベル（Ｉ
ｎｔｅｒｆａｃｅ ｌｅｖｅｌ） が生成されてしきい
値電圧Ｖｔｈが変化したり相互コンダクタンスｇｍ が
低下する一方、正孔の一部が基板内に流れると、基板電
圧の上昇と共にいわゆる寄生バイポーラブレークダウン
が生じてドレイン領域の耐圧が低下する。これらはトラ
ンジスタの電気的特性を劣化させ、結局メモリの特性向
上の障害要因となっている。
【０００８】そこで、このような高電界によるホットキ
ャリア効果を低減させるため、ゲート電極をマスクとし
て低濃度の不純物を薄く基板にドーピングした後、前記
ゲート電極の側壁部にスペーサを形成しこのスペーサを
マスクとして再び高濃度の不純物をドーピングすること
により、二重の不純物拡散領域を有するトランジスタを
製造するようにした。このいわゆるＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ） 構造と呼ばれる構造
では、ドレイン領域のうちゲート電極と近い領域に低濃
度の不純物拡散領域が形成されるので、この付近の電界
が弱まりホットキャリア効果が緩和され得ることになる
。通常、このＬＤＤ構造は、ゲート電極をマスクとして
先にリン（Ｐｈｏｓｐｈｏｒｕｓ；Ｐ）をドーピングし
て薄く第１不純物拡散領域１００ を形成し、次いでゲ
ート電極１４の側壁部にスペーサ１８ａ を形成しこの
スペーサ１８ａ をマスクとしてヒ素（Ａｒｓｅｎｉｃ
；ＡＳ）をドーピングすることにより高濃度で深い第２
不純物拡散領域２００ を形成する。
ャリア効果を低減させるため、ゲート電極をマスクとし
て低濃度の不純物を薄く基板にドーピングした後、前記
ゲート電極の側壁部にスペーサを形成しこのスペーサを
マスクとして再び高濃度の不純物をドーピングすること
により、二重の不純物拡散領域を有するトランジスタを
製造するようにした。このいわゆるＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ） 構造と呼ばれる構造
では、ドレイン領域のうちゲート電極と近い領域に低濃
度の不純物拡散領域が形成されるので、この付近の電界
が弱まりホットキャリア効果が緩和され得ることになる
。通常、このＬＤＤ構造は、ゲート電極をマスクとして
先にリン（Ｐｈｏｓｐｈｏｒｕｓ；Ｐ）をドーピングし
て薄く第１不純物拡散領域１００ を形成し、次いでゲ
ート電極１４の側壁部にスペーサ１８ａ を形成しこの
スペーサ１８ａ をマスクとしてヒ素（Ａｒｓｅｎｉｃ
；ＡＳ）をドーピングすることにより高濃度で深い第２
不純物拡散領域２００ を形成する。
【０００９】
【発明が解決しようとする課題】このようなＬＤＤ構造
を用いた従来の半導体メモリ装置のセルアレイ及び周辺
回路領域は上述した効果によりその電流駆動能力が向上
するようになるが、２段階で行われる不純物拡散工程は
セルアレイ領域のメモリセルに漏れ電流を発生させデー
タ反転及びメモリセルのリフレッシュ（ｒｅｆｒｅｓｈ
） 特性低下を招いた。これは、第２不純物拡散領域を
形成するためにゲート電極の形成された半導体基板１０
の全面に酸化膜を形成した後エッチングする工程や高濃
度の不純物をドーピングする工程により基板自体に微細
な欠陥が生ずることに起因し、この欠陥が基板漏れ電流
の原因になりソース領域と接続するキャパシタに貯蔵さ
れたデータの反転を招いていた。
を用いた従来の半導体メモリ装置のセルアレイ及び周辺
回路領域は上述した効果によりその電流駆動能力が向上
するようになるが、２段階で行われる不純物拡散工程は
セルアレイ領域のメモリセルに漏れ電流を発生させデー
タ反転及びメモリセルのリフレッシュ（ｒｅｆｒｅｓｈ
） 特性低下を招いた。これは、第２不純物拡散領域を
形成するためにゲート電極の形成された半導体基板１０
の全面に酸化膜を形成した後エッチングする工程や高濃
度の不純物をドーピングする工程により基板自体に微細
な欠陥が生ずることに起因し、この欠陥が基板漏れ電流
の原因になりソース領域と接続するキャパシタに貯蔵さ
れたデータの反転を招いていた。
【００１０】従って、本発明の目的は、従来の半導体メ
モリ装置の問題点を改善した高信頼度のメモリ装置を製
造するためにセルアレイ内トランジスタの不純物拡散濃
度を周辺回路内の拡散濃度より低くした半導体メモリ装
置を提供することである。
モリ装置の問題点を改善した高信頼度のメモリ装置を製
造するためにセルアレイ内トランジスタの不純物拡散濃
度を周辺回路内の拡散濃度より低くした半導体メモリ装
置を提供することである。
【００１１】本発明の他の目的は、前記半導体メモリ装
置を製造するための適合した製造方法を提供することで
ある。
置を製造するための適合した製造方法を提供することで
ある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、セルアレイと周辺回路より構成された半
導体メモリ装置において、前記セルアレイを構成するト
ランジスタのソース及びドレイン不純物拡散領域は前記
周辺回路を構成するトランジスタのソース及びドレイン
不純物拡散領域より不純物濃度が低いことを特徴とする
。
めの本発明は、セルアレイと周辺回路より構成された半
導体メモリ装置において、前記セルアレイを構成するト
ランジスタのソース及びドレイン不純物拡散領域は前記
周辺回路を構成するトランジスタのソース及びドレイン
不純物拡散領域より不純物濃度が低いことを特徴とする
。
【００１３】上記の他の目的を達成するための本発明は
、セルアレイと周辺回路を具備する半導体メモリ装置の
製造方法において、第１導電型半導体基板上にフィール
ド酸化膜を形成する工程と、前記基板の全面にゲート酸
化膜及び第１導電層を積層した後エッチングしてゲート
電極を形成する工程と、前記ゲート電極が形成された前
記基板の全面に第２導電型不純物をドーピングして第１
不純物拡散領域を形成する工程と、前記第１不純物拡散
領域が形成された前記基板の全面にスペーサ形成用物質
を堆積する工程と、全面にフォトレジストを塗布した後
エッチングにより周辺回路領域のフォトレジストを選択
的に除去する工程と、異方性エッチングにより前記スペ
ーサ形成用物質を選択的に除去して前記周辺回路領域に
配列されたトランジスタの前記ゲート電極の側壁部にス
ペーサを形成した後、残存する前記フォトレジストを除
去する工程と、前記スペーサをマスクとして第２導電型
不純物をドーピングして第２不純物拡散領域を形成する
工程とを有することを特徴とする。
、セルアレイと周辺回路を具備する半導体メモリ装置の
製造方法において、第１導電型半導体基板上にフィール
ド酸化膜を形成する工程と、前記基板の全面にゲート酸
化膜及び第１導電層を積層した後エッチングしてゲート
電極を形成する工程と、前記ゲート電極が形成された前
記基板の全面に第２導電型不純物をドーピングして第１
不純物拡散領域を形成する工程と、前記第１不純物拡散
領域が形成された前記基板の全面にスペーサ形成用物質
を堆積する工程と、全面にフォトレジストを塗布した後
エッチングにより周辺回路領域のフォトレジストを選択
的に除去する工程と、異方性エッチングにより前記スペ
ーサ形成用物質を選択的に除去して前記周辺回路領域に
配列されたトランジスタの前記ゲート電極の側壁部にス
ペーサを形成した後、残存する前記フォトレジストを除
去する工程と、前記スペーサをマスクとして第２導電型
不純物をドーピングして第２不純物拡散領域を形成する
工程とを有することを特徴とする。
【００１４】
【作用】本発明によれば、周辺回路領域は低濃度の第１
不純物拡散領域と高濃度の第２不純物拡散領域とが１つ
の不純物拡散領域に限定されているためホットキャリア
効果により増加するＳ／Ｄ（Ｓｏｕｒｃｅ／Ｄｒａｉｎ
）間の抵抗が低減される。
不純物拡散領域と高濃度の第２不純物拡散領域とが１つ
の不純物拡散領域に限定されているためホットキャリア
効果により増加するＳ／Ｄ（Ｓｏｕｒｃｅ／Ｄｒａｉｎ
）間の抵抗が低減される。
【００１５】
【実施例】以下、添付した図面を参照して本発明を詳細
に説明する。図２は、本発明の一実施例に係る半導体メ
モリ装置の断面図である。この半導体メモリ装置は、フ
ィールド酸化膜１２により限定された１つの活性領域内
に、１つのドレイン領域を互いに共有しそれぞれが異な
る１つのソース領域とゲート電極を具備する２つのトラ
ンジスタと、このトランジスタのソース領域と連結され
それぞれがストリッジ電極、誘電体膜及びプレート電極
を具備する２つのキャパシタとを有するＤＲＡＭセルが
セルアレイ領域に位置し、このセルアレイ領域の周辺に
は周辺回路を構成するためのトランジスタが配列されて
いる。本発明では、セルアレイ領域に配列されたトラン
ジスタのソース及びドレイン不純物拡散領域は、周辺回
路領域に配列されたトランジスタのソース及びドレイン
不純物拡散領域より不純物濃度が低くなっている。
に説明する。図２は、本発明の一実施例に係る半導体メ
モリ装置の断面図である。この半導体メモリ装置は、フ
ィールド酸化膜１２により限定された１つの活性領域内
に、１つのドレイン領域を互いに共有しそれぞれが異な
る１つのソース領域とゲート電極を具備する２つのトラ
ンジスタと、このトランジスタのソース領域と連結され
それぞれがストリッジ電極、誘電体膜及びプレート電極
を具備する２つのキャパシタとを有するＤＲＡＭセルが
セルアレイ領域に位置し、このセルアレイ領域の周辺に
は周辺回路を構成するためのトランジスタが配列されて
いる。本発明では、セルアレイ領域に配列されたトラン
ジスタのソース及びドレイン不純物拡散領域は、周辺回
路領域に配列されたトランジスタのソース及びドレイン
不純物拡散領域より不純物濃度が低くなっている。
【００１６】図３Ａ〜図４Ｄは、本発明の一実施例に係
る半導体メモリ装置の製造工程順序に示す工程断面図で
ある。まず、図３Ａは、半導体基板１０上にゲート電極
１４及び第１不純物拡散領域１００を形成する工程を示
したもので、Ｐ型半導体基板１０上にフィールド酸化膜
１２を形成して前記基板１０を活性領域と非活性領域に
区分し、全面に薄いゲート酸化膜１３と、ゲート電極形
成のための多結晶シリコン層を積層する。次いで、前記
多結晶シリコン層の全面にフォトレジストを塗布した後
リソグラフィ及びエッチング工程を経て電極形成のため
のマスクパターン１６を形成する。そして、このマスク
パターン１６をマスクとして前記多結晶シリコン層及び
ゲート酸化膜に異方性エッチングを施してゲート電極１
４を形成する。次いで、このゲート電極１４をマスクと
して基板１０の全面にＮ型不純物、例えばリン（Ｐｈｏ
ｓｐｈｏｒｕｓ；Ｐ）を拡散して自己整合的（Ｓｅｌｆ
−ａｌｉｇｎ）に各トランジスタのソース及びドレイン
領域に第１不純物拡散領域１００ を形成する。この第
１不純物拡散領域１００ の不純物濃度は例えば１０１
８／ｃｍ３以下の低濃度にするのが適当である。
る半導体メモリ装置の製造工程順序に示す工程断面図で
ある。まず、図３Ａは、半導体基板１０上にゲート電極
１４及び第１不純物拡散領域１００を形成する工程を示
したもので、Ｐ型半導体基板１０上にフィールド酸化膜
１２を形成して前記基板１０を活性領域と非活性領域に
区分し、全面に薄いゲート酸化膜１３と、ゲート電極形
成のための多結晶シリコン層を積層する。次いで、前記
多結晶シリコン層の全面にフォトレジストを塗布した後
リソグラフィ及びエッチング工程を経て電極形成のため
のマスクパターン１６を形成する。そして、このマスク
パターン１６をマスクとして前記多結晶シリコン層及び
ゲート酸化膜に異方性エッチングを施してゲート電極１
４を形成する。次いで、このゲート電極１４をマスクと
して基板１０の全面にＮ型不純物、例えばリン（Ｐｈｏ
ｓｐｈｏｒｕｓ；Ｐ）を拡散して自己整合的（Ｓｅｌｆ
−ａｌｉｇｎ）に各トランジスタのソース及びドレイン
領域に第１不純物拡散領域１００ を形成する。この第
１不純物拡散領域１００ の不純物濃度は例えば１０１
８／ｃｍ３以下の低濃度にするのが適当である。
【００１７】図３Ｂは、ゲート電極の側壁部にスペーサ
を形成する工程を示したもので、第１不純物拡散領域１
００ が自己整合的に形成された半導体基板１０上にス
ペーサ形成用物質１８、例えば導電物質又は絶縁物質を
約１７０ｎｍ程度の厚さに堆積させ、この物質１８の全
面にフォトレジストを塗布する。次いで、リソグラフィ
及びエッチング工程によりセルアレイ領域を除く周辺回
路領域上に塗布されたフォトレジストを選択的に除去し
てフォトレジストパターン２０を形成し、周辺回路領域
に存在するスペーサ形成用物質１８を露出させる。そし
て、この露出部分のスペーサ形成用物質１８に異方性エ
ッチングを施してゲート電極１４の側壁部に前記物質１
８を残留させ、スペーサ１８ａ を形成する。
を形成する工程を示したもので、第１不純物拡散領域１
００ が自己整合的に形成された半導体基板１０上にス
ペーサ形成用物質１８、例えば導電物質又は絶縁物質を
約１７０ｎｍ程度の厚さに堆積させ、この物質１８の全
面にフォトレジストを塗布する。次いで、リソグラフィ
及びエッチング工程によりセルアレイ領域を除く周辺回
路領域上に塗布されたフォトレジストを選択的に除去し
てフォトレジストパターン２０を形成し、周辺回路領域
に存在するスペーサ形成用物質１８を露出させる。そし
て、この露出部分のスペーサ形成用物質１８に異方性エ
ッチングを施してゲート電極１４の側壁部に前記物質１
８を残留させ、スペーサ１８ａ を形成する。
【００１８】図４Ｃは、周辺回路領域に第２不純物拡散
領域２００ を形成する工程を示したもので、前記フォ
トレジストパターン２０を除去する前又は後に前記基板
１０の全面にＮ型不純物、例えばヒ素（Ａｒｓｅｎｉｃ
）を１０２０／ｃｍ３以上の高濃度でドーピングして周
辺回路領域に形成された第１不純物拡散領域１００ に
高濃度の不純物を拡散させて第２不純物拡散領域２００
を形成する。この時、第２不純物拡散領域２００はゲ
ート電極１４の側壁部に形成されたスペーサ１８ａ に
より自己整合的に形成される。
領域２００ を形成する工程を示したもので、前記フォ
トレジストパターン２０を除去する前又は後に前記基板
１０の全面にＮ型不純物、例えばヒ素（Ａｒｓｅｎｉｃ
）を１０２０／ｃｍ３以上の高濃度でドーピングして周
辺回路領域に形成された第１不純物拡散領域１００ に
高濃度の不純物を拡散させて第２不純物拡散領域２００
を形成する。この時、第２不純物拡散領域２００はゲ
ート電極１４の側壁部に形成されたスペーサ１８ａ に
より自己整合的に形成される。
【００１９】従って、周辺回路領域にはゲート電極１４
をマスクとした低濃度の第１不純物拡散領域１００ と
スペーサ１８ａ をマスクとした高濃度の第２不純物拡
散領域２００ とが１つの不純物拡散領域、すなわちソ
ース及びドレイン領域に形成される一方、セルアレイ領
域にはゲート電極１４をマスクとした低濃度の第１不純
物拡散領域１００のみ形成されるので、セルアレイ領域
については前記第２不純物拡散領域２００ を形成する
ために行われるスペーサ１８ａ 形成のための異方性エ
ッチング工程と高濃度の不純物ドーピング工程とが省略
されることになる。その結果、前記２つの工程、つまり
エッチング工程とドーピング工程によるセルアレイ領域
の不純物拡散領域への損傷が防止されるので、前記２つ
の工程により損傷される不純物拡散領域、すなわちソー
ス及びドレイン領域の格子欠陥（ｌａｔｔｉｃｅ ｄｅ
ｆｅｃｔ）を減らすことができる。通常、不純物拡散領
域に格子欠陥が生ずるとこの格子欠陥により漏れ電流が
生成される。そして、ＤＲＡＭの場合、トランジスタの
ソース領域に前記欠陥による漏れ電流が生ずると、この
ソース領域と連結して形成されたキャパシタに貯蔵され
ているデータを反転させる虞があるのみならず、メモリ
素子でのリフレッシュ特性を低下させてしまう。
をマスクとした低濃度の第１不純物拡散領域１００ と
スペーサ１８ａ をマスクとした高濃度の第２不純物拡
散領域２００ とが１つの不純物拡散領域、すなわちソ
ース及びドレイン領域に形成される一方、セルアレイ領
域にはゲート電極１４をマスクとした低濃度の第１不純
物拡散領域１００のみ形成されるので、セルアレイ領域
については前記第２不純物拡散領域２００ を形成する
ために行われるスペーサ１８ａ 形成のための異方性エ
ッチング工程と高濃度の不純物ドーピング工程とが省略
されることになる。その結果、前記２つの工程、つまり
エッチング工程とドーピング工程によるセルアレイ領域
の不純物拡散領域への損傷が防止されるので、前記２つ
の工程により損傷される不純物拡散領域、すなわちソー
ス及びドレイン領域の格子欠陥（ｌａｔｔｉｃｅ ｄｅ
ｆｅｃｔ）を減らすことができる。通常、不純物拡散領
域に格子欠陥が生ずるとこの格子欠陥により漏れ電流が
生成される。そして、ＤＲＡＭの場合、トランジスタの
ソース領域に前記欠陥による漏れ電流が生ずると、この
ソース領域と連結して形成されたキャパシタに貯蔵され
ているデータを反転させる虞があるのみならず、メモリ
素子でのリフレッシュ特性を低下させてしまう。
【００２０】図４Ｄは、セルアレイ領域と周辺回路領域
を完成させる工程を示したもので、周辺回路領域に第２
不純物拡散領域２００ が形成された前記基板１０全面
に層間絶縁膜を形成して基板全体を絶縁した後、セルア
レイ領域のＤＲＡＭセルをマトリックス状に配列するた
めの単位工程を実施する。すなわち、先にセルアレイ領
域に形成されたトランジスタのソース領域にコンタクト
ホールを形成してストリッジ電極３０、誘電体膜３２及
びプレート電極３４を具備するキャパシタＣ１、Ｃ２を
形成し、このキャパシタの形成された基板全面に絶縁膜
を形成する。次いで、前記トランジスタのドレイン領域
上に形成された前記絶縁膜を除去してビットライン４０
の形成のためのコンタクトホールを形成し、導電物質を
堆積してビットライン４０を形成する。これにより、Ｄ
ＲＡＭセルがマトリックス状に配列されたセルアレイ領
域が完成する。周辺回路領域は、トランジスタの不純物
拡散領域上に形成された層間絶縁膜を除去して導電物質
を堆積した後パターニングして電極５０を形成すること
により完成する。
を完成させる工程を示したもので、周辺回路領域に第２
不純物拡散領域２００ が形成された前記基板１０全面
に層間絶縁膜を形成して基板全体を絶縁した後、セルア
レイ領域のＤＲＡＭセルをマトリックス状に配列するた
めの単位工程を実施する。すなわち、先にセルアレイ領
域に形成されたトランジスタのソース領域にコンタクト
ホールを形成してストリッジ電極３０、誘電体膜３２及
びプレート電極３４を具備するキャパシタＣ１、Ｃ２を
形成し、このキャパシタの形成された基板全面に絶縁膜
を形成する。次いで、前記トランジスタのドレイン領域
上に形成された前記絶縁膜を除去してビットライン４０
の形成のためのコンタクトホールを形成し、導電物質を
堆積してビットライン４０を形成する。これにより、Ｄ
ＲＡＭセルがマトリックス状に配列されたセルアレイ領
域が完成する。周辺回路領域は、トランジスタの不純物
拡散領域上に形成された層間絶縁膜を除去して導電物質
を堆積した後パターニングして電極５０を形成すること
により完成する。
【００２１】従って、周辺回路領域は低濃度の第１不純
物拡散領域１００ と高濃度の第２不純物拡散領域２０
０ とを１つの不純物拡散領域に形成したので、ホット
キャリア効果により増加するＳ／Ｄ（Ｓｏｕｒｃｅ／Ｄ
ｒａｉｎ）間の抵抗が低減され、よってトランジスタの
電流駆動能力が向上し、セルアレイ領域は低濃度の第１
不純物拡散領域１００ のみ形成したので、漏れ電流を
防止して従来のデータ反転及びリフレッシュ特性低下問
題を解決することができ高信頼度の半導体メモリ装置が
形成されるようになる。
物拡散領域１００ と高濃度の第２不純物拡散領域２０
０ とを１つの不純物拡散領域に形成したので、ホット
キャリア効果により増加するＳ／Ｄ（Ｓｏｕｒｃｅ／Ｄ
ｒａｉｎ）間の抵抗が低減され、よってトランジスタの
電流駆動能力が向上し、セルアレイ領域は低濃度の第１
不純物拡散領域１００ のみ形成したので、漏れ電流を
防止して従来のデータ反転及びリフレッシュ特性低下問
題を解決することができ高信頼度の半導体メモリ装置が
形成されるようになる。
【００２２】図５は、本発明の他の実施例により製造さ
れた半導体メモリ装置の断面図であり、第１及び第２不
純物拡散領域で構成された周辺回路領域の不純物拡散領
域において、第１不純物拡散領域１００ より第２不純
物拡散領域２００ を深く形成して第２不純物拡散領域
２００ の一部分のみ第１不純物拡散領域１００ に含
まれるようにしたものである。尚、第１実施例では第２
不純物拡散領域２００ が第１不純物拡散領域１００
により完全に取り囲まれる形に形成されている。
れた半導体メモリ装置の断面図であり、第１及び第２不
純物拡散領域で構成された周辺回路領域の不純物拡散領
域において、第１不純物拡散領域１００ より第２不純
物拡散領域２００ を深く形成して第２不純物拡散領域
２００ の一部分のみ第１不純物拡散領域１００ に含
まれるようにしたものである。尚、第１実施例では第２
不純物拡散領域２００ が第１不純物拡散領域１００
により完全に取り囲まれる形に形成されている。
【００２３】図６は、本発明のさらに他の実施例により
製造された半導体メモリ装置の断面図であり、セルアレ
イ領域内トランジスタのソース及びドレイン不純物拡散
領域には先に低濃度の第１不純物拡散領域１００ のみ
形成し、ストリッジ電極及びビットライン接触のための
コンタクトホールを形成した後、これらのコンタクトホ
ールに自己整合されるように第３不純物拡散領域３００
及び第４不純物拡散領域４００を形成する一方、周辺
回路内トランジスタのソース及びドレイン不純物拡散領
域には高濃度の第２不純物拡散領域２００ を追加的に
形成してストリッジ電極の接触抵抗とビットラインの接
触抵抗の特性を改善させるようにしたものである。
製造された半導体メモリ装置の断面図であり、セルアレ
イ領域内トランジスタのソース及びドレイン不純物拡散
領域には先に低濃度の第１不純物拡散領域１００ のみ
形成し、ストリッジ電極及びビットライン接触のための
コンタクトホールを形成した後、これらのコンタクトホ
ールに自己整合されるように第３不純物拡散領域３００
及び第４不純物拡散領域４００を形成する一方、周辺
回路内トランジスタのソース及びドレイン不純物拡散領
域には高濃度の第２不純物拡散領域２００ を追加的に
形成してストリッジ電極の接触抵抗とビットラインの接
触抵抗の特性を改善させるようにしたものである。
【００２４】
【発明の効果】以上述べたように、本発明によれば、セ
ルアレイ領域内に形成されたトランジスタの漏れ電流が
防止されるようになりデータ反転及びリフレッシュ特性
の低下問題が解決される。
ルアレイ領域内に形成されたトランジスタの漏れ電流が
防止されるようになりデータ反転及びリフレッシュ特性
の低下問題が解決される。
【図１】従来の方法により製造されたセルアレイ及び周
辺回路の断面図である。
辺回路の断面図である。
【図２】本発明の一実施例により製造されたセルアレイ
及び周辺回路の断面図である。
及び周辺回路の断面図である。
【図３】Ａ，Ｂは本発明の一実施例によるセルアレイ及
び周辺回路の製造工程を示す工程断面図である。
び周辺回路の製造工程を示す工程断面図である。
【図４】Ｃ、Ｄは図３Ｂに続く工程断面図である。
【図５】本発明の他の実施例により製造されたセルアレ
イおよび周辺回路の断面図である。
イおよび周辺回路の断面図である。
【図６】本発明のさらに他の実施例により製造されたセ
ルアレイ及び周辺回路の断面図である。
ルアレイ及び周辺回路の断面図である。
１０…半導体基板 １２…フィ
ールド酸化膜１４…ゲート電極
１８…絶縁膜１８ａ…スペーサ
３０…ストリッジ電極３２…誘電体膜
３４…プレート電極４０…ビットライ
ン ５０…電極１００…第１不純物
拡散領域 ２００…第２不純物拡散領域 ３００…第３不純物拡散領域 ４００…第４不純物拡散領域
ールド酸化膜１４…ゲート電極
１８…絶縁膜１８ａ…スペーサ
３０…ストリッジ電極３２…誘電体膜
３４…プレート電極４０…ビットライ
ン ５０…電極１００…第１不純物
拡散領域 ２００…第２不純物拡散領域 ３００…第３不純物拡散領域 ４００…第４不純物拡散領域
Claims (21)
- 【請求項１】セルアレイと周辺回路より構成された半導
体メモリ装置において、前記セルアレイを構成するトラ
ンジスタのソース及びドレイン不純物拡散領域は前記周
辺回路を構成するトランジスタのソース及びドレイン不
純物拡散領域より不純物濃度が低いことを特徴とする半
導体メモリ装置。 - 【請求項２】前記セルアレイを構成するトランジスタの
前記不純物拡散領域は単層より形成されていることを特
徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】前記セルアレイを構成するトランジスタの
前記不純物拡散領域は多層より形成されていることを特
徴とする請求項１記載の半導体メモリ装置。 - 【請求項４】前記多層はゲート電極に自己整合された浅
い不純物拡散領域とコンタクトホールに自己整合された
深い不純物拡散領域とからなることを特徴とする請求項
３記載の半導体メモリ装置。 - 【請求項５】前記周辺回路を構成するトランジスタの前
記不純物拡散領域は多層より形成されていることを特徴
とする請求項１記載の半導体メモリ装置。 - 【請求項６】前記多層はゲート電極に自己整合された低
濃度の第１不純物拡散領域と前記ゲート電極の側壁部に
形成されたスペーサに自己整合された高濃度の第２不純
物拡散領域とからなることを特徴とする請求項５記載の
半導体メモリ装置。 - 【請求項７】前記第１不純物拡散領域は前記第２不純物
拡散領域を完全に取り囲むか一部のみ含むことを特徴と
する請求項６記載の半導体メモリ装置。 - 【請求項８】セルアレイと周辺回路を具備する半導体メ
モリ装置の製造方法において、第１導電型半導体基板上
にフィールド酸化膜を形成する工程と、前記基板の全面
にゲート酸化膜及び第１導電層を積層した後エッチング
してゲート電極を形成する工程と、前記ゲート電極が形
成された前記基板の全面に第２導電型不純物をドーピン
グして第１不純物拡散領域を形成する工程と、前記第１
不純物拡散領域が形成された前記基板の全面にスペーサ
形成用物質を堆積する工程と、全面にフォトレジストを
塗布した後エッチングにより周辺回路領域のフォトレジ
ストを選択的に除去する工程と、異方性エッチングによ
り前記スペーサ形成用物質を選択的に除去して前記周辺
回路領域に配列されたトランジスタの前記ゲート電極の
側壁部にスペーサを形成した後、残存する前記フォトレ
ジストを除去する工程と、前記スペーサをマスクとして
第２導電型不純物をドーピングして第２不純物拡散領域
を形成する工程と、を有することを特徴とする半導体メ
モリ装置の製造方法。 - 【請求項９】前記第１導電型はＰ型であり、前記第２導
電型はＮ型であることを特徴とする請求項８記載の半導
体メモリ装置の製造方法。 - 【請求項１０】前記第２不純物拡散領域は前記第１不純
物拡散領域より不純物濃度が高いことを特徴とする請求
項８記載の半導体メモリ装置の製造方法。 - 【請求項１１】前記第１不純物拡散領域の不純物濃度は
１０１７〜１０１８／ｃｍ３であり、前記第２不純物拡
散領域の不純物濃度は１０２０〜１０２１／ｃｍ３であ
ることを特徴とする請求項１０記載の半導体メモリ装置
の製造方法。 - 【請求項１２】前記第１不純物拡散領域は８０ＫｅＶ、
１．６×１０１２／ｃｍ２の条件で、前記第２不純物拡
散領域は６０ＫｅＶ、５×１０１５／ｃｍ２の条件でそ
れぞれ形成することを特徴とする請求項１０記載の半導
体メモリ装置の製造方法。 - 【請求項１３】前記第１不純物拡散領域はリンイオンを
拡散して形成し、前記第２不純物拡散領域はヒ素イオン
を拡散して形成することを特徴とする請求項１０記載の
半導体メモリ装置の製造方法。 - 【請求項１４】前記スペーサ形成用物質は酸化膜である
ことを特徴とする請求項８記載の半導体メモリ装置の製
造方法。 - 【請求項１５】前記スペーサ形成用物質の堆積厚さは約
１７０ｎｍであることを特徴とする請求項８記載の半導
体メモリ装置の製造方法。 - 【請求項１６】前記第２不純物拡散領域は前記第１不純
物拡散領域より浅く形成することを特徴とする請求項８
記載の半導体メモリ装置の製造方法。 - 【請求項１７】前記第２不純物拡散領域は前記第１不純
物拡散領域より深く形成することを特徴とする請求項８
記載の半導体メモリ装置の製造方法。 - 【請求項１８】不純物拡散領域の不純物濃度がセルアレ
イ領域より周辺回路領域で高い半導体メモリ装置の製造
方法において、前記セルアレイを構成するトランジスタ
の不純物拡散領域は、半導体基板上に前記トランジスタ
のゲート電極をマスクとして不純物をドーピングして第
１不純物拡散領域を形成し、ストリッジ電極接触用のコ
ンタクトホールを形成して第３不純物拡散領域を形成し
た後、キャパシタを形成し、次いでビットライン接続用
のコンタクトホールを形成して第４不純物拡散領域を形
成してなることを特徴とする半導体メモリ装置の製造方
法。 - 【請求項１９】前記第３及び第４不純物拡散領域にドー
ピングされた不純物は同型であることを特徴とする請求
項１８記載の半導体メモリ装置の製造方法。 - 【請求項２０】前記第３及び第４不純物拡散領域の深さ
は前記第１不純物拡散領域の深さより深いことを特徴と
する請求項１８記載の半導体メモリ装置の製造方法。 - 【請求項２１】不純物拡散領域の不純物濃度がセルアレ
イ領域より周辺回路領域で高い半導体メモリ装置の製造
方法において、前記セルアレイを構成するトランジスタ
の不純物拡散領域は、半導体基板上に前記トランジスタ
のゲート電極をマスクとして不純物をドーピングして第
１不純物拡散領域を形成し、ビットライン接触用のコン
タクトホールを形成して第４不純物拡散領域を形成した
後、ビットラインを形成し、次いでストリッジ電極接続
用のコンタクトホールを形成して第３不純物拡散領域を
形成してなることを特徴とする半導体メモリ装置の製造
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR4394 | 1991-03-20 | ||
| KR1019910004394A KR940000510B1 (ko) | 1991-03-20 | 1991-03-20 | 반도체 메모리장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04320059A true JPH04320059A (ja) | 1992-11-10 |
| JP2564712B2 JP2564712B2 (ja) | 1996-12-18 |
Family
ID=19312269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3148392A Expired - Lifetime JP2564712B2 (ja) | 1991-03-20 | 1991-06-20 | 半導体メモリ装置の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JP2564712B2 (ja) |
| KR (1) | KR940000510B1 (ja) |
| DE (1) | DE4117703C2 (ja) |
| FR (1) | FR2674373B1 (ja) |
| GB (1) | GB2253937B (ja) |
| IT (1) | IT1247968B (ja) |
| TW (1) | TW199236B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6258671B1 (en) * | 1997-05-13 | 2001-07-10 | Micron Technology, Inc. | Methods of providing spacers over conductive line sidewalls, methods of forming sidewall spacers over etched line sidewalls, and methods of forming conductive lines |
| DE10121011B4 (de) * | 2001-04-28 | 2004-11-04 | Infineon Technologies Ag | Verfahren zur maskenlosen Kontaktlochdotierung bei DRAMs/eDRAMs und entsprechend hergestellter Speicherchip |
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| JPS61156962A (ja) * | 1984-12-27 | 1986-07-16 | Nec Corp | 構内電子交換システム |
| JPS6473759A (en) * | 1987-09-16 | 1989-03-20 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH03204969A (ja) * | 1989-10-26 | 1991-09-06 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364075A (en) * | 1980-09-02 | 1982-12-14 | Intel Corporation | CMOS Dynamic RAM cell and method of fabrication |
| JPS60164570A (ja) * | 1984-02-06 | 1985-08-27 | 株式会社東芝 | 扉ロツク装置 |
| JPS61156862A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体記憶装置 |
| JPS61218165A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体記憶装置及び製造方法 |
| JPH0821682B2 (ja) * | 1987-04-24 | 1996-03-04 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPH01231364A (ja) * | 1988-03-11 | 1989-09-14 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0821687B2 (ja) * | 1989-05-31 | 1996-03-04 | 富士通株式会社 | 半導体装置及びその製造方法 |
| DE4034169C2 (de) * | 1989-10-26 | 1994-05-19 | Mitsubishi Electric Corp | DRAM mit einem Speicherzellenfeld und Herstellungsverfahren dafür |
-
1991
- 1991-03-20 KR KR1019910004394A patent/KR940000510B1/ko not_active IP Right Cessation
- 1991-05-27 TW TW080104126A patent/TW199236B/zh not_active IP Right Cessation
- 1991-05-30 FR FR9106512A patent/FR2674373B1/fr not_active Expired - Fee Related
- 1991-05-30 DE DE4117703A patent/DE4117703C2/de not_active Expired - Lifetime
- 1991-06-04 IT ITMI911513A patent/IT1247968B/it active IP Right Grant
- 1991-06-05 GB GB9112136A patent/GB2253937B/en not_active Expired - Lifetime
- 1991-06-20 JP JP3148392A patent/JP2564712B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156962A (ja) * | 1984-12-27 | 1986-07-16 | Nec Corp | 構内電子交換システム |
| JPS6473759A (en) * | 1987-09-16 | 1989-03-20 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH03204969A (ja) * | 1989-10-26 | 1991-09-06 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2674373A1 (fr) | 1992-09-25 |
| GB2253937B (en) | 1995-10-25 |
| ITMI911513A1 (it) | 1992-12-04 |
| DE4117703A1 (de) | 1992-09-24 |
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| FR2674373B1 (fr) | 2001-07-06 |
| DE4117703C2 (de) | 1994-12-22 |
| GB2253937A (en) | 1992-09-23 |
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| ITMI911513A0 (it) | 1991-06-04 |
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