DE10121011B4 - Verfahren zur maskenlosen Kontaktlochdotierung bei DRAMs/eDRAMs und entsprechend hergestellter Speicherchip - Google Patents

Verfahren zur maskenlosen Kontaktlochdotierung bei DRAMs/eDRAMs und entsprechend hergestellter Speicherchip Download PDF

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Abstract

Verfahren zum Herstellen von metallischen Kontakten auf einem Speicherchip, der ein Speicherzellenfeld, das n-Typ-Auswahltransistoren (T) umfasst, und einen Peripheriebereich, der p-Typ-Halbleiterschaltungen und der n-Typ-Halbleiterschaltungen umfasst, aufweist, mit den Verfahrensschritten:
Erzeugen von n-Typ-Source/Drain-Dotierungen für die Auswahltransistoren im Zellenfeld und p-Typ-Source/Drain-Dotierungen und n-Typ-Source/Drain-Dotierungen für die Halbleiterschaltungen im Peripheriebereich,
Ausbilden von Kontaktlöcher (5) über den n-Typ-Source/Drain-Dotierungen für die Auswahltransistoren im Zellenfeld und von Kontaktlöcher (5',5'') über den p-Typ-Source/Drain-Dotierungen und den n-Typ-Source/Drain-Dotierungen für die Halbleiterschaltungen im Peripheriebereich, und
Auffüllen der Kontaktöffungen mit einem Metall, dadurch gekennzeichnet dass
die Kontaktlöcher (5) im Zellenfeld und die Kontaktlöcher (5',5'') im Peripheriebereich gleichzeitig geöffnet werden, und
eine unmaskierte n-Typ-Kontaktdotierung der n-Typ-Source/Drain-Dotierungen für die Auswahltransistoren im Zellenfeld und der p-Typ-Source/Drain-Dotierungen und der n-Typ-Source/Drain-Dotierungen für die Halbleiterschaltungen im Peripheriebereich durch die geöffneten Kontaktlöcher (5, 5') hindurch durchgeführt wird,
wobei die unmaskierten n-Typ-Kontaktdotierungen innerhalb der p-Typ-Source/Drain-Dotierungen für p-Typ-Halbleiterschaltungen im Peripheriebereich liegen und
wobei die...

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur CB (Contact Bitline)-Kontaktlochdotierung bei DRAMs/ eDRAMs nach dem Oberbegriff des Patentanspruchs 1 sowie eine entsprechend hergestellte Speicherchip nach dem Oberbegriff des Patentanspruchs 6.
  • Bei DRAM-/e(mbedded)DRAM-Speicherzellen realisiert man den Bitleitungskontakt (CB), der die leitende Verbindung zwischen der Bitleitung und dem Auswahltransistor bzw. dem Silizium-Substrat der Speicherzelle bildet, aus verfahrenstechnischen Gründen mit Wolfram statt mit dem bislang weit verbreitet eingesetzten Poly-Silizium. Durch die Verwendung von Wolfram steigt der Kontaktwiderstand des Bitleitungskontaktes stark an. Um den gewünscht niedrigen Kontaktwiderstand bei derartigen Metall-Silizium-Kontakten zu gewährleisten, ist es üblich, eine sehr hohe Dotierung im Bereich von 1018 bis 1021 cm–3 an der Grenzfläche zwischen dem metallischen Kontaktmaterial und dem darunter liegenden Si-Substrat zu erzeugen. Dazu wird ein zusätzlicher Dotierungsschritt durchgeführt, der entweder durch eine Implantation oder eine Gasphasendotierung durch das CB (Contact Bitline)-Kontaktloch in das Si-Substrat realisiert wird. Nachteilig dabei ist, dass man bei diesem zusätzlichen Dotierungsschritt in den bisherigen Technologien gewährleisten muss, dass andere Kontaktlöcher als die für die CB-Kontakte, z.B. die CS (Contact Source)-Kontakte, d.h. die Kontakte zu den Source- und den Drain-Gebieten von p-Kanal- und n-Kanal-Logiktransistoren in den Peripherieschaltungen der DRAM/eDRAM-Chips, nicht gleichzeitig geöffnet sind. Nur so ist bisher eine unerwünschte Dotierungskontamination dieser Gebiete sicher zu vermeiden.
  • Ein gattungsgemäßes Verfahren und ein gattungsgemäßer Speicherchip sind aus der DE 196 25 670 A1 bekannt. Die Druckschrift beschreibt eine Speicherzellenanordnung, bei der im Bereich des Bitleitungskontaktes von n-Typ-Auswahltransistoren eine zusätzliche n-Kontaktdotierung vorgesehen ist, die unter anderem für einen niedrigen Kontaktwiderstand zwischen der Füllung des Bitleitungskontaktes und dem n-Typ-Dotierbereich im Substrat sorgt. Diese zusätzliche Dotierung erfolgt dabei durch die Kontaktöffnungen hindurch mittels Implantation oder Gasphasendotierung. Um zu verhindern, dass bei diesem zusätzlichen Dotierungsschritt eine Dotierungskontamination anderer Dotierbereiche auf dem Speicherchip, insbesondere p-Typ-Dotierbereiche von Logikschaltelementen im Peripherbereich des Speicherchips auftritt, werden die Kontaktöffnungen über diesen p-Typ-Dotierbereich während des zusätzlichen Dotierschritt verschlossen gehalten. Dies geschieht im Allgemeinen dadurch, dass im Rahmen eines Maskenschrittes entweder nur die definierten Dontaktöffnungen zu den n-Typ-Dotierbereichen der Auswahltransistoren geöffnet werden oder wenn alle Kontaktöffnungen gleichzeitig geöffnet wurden, in einem weiteren Maskenschritt die Kontaktöffnungen zu den p-Typ-Dotierbereichen im Peripherbereich mit einem zusätzlichen Abdeckschritt vor der Dotierung wieder geschlossen werden. Bei diesem Vorgehen sind also zusätzliche Masken- bzw. Lithografieschritte zum getrennten Öffnen der Kontaktlöcher über den n-Typ-Dotierbereichen und den p-Typ-Dotierbereich oder zum nachträglichen Abdecken der Kontaktöffnungen über den p-Typ-Dotierbereichen erforderlich sind.
  • Aus der DE 41 17 703 A1 ist weiter ein Verfahren bekannt, bei dem in den Dotierbereichen im Halbleitersubstrat eine Zusatzdotierung über die Kontaktöffnungen erfolgt, um das Dotierprofil zu verändern, wobei hierbei jedoch immer nur Dotierungen vom gleichen Dotiertyp eingebracht werden.
    •
  • Aufgabe der vorliegenden Erfindung ist es, ein Verfahren und einen Speicherchip bereitzustellen, bei denen die zusätzliche CB-Kontaktlochdotierung bei DRAMs/ eDRAMs ohne zusätzliche Lithographie- bzw. Lackebene erfolgen kann.
  • Erfindungsgemäß ist dies bei einem Verfahren mit den Merkmalen des Patentanspruchs 1 und bei einem Speicherchip mit den Merkmalen des Patentanspruchs 6 erreicht.
  • In den weiteren abhängigen Ansprüchen finden sich weitere vorteilhafte Ausgestaltungen.
  • Der Vorteil der Erfindung besteht darin, dass die zusätzliche Dotierung des Bitleitungs-Kontaktloches maskenlos erfolgt. Dadurch wird eine Absenkung der Prozesskosten erreicht; Entsprechendes gilt für die mit dem Verfahren hergestellte Halbleiteranordnung. Bei dieser ist besonders auffällig, dass auch bei den Kontaktlöchern von p-MOSFETs der Peripherieschaltungen eine n-Typ-Dotierung im Bereich des Kontaktloches nachweisbar ist.
  • In der 0,1 μm-Technologie werden zukünftig aus prozesstechnischen Gründen die CS- und die CB-Kontakte gleichzeitig, d.h. mit einem einzigen Ätzprozess auf der gesamten Si-Scheibe geöffnet. Will man in diesem Fall gewährleisten, dass der zusätzliche n-Typ-Dotierungsschritt zur Verringerung des Kontaktwiderstandes des Bitleitungskontaktes des n-Typ-Auswahltransistors lediglich auf die CB-Kontaktlöcher und insbesondere nicht auf die CSP(Contact Source p-MOSFET)-Kontaktlöcher wirkt, könnten alternativ zumindest diese Kontaktlöcher mit einer zusätzlichen Lack- bzw. Lithographieebene geeignet abgedeckt werden. Mit diesem zusätzlichen Prozessschritt wären jedoch zusätzliche Prozesskosten verbunden.
  • Vorteilhafter Weise kann in einem vorhergehenden Verfahrensschritt eine n-Typ-Implantationsdosis zur Drain-/Source-Dotierung der Kontaktlöcher von n-MOSFETs in den Peripherieschaltungen, z.B. Logikschaltungen, entsprechend der nachfolgenden zusätzlichen unmaskierten n-Typ-CB-Dotierung redu ziert werden. Trotz dieser Vereinfachung kann ein ausreichend kleiner Schichtwiderstand im Drain-/ Source-Bereich der Logik-n-MOSFETs sichergestellt werden.
  • Um entsprechend den Schichtwiderstand im Drain-/ Source-Bereich von p-MOSFETs in den Peripherieschaltungen trotz nachfolgender unmaskierter n-Typ-CB-Dotierung ausreichend klein realisieren zu können, kann in einem vorhergehenden Verfahrensschritt eine p-Typ-Implantationsdosis zur Drain/Source-Dotierung der Peripherie-Kontaktlöcher entsprechend der entgegenwirkenden unmaskierten n-Typ-CB-Dotierung erhöht werden.
  • Nachfolgend ist ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens beschrieben; es zeigen:
  • 1 ein Schaltbild einer dynamischen Speicherzelle,
  • 2a–c den Dotierungsvorgang dreier verschiedener Kontaktlöcher eines DRAMs mit Speicherzellen und peripheren Logikschaltungen vereinfacht ausschnittsweise in einer Schnittdarstellung, und
  • 3a–c die Dotierungsprofile des Siliziums im Bereich der Kontaktlöcher aus 2a–c.
  • In 1 ist das bekannte Schaltbild einer dynamischen Speicherzelle mit einer Bitleitung BL, einer Wortleitung WL, einer gemeinsamen Kondensatorplatte P eines Speicherkondensators C und mit einem n-Typ-MOSFET-Auswahltransistor T eines Zellenfeldes eines Speicherchips gezeigt. Die Bitleitung BL ist dabei über einen Bitleitungskontakt CB mit dem Auswahltransistor T verbunden.
  • In den 2a, b und c sind drei verschiedene Kontaktlöcher ausschnittsweise vereinfacht dargestellt. Während in 2a die Dotierung des Bitleitungskontaktes CB aus 1 gezeigt ist, ist in den 2b und c die zusätzliche Kontaktdotierung von Drain-/ Source-Bereichen von Logik-MOSFETs peripherer Logikschaltungen des Speicherchips veranschaulicht.
    •
  • Dabei ist in 2a in sub-μm-Technologie über einem p-dotierten Si-Substrat 1 eine SiO2-Schicht 3 angeordnet mit einem in Ätztechnik hergestellten Kontaktloch 5 für den Bitleitungskontakt CB (Contact Bitline) aus 1. Im Bodenbereich des Kontaktloches 5 wurde in einem vorhergehenden Prozessschritt eine n-Typ-LDD (Lightly Doped Drain)-Wanne 7 für den n-MOSFET-Auswahltransistor T aus 1 mit dem in 3a gezeigten Dotierungsprofil erzeugt (n-Typ S/D-Dotierung). In einem nachfolgenden Prozessschritt wird gemäß 2a durch eine n-Typ-CB-Kontaktlochdotierung (Pfeile) mittels einer As- oder P-Implantation in der LDD-Wanne 7 ein entsprechend hoch dotierter Kontaktbereich 9 im Silizium erzeugt. Alternativ könnte auch vorgesehen sein, dass die Dotierung aus der Gasphase erfolgt; die Implantationstechnik bietet jedoch insbesondere den Vorteil der exakteren Einstellbarkeit des Dotierungsprofils. Dabei ergibt sich die Gesamtdotierung des Siliziums 1 unterhalb des Kontaktloches 5 durch die Überlagerung der beiden n-Typ-Dotierungsprofile (3a). Nach dem CB-Implantationsschritt wird eine Temperaturbehandlung durchgeführt, um die entstandenen Implantationsschäden zu reduzieren und den Dotierstoff zu aktivieren. In einem weiteren Verfahrensschritt wird das Kontaktloch 5 mit einem dünnen Liner vorzugsweise aus TiSi/Ti/TiN und mit Wolfram aufgefüllt. Durch die hohe Dotierung im Bereich des Bitleitungskontaktes CB ist der Kontaktwiderstand zwischen dem Wolfram und dem n-Typ-Si auf einen günstigen Wert reduziert (Schotthy-Tunnelkontakt). Aus Veranschaulichungsgründen ist in 2a zusätzlich ein Gate 11 des Auswahltransistors T aus 1 dargestellt.
  • Durch die n-Typ-CB-Kontaktlochdotierung gemäß 2a werden gleichzeitig auch alle anderen Kontaktlöcher 5', 5'' in der Peripherie des DRAM-Zellenfeldes bzw. von Logikschaltungen entsprechend n-Typ-dotiert (2b, c). Diese weiteren Kontaktlöcher 5', 5'' wurden zuvor in einem anderen Prozessschritt zusammen mit den CB-Kontaktlöchern 5 des Zellenfeldes gleichzeitig geöffnet. Während die n-Typ-CB-Dotierungs- Implantation in 2b (Pfeile) in eine in einem n-Typ-Substrat 1' ausgebildete p-Typ-Wanne 7' eines p-MOSFETs erfolgt, erfolgt die n-Typ-CB-Implantation in 2c (Pfeile) in eine in einem p-Typ-Substrat 1'' ausgebildete n-Typ-Wanne 7'' eines n-MOSFETs. Diese Wannen 7', 7'' wurden in einem vorhergehenden Prozessschritt als HDD (Highly Doped Drain)-Wannen mit den in 3b, c gezeigten Dotierungsprofilen (p/n-Typ S/D-Dotierung) zur Realisierung besonders geringer Schichtwiderstände erzeugt. Die n-Typ-CB-Implantation (Pfeile) ist bei dem n-MOSFET in 2c unkritisch, da sich das Gesamtdotierungsprofil entsprechend 3c aus der Addition der beiden n-Typ-Profile ergibt. Vorteilhafterweise ist dadurch auch ein gewünschter niedriger Schichtwiderstand in der n-Typ-Wanne 7'' bzw. dem Kontaktbereich 9'' realisiert. Zudem sind höhere Dotierungen allgemein bei den Logikschaltungen im Unterschied zu den Speicherzellen unkritisch, da die mit der höheren Dotierung verbundene größere laterale Erstreckung der dotierten Zonen sich aufgrund der größeren lateralen Abstände bei den Logikschaltungen im Vergleich zu den Speicherschaltungen nicht nachteilig auswirkt. Aufgrund der Addition der beiden n-Typ-Dotierprofile (3c) im Fall des n-MOSFETs (2c) kann auch vorgesehen sein, die n-Typ-Drain-/Source-Implantationsdosis bei der Herstellung der HDD-Wanne 7'' entsprechend zu reduzieren (nicht gezeigt), ohne den Drain-/ Source-Schichtwiderstand im Vergleich zum Stand der Technik unerwünscht groß werden zu lassen. Zur Veranschaulichung ist jeweils auch das Gate 11', 11'' der MOSFETs dargestellt. Aus Vereinfachungsgründen ist eine Kontaktierung der Gates nicht gezeigt.
  • Dagegen ist vor allem die Auswirkung der maskenlosen n-Typ-CB-Dotierung (Pfeile) auf die p-MOSFETs in den Peripherieschaltungen des Chips kritisch (2b). Dort kommt es zu einer Reduktion der p-Typ-Nettodotierung in den Source/Drain-Gebieten 7' des Chips. Deshalb ist es wichtig, die maskenlos eingebrachte n-Typ-CB-Dotierung in den Source/ Drain-Gebieten der p-MOSFETs durch eine höhere p-Typ- Dotierung in dem vorhergehenden Prozessschritt zur Erzeugung der HDD-Wanne 7' im Silizium überzukompensieren. So werden Nachteile bzgl. sowohl des Kontaktwiderstandes zwischen dem p-Silizium 9' und dem Wolfram, mit dem das Kontaktloch 5' nachfolgend aufgefüllt wird (nicht gezeigt), als auch des p-Schichtwiderstandes im Drain- und im Source-Bereich vermieden. Dazu ist erforderlich, in dem vorhergehenden Prozessschritt insbesondere zum Erhalt des Drain- und des Source-Schichtwiderstandes die p-Typ-Implantationsdosis bei der Erzeugung der HDD-p-Typ-Wanne 7' entsprechend zu erhöhen (3b). Der Source- bzw. der Drainbereich 7' des p-MOSFET weist also die Besonderheit auf, dass der gewünschten p-Typ-Dotierung eine n-Typ-Dotierung überlagert ist. Wichtig ist hierbei insbesondere, dass die n-Typ-Dotierung vollständig innerhalb der p-Typ-Dotierung liegt, d.h. die maskenlose n-Typ-CB-Dotierung vom Source/ Drain-Bereich umschlossen wird.
  • Die Erfindung liegt zusammenfassend darin, dass die CB-Kontaktlochdotierung maskenlos beispielsweise mit Arsen oder Phosphor erfolgt, d.h. ohne eine Lackebene ausgeführt wird. Wichtig dabei ist, dass die Implantation bzw. die Gasphasendotierung derart gestaltet wird, dass die Peripherie-Transistoren, d.h. die in den Logikschaltungen des Chips angeordneten Transistoren (2b, c), nicht oder nur zulässig wenig beeinflusst werden. Besteht der Auswahltransistor der Speicherzelle z.B. aus einem n-MOSFET, was dem Stand der Technik bei allen DRAM/e(mbedded)DRAM-Herstellern entspricht, muss die CB-Kontaktloch-Dotierung vom n-Typ sein.
  • Die Kontaktlöcher 5, 5', 5'' werden allgemein in einem nachfolgenden Prozessschritt mit Wolfram aufgefüllt durch eine Abscheidung in einem CVD-Verfahren sowie gegebenenfalls mittels Wolfram-Rückätzung oder CMP (Chemical-Mechanical Polishing) zur Beseitigung der Wolfram-Schicht außerhalb der Kontaktlöcher entfernt (nicht gezeigt). Alternativ zu Wolfram kann aber auch ein anderes Metall oder eine Metalllegierung verwendet werden z.B. Cn oder AlCu.

Claims (6)

  1. Verfahren zum Herstellen von metallischen Kontakten auf einem Speicherchip, der ein Speicherzellenfeld, das n-Typ-Auswahltransistoren (T) umfasst, und einen Peripheriebereich, der p-Typ-Halbleiterschaltungen und der n-Typ-Halbleiterschaltungen umfasst, aufweist, mit den Verfahrensschritten: Erzeugen von n-Typ-Source/Drain-Dotierungen für die Auswahltransistoren im Zellenfeld und p-Typ-Source/Drain-Dotierungen und n-Typ-Source/Drain-Dotierungen für die Halbleiterschaltungen im Peripheriebereich, Ausbilden von Kontaktlöcher (5) über den n-Typ-Source/Drain-Dotierungen für die Auswahltransistoren im Zellenfeld und von Kontaktlöcher (5',5'') über den p-Typ-Source/Drain-Dotierungen und den n-Typ-Source/Drain-Dotierungen für die Halbleiterschaltungen im Peripheriebereich, und Auffüllen der Kontaktöffungen mit einem Metall, dadurch gekennzeichnet dass die Kontaktlöcher (5) im Zellenfeld und die Kontaktlöcher (5',5'') im Peripheriebereich gleichzeitig geöffnet werden, und eine unmaskierte n-Typ-Kontaktdotierung der n-Typ-Source/Drain-Dotierungen für die Auswahltransistoren im Zellenfeld und der p-Typ-Source/Drain-Dotierungen und der n-Typ-Source/Drain-Dotierungen für die Halbleiterschaltungen im Peripheriebereich durch die geöffneten Kontaktlöcher (5, 5') hindurch durchgeführt wird, wobei die unmaskierten n-Typ-Kontaktdotierungen innerhalb der p-Typ-Source/Drain-Dotierungen für p-Typ-Halbleiterschaltungen im Peripheriebereich liegen und wobei die vorher durchgeführte p-Typ-Source/Drain-Dotierungen für die p-Typ-Halbleiterschaltungen im Peripheriebereich entsprechend der nachfolgenden unmaskierten n-Typ-Kontaktdotierung erhöht wird, um die n-Typ-Kontaktdotierung zu überkompensieren.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die n-Typ-Source/Drain-Dotierungen für die n-Typ-Auswahltransistoren im Zellenfeld entsprechend der nachfolgenden unmaskierten n-Typ-Kontaktdotierung reduziert wird.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die maskenlose n-Typ-Kontaktdotierung mittels Implantation durchgeführt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass nach der maskenlosen n-Typ-Kontaktdotierung zusätzlich ein Implantationsannealschritt durchgeführt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass als Metall zum Auffüllen der Kontaktlöcher Wolfram eingesetzt wird.
  6. Speicherchip mit einem Speicherzellenfeld, das n-Typ-Auswahltransistoren (T) umfasst, und mit einem Peripheriebereich, der p-Typ-Halbleiterschaltungen und der n-Typ-Halbleiterschaltungen umfasst, wobei n-Typ-Source/Drain-Dotierungen für die Auswahltransistoren im Zellenfeld und p-Typ-Source/Drain-Dotierungen und n-Typ-Source/Drain-Dotierungen für die Halbleiterschaltungen im Peripheriebereich vorgesehen sind, die über mit einem Metall aufgefüllte Kontaktlöcher ankontaktiert sind, dadurch gekennzeichnet, dass die n-Typ-Source/Drain-Dotierungen für die Auswahltransistoren im Zellenfeld und die p-Typ Source/Drain-Dotierungen und die n-Typ-Source/Drain-Dotierungen für die Halbleiterschaltungen im Peripheriebereich eine n-Typ-Kontaktdotierung aufweisen, wobei die n-Typ-Kontaktdotierung innerhalb der p-Typ-Source/Drain-Dotierungen für die p-Typ-Halbleiterschaltungen im Peripheriebereich liegen und wobei der p-Typ-Source/Drain-Do tierungen gegenüber der n-Typ-Kontaktdotierung erhöht ist, um die n-Typ-Kontaktdotierung zu überkompensieren.
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