DE10330070A1 - Halbleitervorrichtung und Verfahren zur Herstellung derselben - Google Patents

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English (en)
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Nak-Jin Suwon Son
Ji-Young Yongin Kim
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Samsung Electronics Co Ltd
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Abstract

Eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben wird offenbart. Ein Graben ist in einem aktiven Bereich eines Halbleitersubstrats ausgebildet. Eine dotierte Schicht ist auf den Innenwänden des Grabens ausgebildet. Der Graben ist mit einer ersten Halbleiterschicht aufgefüllt. Eine Gate-Isolationsschicht ist auf der ersten Halbleiterschicht und dem Substrat ausgebildet. Zwei Gate-Elektroden sind auf der Gate-Isolationsschicht derart ausgebildet, daß der Graben zwischen zwei Gate-Elektroden angeordnet ist. Erste und zweite Störstellenbereiche sind in dem Substrat auf beiden Seiten der Gate-Elektroden ausgebildet. Da die dotierte Schicht in dem Grabenbereich lokal ausgebildet ist, sind die Drain- und Source-Bereiche vollständig von der stark dotierten Schicht getrennt, um das elektrische Feld den p-n-Übergangs zu schwächen, wodurch die Auffrischung (refresh) verbessert ist und ein Durchgriff (punchthrough) zwischen Source und Drain verhindert wird.

Description

  • VERWANDTE ANMELDUNG
  • Diese Anmeldung nimmt die Priorität der koreanischen Patentanmeldung Nr. 2002-38708, angemeldet am 04. Juli 2002, in Anspruch, deren Inhalt hierin durch Bezugnahme voll umfänglich mit offenbart wird.
  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Diese Anmeldung betrifft eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben. Insbesondere betrifft die Anmeldung eine Halbleitervorrichtung, die zum Verhindern des "Punchthrough"-Phänomens zwischen den Source- und Drain-Bereichen eines Transistors in der Lage ist, wobei die Refresh-Eigenschaften einer Speicherzelle verbessert werden, sowie ein Verfahren zur Herstellung derselben.
  • 2. Beschreibung des Stands der Technik
  • 1 ist eine Querschnittsansicht eines herkömmlichen MOS-Transistors. Gemäß 1 weist der MOS-Transistor eine auf einem Halbleitersubstrat 1 aufgebrachte Gate-Elektrode 3 mit einer dazwischenliegenden Gate-Oxidschicht 2 auf, sowie einen Source-Bereich 4 und einen Drain-Bereich 5, die an Oberflächenabschnitten des Substrat 1 benachbart zu beiden Seiten der Gate-Elektrode 3 ausgebildet sind.
  • Ladungsträger wie Elektronen oder Löcher werden dem Source-Bereich 4 zugeführt und über den Drain-Bereich abgeführt. Die Gate-Elektrode 3 dient zum Ausbil den einer Oberflächeninversionsschicht, d.h., eines Kanals, der sich zwischen den Source-Bereich 4 und dem Drain-Bereich 5 erstreckt.
  • Mit zunehmenden Integrationsgrad bei den Halbleitervorrichtungen ist beim Skalieren des MOS-Transistors die Verringerung der Länge der Gate-Elektrode wesentlich größer als die Verringerung der Betriebsspannung. Beim Skalieren bzw. Verkleinern der Gate-Länge ist der Einfluß von Source/Drain auf das elektrische Feld oder das Potential in dem Kanalbereich des MOS-Transistors beträchtlich. Dieser Einfluß ist als "short channel effect" (Kurzkanaleffekt) bekannt und führt typischerweise zu einer Erniedrigung der Schwellwertspannung. Dies kommt daher, daß der Kanalbereich durch die Verarmungsladung, das elektrische Feld und durch die Potentialverteilung der Source/Drain-Bereiche ebenso wie der Gate-Elektrode stark beeinflußt wird.
  • Zusätzlich zu der verringerten Schwellwertspannung ist der sogenannte Puchthrough (Durchgriff) zwischen den Source- und Drain-Bereichen ein anderes gravierendes Problem, das den Kurzkanaleffekt begleitet.
  • Bei dem MOS-Transistor der 1 verbreitert sich die Drain-Verarmungsschicht 7 proportional mit einem Anstieg der Drain-Spannung, so daß die Drain-Verarmungsschicht 7 dem Source-Bereich 4 nahekommt. Somit sind die Drain-Verarmungsschicht 7 und die Source-Verarmungsschicht 6 vollständig miteinander verbunden, wenn die Länge der Gate-Elektrode 3 verkleinert wird. Das elektrische Feld des Drain kann schließlich in den Source-Bereich 4 eindringen und dadurch die Potentialenergiebarriere des Source-Übergangs verringern. Wenn dies passiert, besitzt eine erhöhte Anzahl an Majoritätsladungsträger in dem Source-Bereich 4 genügend Energie die Barriere zu überwinden. Somit strömt ein großer Strom von dem Source-Bereich 4 zu dem Drain-Bereich 5. Dies wird als "Punchthrough"-Phänomen bezeichnet. Wenn ein Punchthrough bzw. Durchgriff auftritt, ist der Drain-Strom nicht gesättigt, sondern erhöht sich schnell in Richtung des Sättigungsbereichs.
  • Allgemein wird bei der MOS-Transistortechnologie eine Einstellung der Schwellwertspannung (V1) durchgeführt, um die gewünschte Schwellwertspannung sicherzustellen. Diese Schwellwerteinstellung erfolgt durch ein Implantierungsverfahren. Zum Beispiel werden Störstellen vom p-Typ, wie etwa Bor (B) in dem NMOS-Transistor mittels Ionenimplantation eingebracht.
  • Wenn die Drain-Spannung bei einem Kurzkanal MOS-Transistor relativ klein ist, steht die Drain-Verarmungsschicht nicht in direktem Kontakt mit dem Source-Bereich. Jedoch ist die Oberfläche des Substrats durch die Gate-Elektrode zu einem gewissen Grad verarmt, wodurch die Höhe der Potentialbarriere nahe der Source variiert. Dies ist als "Surface Punchthrough" (Oberflächendurchgriff) bekannt. Das Schwellwerteinstellungsverfahren erhöht die Dotierkonzentration der Schnittstelle zwischen dem Substrat und der Gate-Oxidschicht, wodurch der Oberflächendurchgriff unterdrückt und ebenso die Schwellwertspannung eingestellt wird.
  • Dementsprechend wird mit fortschreitender Verkleinerung der Gate-Länge das Schwellwerteinstellungsverfahren bei einer hohen Dosierungskonzentration durchgeführt, um den Durchgriff zu unterdrücken. Typischerweise kontaktieren die Source- und Drain-Bereiche den stark dotierten Schwellwerteinstellungsbereich, da die Störstellen auf der gesamten Oberfläche des Substrats verteilt sind. Somit kontaktieren bei dem NMOS-Transistor die Source- und Drain-Bereiche vom n-Typ den p+-Bereich (d.h. den Schwellwerteinstellungsbereich) um ein hohes elektrisches Feld an den p-n-Übergang anzulegen, wodurch der Übergangs- bzw. Sperrschichtleckstrom vergrößert wird.
  • Bei Schreib-Lese-Speicher (DRAM), bei welchem eine Einheitsspeicherzelle aus einem Transistor und einer Kondensatorzelle besteht, ist ein "Refresh"-Betrieb (d.h., ein Datenwiederherstellungsbetrieb zum Wiederaufladen der Datenladung) notwendig, da die Datenladung des Kondensators sich mit der Zeit aufgrund des Leckstroms verringert. Typischerweise ist der Zelltransistor ein NMOS-Transistor. Daher vergrößert sich der Übergangs-Leckstrom aufgrund eines hohen elektrischen Feldes an dem p-n-Übergang, bei dem die Source/der Drain vom n-Typ den p+-Bereich kontaktiert (d.h. den Schwellwerteinstellungsbereich), wenn eine Schwellwerteinstellungsimplantation mit einer hohen Dosis durchgeführt wird. Dies führt zu einer Verschlechterung des Refresh-Betriebs.
  • US-Patent Nr. 5,963,811 offenbart ein Verfahren zum Ausbilden eines stark dotierten Anti-Punchthrough-Bereichs an der Schnittstelle zwischen den Source- und Drain-Bereichen und dem Zell-Bereich durch ein zusätzliches Ionenimplantationsverfahren, nachdem die Schwellwerteinstellung durchgeführt worden ist. Verfahren zum lokalen Ausbilden eines Anti-Punchthrough-Bereichs direkt unterhalb der Gate-Elektrode werden in den US-Patenten Nr. 5,484,743; 5,489,543 und 6,285,061 offenbart.
  • Bei diesen Verfahren erstreckt sich jedoch der Anti-Punchthrough-Bereich zu den Source- und Drain-Bereichen aufgrund des Profils des lateralen Projektionsraums (Rp), das durch die Innenimplantation verursacht wird. Dementsprechend wird ein großes elektrisches Feld an dem Bereich angelegt, bei dem die Source- und Drain-Bereiche vom n-Typ und der Kanalbereich vom p-Typ einander kontaktieren, was einen erhöhten Sperrschichtleckstrom erzeugt und zu einer Verschlechterung des Refresh-Betriebs führt.
  • Uberdies offenbart die veröffentlichte japanische Patentanmeldung Nr. 9-045904 ein Verfahren zum Ausbilden einer Trennvorrichtung, um den Punchthrough unterhalb des Kanalbereichs zu verhindern. Diese Trennvorrichtung ist aus einem Isolator ausgebildet oder alternativ durch Auffüllen des Inneren eines Insulators mit einem Leiter ausgebildet. Für den Fall, bei dem eine Trennvorrichtung aus einem Isolator verwendet wird, dringt der Strompfad der Verarmungsschicht in die Source-Seite ein, wenn die Drain-Verarmungsschicht die Trennvorrichtung erreicht, wodurch ein Punchthrough erzeugt wird. Das Verfahren zum Ausbilden der Trennvorrichtung durch Auffüllen des Inneren des Isolators mit einem Leiter kann dieses Problem verhindern, verkompliziert jedoch das erforderliche Herstellungsverfahren.
    •
  • KURZEFASSUNG DER ERFINDUNG
  • Es ist daher eine Aufgabe der vorliegenden Erfindung die vorhergehend erwähnten Probleme des Stands der Technik zu beseitigen. Diese Aufgabe wird durch die jeweiligen Merkmale der einzelnen unabhängigen Vorrichtungs- und Verfahrensansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen dieser Vorrichtungen und Verfahren bilden Gegenstand der abhängigen Unteransprüche, deren Inhalt hierdurch ausdrücklich zum Bestandteil der Beschreibung gemacht wird, ohne an dieser Stelle den Wortlaut zu wiederholen.
  • Ausführungsformen der Erfindung lösen die zuvor erwähnten Probleme. Einige Ausführungsformen der Erfindung sehen eine Halbleitervorrichtung vor, die zum Verhindern des Punchthrough zwischen den Source- und Drain-Bereichen eines Transistors in der Lage ist, und darüber hinaus ebenso den Refresh-Betrieb der Speicherzelle verbessert. Andere Ausführungsformen der Erfindung sehen ein Verfahren zur Herstellung einer Halbleitervorrichtung vor, das in der Lage ist, den Punchthrough zwischen den Source- und Drain-Bereichen eines Transistors zu verhindern, und ebenso den Refresh-Betrieb einer Speicherzelle zu verbessern. Ausführungsformen der Erfindung können auf alle Arten von PMOS- und NMOS-Geräten angewendet werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Die obigen und andere Aufgaben und Vorteile der Erfindung werden aus der folgenden und detaillierten Beschreibung im Zusammenhang mit der begleitenden Zeichnung ohne weiteres ersichtlich, wobei:
    •
  • 1 eine Querschnittsansicht eines herkömmlichen MOS-Transistors ist;
  • 2 eine Draufsicht ist, die eine Speicherzelle einer Halbleitervorrichtung in Übereinstimmung mit einer Ausführungsform der Erfindung zeigt;
  • 3 eine Querschnittsansicht der Speicherzelle der Halbleitervorrichtung entlang einer Linie A-A' in 2 ist;
  • 4a bis 4F Querschnittsansichten sind, die ein Verfahren zur Herstellung der in 3 gezeigten Speicherzelle der Halbleitervorrichtung darstellen;
  • 5 eine Querschnittsansicht eines MOS-Transistors einer Halbleitervorrichtung in Übereinstimmung mit einer anderen Ausführungsform der Erfindung ist;
  • 6A bis 6F Querschnittsansichten sind, die ein Verfahren zur Herstellung des in 5 gezeigten MOS-Transistors der Halbleitervorrichtung darstellen;
  • 7 eine Querschnittsansicht einer Speicherzelle einer Halbleitervorrichtung in Übereinstimmung mit einer anderen Ausführungsform der Erfindung ist; und
  • 8A bis 8D Querschnittsansichten sind, die ein Verfahren zur Herstellung der in 7 gezeigten Speicherzelle der Halbleitervorrichtung darstellen.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Im folgenden werden Ausführungsformen der Erfindung detailliert unter Bezugnahme auf die begleitende Zeichnung beschrieben. Dabei bezeichnen durch die Zeichnungen hindurch gleiche Bezugszeichen gleiche Elemente.
  • 2 ist eine Draufsicht, die eine Speicherzelle einer Halbleitervorrichtung in Übereinstimmung mit einer Ausführungsform der Erfindung zeigt. 3 ist eine Querschnittsansicht der Speicherzelle entlang der Linie A-A' in der 2.
  • Gemäß 2 und 3 wird ein Graben 110 in einem aktiven Bereich 102 eines Halbleitersubstrats 100 ausgebildet, das in einem Isolationsbereich 101 und in einen aktiven Bereich 102 aufgeteilt ist. Vorzugsweise ist der Graben 110 mit einer Breite (w) ausgebildet, die breiter ist als der aktive Bereich 102. Obgleich der Isolationsbereich 101 mit einer schmalen Grabenisolationsstruktur (shallow trench isolation structure) bei der Ausführungsforn der 3 ausgebildet ist, kann ohne eine Beschränkung der vorliegenden Erfindung der Isolationsbereich 101 ebenso mit einer LOCOS-Struktur ausgebildet sein.
  • Eine dotierte Schicht 112 zum Einstellen einer Schwellwertspannung und zum Verhindern eines Durchgriffs wird lokal entlang der Innenwand des Grabens 110 ausgebildet. Vorzugsweise ist die dotierte Schicht 112 eine dotierte Siliziumepitaxieschicht. Alternativ kann die dotierte Schicht 112 mittels eines Delta-Dotierverfahrens oder eines Ionenimplantationsverfahrens ausgebildet werden.
  • Eine erste Halbleiterschicht 114 wird in dem Graben 110 ausgebildet. Vorzugsweise ist die erste Halbleiterschicht 114 eine undotierte Siliziumepitaxieschicht, die mit der Oberfläche des Substrats 110 planarisiert ist.
  • Eine Gate-Isolationsschicht 118 ist auf der ersten Halbleiterschicht 114 und dem Substrat 100 ausgebildet. Vorzugsweise ist die Gate-Isolationsschicht 118 auf der ersten Halbleiterschicht 114 und dem Substrat mit einer zweiten Halbleiterschicht 116 dazwischen ausgebildet. Die zweite Halbleiterschicht 116 ist eine Schicht, in der eine Oberflächeninversionsschicht (d.h. ein Kanal) ausgebildet ist. Die zweite Halbleiterschicht 116 glättet den Stromverlauf zwischen den Source- und Drain-Bereichen der Halbleitervorrichtung. Vorzugsweise ist die zweite Halbleiterschicht 116 eine undotierte Siliziumepitaxieschicht, die mit einer Dicke ausgebildet ist, die ausreicht, um ein Eindringen von Störstellen der dotierten Schicht 112 in die Gate-Isolationsschicht 118 zu verhindern.
  • Zwei Gate-Elektroden 125 sind auf der Gate-Isolationsschicht 118 ausgebildet, so daß der Graben 110 zwischen den zwei Gate-Elektroden 125 angeordnet ist. Vorzugsweise besitzt jede der Gate-Elektroden 125 eine Polyzid-Struktur bestehend aus einer störstellendotierten Polysiliziumschicht 120 und einem darauf aufgebrachten Metallsilizid 122. Vorzugsweise überlappt jede der Gate-Elektroden 125 einen Teil des Grabens 110.
  • Gate-Abdeckschichten 126, die aus Siliziumnitrid bestehen, sind auf jeder der Gate-Elektroden 125 ausgebildet. Gate-Spacer 132, die aus Siliziumnitrid bestehen, sind an den Seitenwänden jeder der Gate-Elektroden 125 ausgebildet.
  • Ein erster Störstellenbereich (z.B. Source-Bereich) 128 und ein zweiter Störstellenbereich (z.B. Drain-Bereich) 130 sind in dem Substrat zu beiden Seiten jeder Gate-Elektrode 125 ausgebildet. Zwischen zwei Gate-Elektroden 125 ist ein Drain-Bereich 130 ausgebildet. Obwohl der Source-Bereich 128 und der Drain-Bereich 130 in dem Oberflächenabschnitt der zweiten Halbleiterschicht 116 und dem Substrat 100 wie in 3 gezeigt ausgebildet sind, können gemäß dieser Ausführungsform der Source-Bereich 128 und der Drain-Bereich 130 bis zu einer Tiefe ausgebildet sein, die seichter bzw. geringer als die Dicke der zweiten Halbleiterschicht 116 ist, ohne den Umfang der Erfindung zu beschränken.
  • Obwohl nicht in 3 gezeigt, kann zudem ein Kondensator in dem Source-Bereich 128 ausgebildet sein und mit dem Source-Bereich 128 durch ein Kondensatorkontaktloch elektrisch verbunden sein. Eine Bitleitung ist auf dem Drain-Bereich 130 ausgebildet und elektrisch mit dem Drain-Bereich über ein Bitleitungskontaktloch elektrisch verbunden.
  • Gemäß dieser Ausführungsform ist die stark dotierte Schicht 112 auf der Innenwand des Grabens 110 von dem Source-Bereich 128 und dem Drain-Bereich 130 des Transistors vollständig getrennt. Somit ist das elektrische Feld des p-n-Übergangs geschwächt, was den Sperrschichtleckstrom verringert und den Refresh-Betrieb verbessert. Darüber hinaus wird aufgrund der stark dotierten Schicht 112 ein Durchgriff zwischen dem Source-Bereich 128 und dem Drain-Bereich 130 verhindert.
  • 4A bis 4F sind Querschnittsansichten, die ein Verfahren zur Herstellung der in 3 gezeigten Speicherzelle der Halbleitervorrichtung darstellen.
  • Gemäß 4A wird durch ein thermisches Oxidationsverfahren eine Oxidschicht 104 mit einer Dicke von ungefähr 60 bis 80Å auf einem Halbleitersubstrat 100 ausgebildet. Auf die Oxidschicht 104 wird eine Nitridschicht 106, wie etwa Si3N4, bis zu einer Dicke von 1500 bis 2000Å mittels eines chemischen Dampfphasenabscheidungsverfahrens bei niedrigem Druck (LPCVD) abgeschieden. Nach einem Beschichten der Nitridschicht 106 mit einer Photoresistschicht, wird die Schicht belichtet und entwickelt, was ein Photoresistmuster 108 ausbildet, das definiert, wo ein aktiver Bereich einer Speicherzelle lokalisiert sein wird.
  • Gemäß 4B wird die Nitridschicht 106 und die Oxidschicht 104 unter Verwendung des Photoresistmusters 108 als eine Atzmaske weggeätzt.
  • Darauffolgend wird das belichtete Halbleitersubstrat 100 bis zu einer vorbestimmten Tiefe anisotrop geätzt, um einen Graben 110 in dem aktiven Bereich der Speicherzelle auszubilden. Vorzugsweise besitzt der Graben 110 eine Breite, die breiter ist als die des aktiven Bereichs. Als nächstes wird das Photoresistmuster 108 durch Ashing- und Stripping-Verfahren entfernt.
  • Gemäß 4C wird eine stark dotierte Siliziumschicht 112 auf der Innenwand des Grabens 110 ausgebildet. Die dotierte Siliziumschicht 112 ist durch ein selektives epitaktisches Aufwachsenlassen unter Verwendung der in dem Graben 110 freigelegten Siliziumatome des Substrats 100 als Keime aufgewachsen.
  • Alternativ ist, wie in 4D gezeigt, die freigelegte Innenwand des Grabens 110 mit einer Störstelle 111 vom p-Typ durch ein Ionenimplantationsverfahren oder ein Delta-Dotierverfahren dotiert, wodurch sich eine stark dotierte Schicht 112 auf der Innenwand des Grabens 110 ausbildet. Vorzugsweise wird bei dem Delta-Dotierverfahren ein Bor (B) enthaltendes Gas in einem Plasmazustand zum Dotieren der Innenwand des Grabens 110 mit einer stark dotierten Störstellendotierung vom p-Typ verwendet.
  • Die stark dotierte Schicht 112, die an der Innenwand des Grabens 110 ausgebildet wird, stellt die Schwellwertspannung (V,) des Transistors ein und verhindert den Durchgriff zwischen den Source- und Drain-Bereichen. Bei den herkömmlichen Verfahren wird der Vt-Einstellbereich und der Anti-Punchthrough-Bereich bzw. Durchgriffssperrbereich individuell durch den Schwellwerteinstellungsimplantationsschritt und den Durchgriffssperrimplantationsschritt ausgebildet. Bei dieser Ausführungsform jedoch wird sowohl die Schwellwerteinstellung als auch die Durchgriffssperrimplantierung gleichzeitig erzielt, da die stark dotierte Schicht 112 durch das Epitaxieaufwachsenlassen, durch Inonenimplantation oder durch Delta-Dotierverfahren ausgebildet wird. Wenn die stark dotierte Schicht 112 mittels eines Epitaxiewachstumsverfahrens ausgebildet wird, wird hierbei die Schwellwertspannung durch ein Optimieren der Schichtdicke und der Dotierkonzentration eingestellt.
  • Nach dem Ausbilden der stark dotierten Schicht 112 auf der Innenwand des Grabens 110, wie zuvor beschrieben, wird gemäß 4E eine erste Halbleiterschicht 114 so ausgebildet, daß sie den Graben 110 ausfüllt. Vorzugsweise ist die erste Halbleiter- Schicht 114 eine undotierte Siliziumepitaxieschicht. In diesem Fall werden die Abscheidungsbedingungen dermaßen optimiert bzw. eingestellt, daß die Siliziumepitaxieschicht selektiv lediglich auf dem Substrat 100 aufwächst. Demgemäß wächst die erste Halbleiterschicht 114 in einer unregelmäßigen Form auf, da keine Siliziumepitaxieschicht auf der Nitridschicht 106 oder der Oxidschicht 104 aufwächst. Abscheidungsbedingungen werden derart eingestellt, daß die niedrigste Stelle der ersten Halbleiterschicht 114 höher ist als die Oberfläche des Substrats 100 (siehe "h" in 4E).
  • Gemäß 4F wird die erste Halbleiterschicht 114 bis zu einer Höhe der Oxidschicht 104 (4E) durch ein chemisch mechanisches Einebnungsverfahren (CMP-Verfahren) entfernt. Hierbei kann das CMP-Verfahren so lange ausgeführt werden, bis die erste Halbleiterschicht 114 mit der Oberfläche des Substrats 100 planarisiert ist, oder es kann gestoppt werden, wenn die erste Halbleiterschicht 114 etwas aus der Oberfläche des Substrats 100 hervorragt.
  • Als nächstes wird die Nitridschicht 106 (siehe 4E) durch ein Naßätzverfahren unter Verwendung eines Nitrid-Ätzmittels, wie etwa Phosphorsäure entfernt. Anschließend wird die Oxidschicht 104 durch ein Naßätzverfahren unter Verwendung eines Oxid-Ätzmittels, wie etwa LAL, entfernt.
  • Danach läßt man, wie in 3 gezeigt, eine undotierte Siliziumschicht auf der ersten Halbleiterschicht 114 und dem Substrat 100 mittels eines Epitaxiewachstumsverfahrens aufwachsen, wodurch eine zweite Halbleiterschicht 116 ausgebildet wird. Die zweite Halbleiterschicht 116 ist eine Schicht, in der eine Oberflächeninversionsschicht (d.h. ein Kanal) ausgebildet ist. Die zweite Halbleiterschicht 116 dient zum Glätten des Stromflusses. Vorzugsweise besitzt die zweite Halbleiterschicht 116 eine Dicke, die ausreichend ist, um zu verhindern, daß Störstellen aus der dotierten Schicht 112 in die Gate-Isolationsschicht 118 eindringen.
  • Als nächstes wird ein Isolationsverfahren, wie etwa eine schmale Grabenisolation (shallow trench isolation = STI) auf dem Substrat 100 durchgeführt, wodurch eine Iso lationsschicht 101 ausgebildet wird. Insbesondere eine Kontaktstellenoxidschicht (pad oxide layer), eine Nitridschicht und eine erste CVD-Oxidschicht werden auf dem Substrat 100 sequentiell geschichtet angeordnet. Die erste CVD-Oxidschicht und die Nitridschicht werden durch ein photolithographisches Verfahren zum Ausbilden eines Maskenschichtmusters gemustert. Als nächstes wird unter Verwendung des Maskenschichtmusters als eine Ätzmaske das Substrat 100 bis zu einer vorbestimmten Dicke geätzt, wodurch ein Isolationsgraben ausgebildet wird. Eine zweite CVD-Oxidschicht, z.B. eine High-Density-Plasma-Oxidschicht (HDP-Oxidschicht), wird bis zu einer Dicke abgeschieden, die ausreichend ist, um den Isolationsgraben aufzufüllen. Anschließend wird die zweite CVD-Oxidschicht bis zu der Oberfläche der Nitridschicht durch ein Rückätzen oder ein CMP-Verfahren entfernt. Zu diesem Zeitpunkt wird ebenso die erste CVD-Schicht des Maskenschichtmusters entfernt. Die Nitridschicht und die Kontaktstellenoxidschicht werden durch Naßätzen sequentiell entfernt, wodurch der schmale Isolationsgrabenbereich 101 ausgebildet wird.
  • Als nächstes wird eine Gate-Isolationsschicht 118, die aus einem Oxid besteht, eine störstellendotierte Polysiliziumschicht 120, eine Metallsilizidschicht 122 und eine Gate-Abdeckschicht 126, die aus Nitrid besteht, auf dem Isolationsbereich 101 und der zweiten Halbleiterschicht 116 sequentiell ausgebildet. Durch ein photolithographisches Verfahren werden die Gate-Abdeckschicht 126, die Metallsilizidschicht 122 und die Polysiliziumschicht 120 zum Ausbilden von Gate-Elektroden 125, die eine Polyzid-Struktur aufweisen, gemustert.
  • Auf der gesamten Oberfläche des Substrats 100, auf welchem die Gate-Elektroden 125 ausgebildet worden sind, werden Störstellen mit einer niedrigen Konzentration (z.B. Störstellen vom n-Typ) innenimplantiert, um leicht dotierte Source/Drain-Bereiche 128 und 130 auszubilden. Eine Isolationsschicht, die beispielsweise aus Nitrid besteht, wird auf der gesamten Oberfläche der resultierenden Struktur abgeschieden und anisotrop geätzt, um Gate-Spacer 132 auf den Seitenwänden der Gate-Elektroden 125 auszubilden. Als nächstes werden durch ein Ionenimplantationsverfahren stark dotierte Source- und Drain-Bereiche (nicht gezeigt) des NMOS-Transistors in dem peripheren Schal tungsbereich mit Ausnahme des Speicherzellenbereichs ausgebildet. Bei dem NMOS-Transistors des Speicherzellenbereichs ist es wichtiger, einen Stromverlust zu verhindern, als die Stromsteuerbarkeit zu erhöhen, wie sie durch den Drain-Sättigungsstrom (Idsa1) bestimmt ist. Bei dem NMOS-Transistor des peripheren Schaltungsbereichs ist jedoch die Stromsteuerbarkeit sehr wichtig, da diese die gesamte Leistungsfähigkeit des Chips beeinflußt. Um beide Erfordernisse gleichzeitig zu erfüllen, weist der NMOS-Transistor des Speicherzellenbereichs demgemäß einen einzigen Source/Drain-Übergang vom n-Typ, um die Übergangsbeschädigung (junction damage) zu minimieren, während der NMOS-Transistor des peripheren Schaltungsbereich einen Source/Drain-Übergang mit einer leicht dotierten Drain-(LDD-) oder einer doppeldiffundierten Drain(DDD-)Struktur auf.
  • Bei der zuvor beschriebenen ersten Ausführungsformn wird der Isolationsbereich 101 ausgebildet, nachdem die zweite Halbleiterschicht 116 ausgebildet worden ist (indem der Kanalbereich des Zelltransistors ausgebildet wird). Es ist jedoch offensichtlich, daß die Schritte der 4A bis 4F ebenso ausgeführt werden können, nachdem der Isolationsbereich 101 ausgebildet worden ist, z.B. nachdem ein herkömmliches Halbleiterherstellungsverfahren den Anfangsschritt eines Ausbildens des Isolationsbereichs 101 abgeschlossen hat. Überdies können für den Fall, bei dem die Grabenisolation angewendet wird, der Isolationsgraben und der Graben 110, der den Durchgriff verhindert, gleichzeitig ausgebildet werden.
  • 5 zeigt eine Querschnittsansicht eines MOS-Transistors einer Halbleitervorrichtung in Übereinstimmung mit einer anderen Ausführungsform der vorliegenden Erfindung.
  • Gemäß 5 wird ein Graben 208 bis zu einer vorbestimmten Tiefe in einem Bereich eines Halbleitersubstrats 200 ausgebildet, bei dem ein Kanalbereich des Transistors ausgebildet wird. Der Graben 208 wird mit einer stark dotierten Schicht 210 aufgefüllt. Vorzugsweise ist die stark dotierte Schicht 210 eine dotierte Siliziumepitaxieschicht. Es wird bevorzugt, daß die stark dotierte Schicht 210 mit der Oberfläche des Substrats 200 planarisiert wird. Die stark dotierte Schicht 210 stellt die Schwellwertspannung des Transistors ein und verhindert einen Durchgriff.
  • Eine Gate-Isolationsschicht 212, eine Gate-Elektrode 214 und eine Gate-Abdeckschicht 216 werden auf der dotierten Schicht 210 und dem Substrat 200 sequentiell schichtweise ausgebildet. Gate-Spacer 220 werden auf den Seitenwänden der Gate-Elektrode 214 und der Gate-Abdeckschicht 216 ausgebildet.
  • Ein leicht dotierter Source-Bereich 218 und Drain-Bereich 219 (d.h., LDD-Bereiche) werden in dem Substrat zu beiden Seiten der Gate-Elektrode 214 ausgebildet. Schwer dotierte Source- und Drain-Bereiche 222 bzw. 223 werden in dem Substrat auf beiden Seiten der Gate-Spacer 220 ausgebildet.
  • Vorzugsweise wird der Graben 208 so ausgebildet, daß die Abmessung des Grabens 208 in der Längsrichtung der Elektrode 214 (entlang der Achse rechtwinklig zur Ebene der 5) geringer ist, als die Länge der Gate-Elektrode 214. Um den Durchgriffssperreffekt zu verbessern weist der Graben 208 eine Tiefe auf, die größer ist als die der stark dotierten Source/Drain-Bereiche 222 und 223.
  • Gemäß dieser Ausführungsform wird die stark dotierte Schicht 210 vertikal in dem Kanalbereich des Transistors ausgebildet und somit vollständig von dem stark dotierten Source-Bereich 222 und dem Drain-Bereich 223 getrennt, wodurch sich der Sperrschichtleckstrom verringert und ein Durchgriff verhindert wird.
  • 6A bis 6F sind Querschnittsansichten, die ein Verfahren zur Herstellung des in 5 gezeigten MOS-Transistors der Halbleitervorrichtung darstellen.
  • Nach dem sequentiellen Ausbilden einer Oxidschicht 202 und einer Maskenschicht auf dem Halbleitersubstrat 200 wird gemäß 6A die Maskenschicht unter Verwendung eines photolithographischen Verfahrens gemustert, um Maskenschichtmuster 204 zum Öffnen eines Abschnitts eines Kanalbereichs eines Transistors auszubil den. Vorzugsweise enthält die Maskenschicht ein Material mit einer Ätzselektivität bezüglich der Oxidschicht, z.B. ein Nitrid.
  • Gemäß 6B wird ein Material mit einer ähnlichen Ätzrate wie der des Materials der Maskenschicht (z.B. Nitrid) auf der gesamten Oberfläche des Substrats 200 einschließlich der Maskenschichtmuster 204 abgeschieden. Anschließend wird es anisotrop geätzt, um Spacer 206 auf den Seitenwänden der Maskenschichtmuster 204 auszubilden.
  • Gemäß 6C wird das Substrat 200 unter Verwendung der Maskenschichtmuster 204 und der Spacer 206 als eine Ätzmaske anisotrop bis zu einer vorbestimmten Tiefe geätzt, wodurch ein Graben 208 ausgebildet wird. Vorzugsweise wird der Graben 208 derart ausgebildet, daß die Abmessung des Grabens 208 in der Längsrichtung einer Gate-Elektrode 214 in 5 (d.h. entlang der Achse rechtwinklig zur Figurenebene der 5) weniger beträgt, als die Länge der Gate-Elektrode. Ferner weist der Graben 208 eine größere Tiefe auf, als die der Source- und Drain-Bereiche. Beispielsweise beträgt bei einem MOS-Transistor, bei dem die Länge der Gate-Elektrode weniger als 100nm beträgt, die Breite des Grabens 208 ungefähr 20 bis 30nm und eine Tiefe von ungefähr 0,2μm.
  • Gemäß 6D wird eine dotierte Siliziumschicht durch ein selektives epitaktisches Aufwachsverfahren unter Verwendung von den durch den Graben 208 freigelegten Siliziumatomen des Substrats 200 als Keime aufgewachsen, wodurch eine stark dotierte Schicht 210 ausgebildet wird, die den Graben 208 auffüllt. Falls beispielsweise der Graben 208 eine Breite von ungefähr 20 bis 30nm und eine Tiefe von 0,2μm aufweist, weist die dotierte Siliziumepitaxieschicht eine Dicke von ungefähr 200 bis 300Å auf.
  • Die stark dotierte Schicht 210 stellt die Schwellwertspannung (V,) des Transistors ein und verhindert einen Durchgriff zwischen den Source- und Drain-Bereichen. Bei dem herkömmlichen Verfahren wird der Vt-Einstellbereich und der Durchgriffssperrbereich individuell durch die Vt-Einstellungsimplantation und die Durchgriffssperrim plantation ausgebildet. Bei der vorliegenden Ausführungsform werden die zwei Effekte der Vt-Einstellung und der Durchgriffsprävention gleichzeitig aufgrund der stark dotierten Schicht 210 erzielt, die durch ein selektives epitaktisches Aufwachsverfahren ausgebildet wird. Hierbei wird die Schwellwertspannung durch ein Optimieren der Dicke und der Dotierkonzentration der dotierten Schicht 210 eingestellt.
  • Als nächstes wird die dotierte Schicht 210, die aus dem Substrat 200 hervorragt, durch ein chemisch mechanisches Einebnungsverfahren (CMP-Verfahren) entfernt, was zu der in 6E gezeigten Struktur führt. Alternativ kann dieser Verfahrensschritt auch ausgelassen werden.
  • Darauffolgend werden die Maskenschichtmuster 204, die Spacer 206 und die Oxidschicht 202 sequentiell entfernt, was zu der in 6 gezeigten Struktur führt.
  • Wie in 5 gezeigt, wird danach eine Gate-Isolationsschicht 212 einschließlich eines Oxids, eine Gate-Elektrode 214 und eine Gate-Abdeckschicht 216 sequentiell auf der dotierten Schicht 210 und dem Substrat 200 ausgebildet. Auf der gesamten Oberfläche des Substrats 200, auf welcher die Gate-Elektrode 214 ausgebildet ist, werden Störstellen mit einer niedrigeren Konzentration (z.B. Störstellen vom n-Typ) ionenimplantiert, um einen leicht dotierten Source-Bereich 218 und Drain-Bereich 219 (LDD-Bereiche) auszubilden.
  • Eine Isolationsschicht, etwa ein Oxid oder ein Nitrid, werden auf der gesamten Oberfläche der resultierenden Struktur abgeschieden und zum Ausbilden von Gate-Spacern an den Seitenwänden der Gate-Elektrode 214 anisotrop weggeätzt. Als nächstes wird ein stark dotierter Source-Bereich 222 und Drain-Bereich 223 durch ein Ionenimplantationsverfahren in dem Substrat 200 zu beiden Seiten der Gate-Spacer 220 ausgebildet, wodurch der MOS-Transistor vollständig ausgebildet ist.
  • 7 zeigt eine Querschnittsansicht einer Speicherzelle einer Halbleitervorrichtung in Übereinstimmung mit einer weiteren anderen Ausführungsform der vorliegenden Erfindung.
  • Gemäß 7 werden zwei Gräben 302 in einem aktiven Bereich eines Halbleitersubstrats 300 ausgebildet, das in einem aktiven Bereich und einen Isolationsbereich 301 aufgeteilt ist. Jeder der Gräben 302 ist in einem Kanalbereich des Transistors angeordnet und ist derart ausgebildet, daß die Abmessung des Grabens in der Längsrichtung der Gate-Elektrode geringer ist als die Länge der Gate-Elektrode.
  • Wie in 7 gezeigt, wird der Isolationsbereich 301 so ausgebildet, daß er bei dieser Ausführungsform eine schmale Grabenisolationsstruktur besitzt. Jedoch kann der Isolationsbereich 301 ebenso ausgebildet sein, daß er eine LOCOS-Struktur (LOCal Oxidation of Silicon) besitzt, ohne den Umfang der vorliegenden Erfindung zu beschränken.
  • Jeder der Gräben 302 ist mit einer stark dotierten Schicht 304 aufgefüllt. Vorzugsweise ist die stark dotiere Schicht 304 eine dotierte Siliziumepitaxieschicht.
  • Eine Gate-Isolationsschicht 306 ist auf der dotierten Schicht 304 und dem Substrat 300 ausgebildet. Zwei Gate-Elektroden 312 sind auf der Gate-Isolationsschicht 306 korrespondierend zu jedem der Gräben 304 ausgebildet. Vorzugsweise ist jede der Gate-Elektroden 312 so ausgebildet, daß sie eine Polyzid-Struktur, bestehend aus einer störstellendotierten Polysiliziumschicht 208 und einer Metallsilizidschicht 310, die schichtweise darauf aufgebracht ist, aufweist.
  • Nitrid-Gate-Abdeckschichten 314 sind auf jeder der Gate-Elektroden 312 ausgebildet. Nitrid-Gate-Spacer 320 sind auf den Seitenwänden jeder Gate-Elektrode 312 ausgebildet.
  • Ein erster Störstellenbereich (z.B. Source-Bereich) 316 und ein zweiter Störstellenbereich (z.B. Drain-Bereich) 318 sind in dem Substrat 300 zu beiden Seiten jeder Gate-Elektrode 312 ausgebildet. Hierbei ist ein Drain-Bereich 318 zwischen zwei Gate-Elektroden 312 ausgebildet.
  • Obgleich nicht gezeigt, kann ferner ein Kondensator auf den Source-Bereich 316 ausgebildet sein, um einen elektrischen Kontakt mit dem Source-Bereich 316 über ein Kondensatorkontatkloch herzustellen. Eine Bitleitung ist auf dem Drain-Bereich 318 ausgebildet, um den Drain-Bereich 318 über ein Bitleitungskontaktloch damit elektrisch zu verbinden.
  • Gemäß der vorliegenden Erfindung ist die stark dotierte Schicht 304, die den Graben 302 auffüllt, vertikal in dem Grabenbereich des Transistors ausgebildet und trennt den Source-Bereich 316 vollständig von dem Drain-Bereich 318. Somit ist das elektrische Feld des p-n-Übergangs geschwächt, was den Sperrschichtleckstrom verringert und die Auffrischung (refresh) verbessert. Uberdies wird ein Durchgriff zwischen den Source-Bereichen 316 und den Drain-Bereichen 318 aufgrund der stark dotierten Schicht 304 verhindert.
  • 8A bis 8D sind Querschnittsansichten, die ein Verfahren zur Herstellung der in 7 gezeigten Speicherzelle der Halbleitervorrichtung darstellen.
  • Gemäß 8A wird ein Halbleitersubstrat 300 einem Isolationsverfahren unterzogen, wodurch Isolationsbereiche 301 ausgebildet werden. Vorzugsweise ist das Isolationsverfahren ein schmales Grabenisolationsverfahren (shallow trench isolation = STI). Genauer gesagt wird eine Kontaktstellenoxidschicht (nicht gezeigt), eine Nitridschicht (nicht gezeigt) und eine erste CVD-Oxidschicht (nicht gezeigt) sequentiell auf dem Substrat 300 aufgebracht. Die erste CVD-Oxidschicht und die Nitridschicht werden mittels eines photolithographischen Verfahrens zum Ausbilden eines Maskenschichtmusters gemustert. Als nächstes wird das Substrat 300 unter Verwendung des Maskenschichtmusters als eine Atzmaske bis zu einer vorbestimmten Tiefe geätzt, um Isolationsgräben auszubilden. Eine zweite CVD-Oxidschicht (high density plasma oxide (HDP-Oxid)) wird bis zu einer Dicke abgeschieden, die ausreichend ist, um die Isolationsgräben aufzufüllen. Anschließend wird die zweite CVD-Oxidschicht bis zu der Oberfläche der Nitridschicht durch ein Rückätzverfahren oder ein CMP-Verfahren entfernt. Zu dieser Zeit wird ebenso die erste CVD-Schicht des Maskenschichtmusters entfernt. Die Nitridschicht und die Kontaktstellenoxidschicht werden durch Naßätzen sequentiell entfernt, um schmale Grabenisolationsbereiche 301 auszubilden.
  • Nach dem sequentiellen Ausbilden einer Oxidschicht 330 und einer Maskenschicht auf einem Halbleitersubstrat 300 und den Isolationsbereichen 301 wird anschließend die Maskenschicht mittels eines photolithographischen Verfahrens gemustert, um Maskenschichtmuster 332 zum Öffnen eines Abschnitts eines Kanalbereichs des Zelltransistors auszubilden. Vorzugsweise besteht die Maskenschicht aus einem Material mit einer Ätzselektivität bezüglich der Oxidschicht (z.B. einem Nitrid).
  • Gemäß 8B wird ein Material mit einer ähnlichen Atzrate, wie der des Materials, das die Maskenschicht bildet (z.B. Nitrid) auf der gesamten Oberfläche des Substrats 300 einschließlich der Maskenschichtmuster 332 abgeschieden. Anschließend wird es zum Ausbilden von Spacern 334 an den Seitenwänden der Maskenschichtmuster 332 anisotrop geätzt.
  • Als nächstes wird das Substrat 300 unter Verwendung der Maskenschichtmuster 332 und der Spacer 334 als eine Ätzmaske anisotrop bis zu einer vorbestimmten Tiefe geätzt, um Gräben 302 in dem Kanalbereichen jedes Transistors auszubilden. Vorzugsweise besitzt der Graben 302 eine Breite, die schmäler ist, als die Länge der Gate-Elektrode und eine Tiefe, die größer ist, als die der Source/Drain-Bereiche und beispielsweise wird bei dem MOS-Transistor, bei dem die Länge der Gate-Elektrode weniger als 100nm beträgt, der Graben 302 mit einer Breite von ungefähr 20 bis 30nm und einer Tiefe von ungefähr 0,2μm ausgebildet.
  • Gemäß 8C läßt man eine dotierte Siliziumschicht durch ein selektives Epitaxieaufwachsverfahren unter Verwendung von durch die Gräben 302 freigelegten Siliziumatomen des Substrats 300 als Keime aufwachsen, wodurch stark dotierte Schichten 304 ausgebildet werden, die die Gräben 302 auffüllen. Falls beispielsweise der Graben 302 eine Breite von ungefähr 20 bis 30nm und eine Tiefe von ungefähr 0,2μm aufweist, wird die dotierte Siliziumepitaxieschicht bis zu einer Dicke von ungefähr 200 bis 300! ausgebildet.
  • Als nächstes wird die dotierte Schicht 304, die aus dem Substrat 300 herausragt, durch ein chemisch mechanisches Einebnungsverfahren (CMP-Verfahren) entfernt. Al-ternativ kann dieser Verfahrensschritt auch weggelassen werden.
  • Als nächstes werden die Maskenschichtmuster 332 und die Spacer 334 durch ein Naßätzverfahren unter Verwendung eines Nitrid-Ätzmittels, wie etwa Phosphorsäure, entfernt, was zu der Struktur in 8D führt. Nach einem Entfernen der Oxidschicht 330 durch ein Naßätzverfahren unter Verwendung eines Oxid-Ätzmittels wird eine Oxid-Gate-Isolationsschicht 306 auf den dotierten Schichten 304 und dem Substrat 300 durch ein thermisches Oxidationsverfahren ausgebildet.
  • Wie in 7 gezeigt, werden danach eine störstellendotierte Polysiliziumschicht 308, eine Metallsilizidschicht 310 und eine Gate-Abdeckschicht 314, die aus Nitrat besteht, sequentiell auf der Gate-Isolationsschicht 306 ausgebildet. Durch ein photolithographisches Verfahren werden die Gate-Abdeckschichten 314, die Metallsilizidschicht 310 und die Polysiliziumschicht 308 zum Ausbilden von Gate-Elektroden 312 mit einer Polyzid-Struktur gemustert.
  • Störstellen (z.B. Störstellen vom n-Typ) werden mit einer niedrigen Konzentration auf der gesamten Oberfläche des Substrats 300, auf welchem die Gate-Elektroden 312 ausgebildet sind, innenimplantiert, wodurch leicht dotierte Source-Bereiche 316 und Drain-Bereiche 318 ausgebildet werden. Als nächstes wird eine Isolationsschicht, die beispielsweise aus Nitrid besteht, auf der gesamten Oberfläche der resultierenden Struktur abgeschieden und zum Ausbilden von Gate-Spacern 320 auf den Seitenwänden der Gate-Elektroden 312 anisotrop geätzt. Durch ein Ionenimplantationsverfahren werden stark dotierte Source- und Drain-Bereiche (nicht gezeigt) des NMOS-Transistor in dem peripheren Schaltungsbereich ausgebildet, nicht jedoch in den Speicherzellenbereich.
  • Gemäß der oben beschriebenen Ausführungsform wird die stark dotierte Schicht lokal auf der Innenwand des Grabens, der in einem aktiven Bereich zwischen zwei Gate-Elektroden angeordnet ist, ausgebildet. Alternativ ist der Graben, der die stark dotierte Schicht enthält, direkt unterhalb des Kanalbereichs ausgebildet.
  • Die stark dotierte Schicht optimiert die Dotierungskonzentration des Kanalbereichs, um die Schwellwertspannung einzustellen. Sie verringert ebenso die Tendenz der Verarmungsschicht, sich in den Kanalbereich hin auszuweiten, was die Durchgriffsspannung erhöht. Da darüber hinaus die stark dotierte Schicht in dem Graben lokal ausgebildet ist, sind die Source-Bereiche und die Drain-Bereiche von der stark dotierten Schicht vollständig getrennt, wodurch das elektrische Feld des p-n-Übergangs geschwächt wird. Demzufolge ist die Source/Drain-Übergangskapazität verringert und der Sperrschichtleckstrom ist erniedrigt, wodurch der Refresh-Betrieb verbessert wird.
  • Zur Wiederholung: Ausführungsformen der vorliegenden Erfindung sehen eine Halbleitervorrichtung vor, die einen Durchgriff zwischen den Source- und Drain-Bereichen eines Transistors verhindert, während der Refresh-Betrieb einer Speicherzelle verbessert wird. Ausführungsformen der Erfindung sehen ebenso ein Verfahren zur Herstellung einer derartigen Halbleitervorrichtung vor.
  • Einige Ausführungsformen der Erfindung enthalten ein Halbleitersubstrat, in welchen ein Graben ausgebildet ist; eine dotierte Schicht ist an Innenwänden des Grabens ausgebildet; eine erste Halbleiterschicht füllt den Graben auf; eine Gate-Isolationsschicht ist auf der ersten Halbleiterschicht und dem Substrat ausgebildet; zwei Gate-Elektroden sind auf der Gate-Isolationsschicht derart ausgebildet, daß der Graben zwi schen den zwei Gate-Elektroden angeordnet ist; und erste und zweite Störstellenbereiche sind in dem Substrat zu beiden Seiten jeder Gate-Elektrode ausgebildet.
  • Gemäß bevorzugten Ausführungsformen der Erfindung enthält die dotierte Schicht eine dotierte Siliziumepitaxieschicht. Alternativ kann die dotierte Schicht mittels eines Delta-Dotierverfahrens oder eines Ionenimplantationsverfahrens ausgebildet sein.
  • Andere Ausführungsformen der Erfindung enthalten eine Halbleitersubstrat, in welchem ein Graben ausgebildet ist; eine dotierte Schicht, die den Graben auffüllt; eine Gate-Isolationsschicht, die auf der dotierten Schicht und dem Substrat ausgebildet ist; eine Gate-Elektrode, die auf der Gate-Isolationsschicht ausgebildet ist; und Source- und Drain-Bereiche, die in dem Substrat zu beiden Seiten der Gate-Elektrode ausgebildet sind.
  • Bei bevorzugten Ausführungsformen ist der Graben in einem Kanalbereich zwischen dem Source-Bereich und dem Drain-Bereich angeordnet. Die dotierte Schicht enthält eine dotierte Siliziumepitaxieschicht.
  • Weiter andere Ausführungsformen der Erfindung enthalten ein Halbleitersubstrat, in welchem zwei Gräben ausgebildet sind; dotierte Schichten, die jeden der Gräben auffüllen; eine Gate-Isolationsschicht, die auf den dotierten Schichten und dem Substrat ausgebildet ist; zwei Gate-Elektroden, die auf der Gate-Isolationsschicht derart ausgebildet sind, daß sie mit jedem der Gräben korrespondieren; und erste und zweite Störstellenbereiche, die auf dem Substrat auf beiden Seiten jeder Gate-Elektrode ausgebildet sind.
  • Andere Ausführungsformen der Erfindung sehen ein Verfahren zur Herstellung einer Halbleitervorrichtung vor, das die Verfahrensschritte enthält: Ausbilden eines Grabens in dem Halbleitersubstrat; Ausbilden einer dotierten Schicht auf der Innenwand des Grabens; Auffüllen des Grabens mit einer ersten Halbleiterschicht; Ausbilden einer Gate-Isolationsschicht auf der ersten Halbleiterschicht und dem Substrat; Ausbilden von zwei Gate-Elektroden auf der Gate-Isolationsschicht derart, daß der Graben zwischen den zwei Elektroden angeordnet ist; und Ausbilden von Source/Drain-Bereichen in dem Substrat auf beiden Seiten jeder Gate-Elektrode.
  • Weitere Ausführungsformen der Erfindung sehen ein Verfahren zum Herstellen einer Halbleitervorrichtung vor, das die Verfahrensschritte enthält: Ausbilden eines Grabens in einem Halbleitersubstrat; Auffüllen des Grabens mit einer dotierten Schicht; Ausbilden einer Gate-Isolationsschicht auf der dotierten Schicht und dem Substrat; Ausbilden einer Gate-Elektrode auf der Gate-Isolationsschicht und Ausbilden von Source- und Drain-Bereichen in dem Substrat auf beiden Seiten der Gate-Elektrode.
  • Eine wiederum andere Ausführungsform der vorliegenden Erfindung sieht ein Verfahren zum Herstellen einer Halbleitervorrichtung vor, das die Verfahrensschritte enthält: Ausbilden von zwei Gräben in einem Halbleitersubstrat; Auffüllen jedes Grabens mit dotierten Schichten; Ausbilden einer Gate-Isolationsschicht auf den dotierten Schichten und dem Substrat; Ausbilden von zwei Gate-Elektroden auf der Gate-Isolationsschicht derart, daß sie mit jedem Graben korrespondieren; und Ausbilden von ersten und zweiten Störstellenbereichen in dem Substrat auf beiden Seiten der Gate-Elektrode.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung wird die stark dotierte Schicht auf der Innenwand des Grabens, der in einem aktiven Bereich zwischen zwei Gate-Elektroden ausgebildet ist, lokal ausgebildet. Alternativ ist der mit der stark dotierten Schicht aufgefüllte Graben direkt unterhalb des Kanalbereichs ausgebildet. Es wird bevorzugt, daß die dotierte Schicht durch ein epitaktisches Aufwachsen derart ausgebildet ist, daß sie lokal direkt unterhalb des Kanalbereichs ohne seitlicher Erstreckung lokal ausgebildet ist.
  • Die stark dotierte Schicht spielt beim Optimieren der Dotierkonzentration des Kanalbereichs zum Einstellen der Schwellwertspannung eine Rolle. Ebenso verringert sie die Ausweitung der Verarmungsschicht in den Kanalbereich hinein, wodurch die Durchgriffsspannung vergrößert wird. Da darüber hinaus die stark dotierte Schicht in dem Graben lokal ausgebildet ist, sind die Source- und Drain-Bereiche von der stark dotierten Schicht vollständig getrennt, wodurch das elektrische Feld des p-n-Übergangs geschwächt ist. Dementsprechend ist die Source-Drain-Übergangskapazität verringert und der Sperrschichtleckstrom ist erniedrigt, was den Refresh-Betrieb verbessert. Ausführungsformen der Erfindung können auf alle Arten von NMOS-Vorrichtungen und PMOS-Vorrichtungen angewendet werden.
  • Obwohl zahlreiche Ausführungsformen der Erfindung beschrieben worden sind, ist es offensichtlich, daß die Erfindung nicht lediglich auf die hier beschriebenen Ausführungsformen beschränkt sein soll. Zahlreiche Veränderungen und Modifikationen können durch den Fachmann vorgenommen werden, die weiterhin in den Umfang der Erfindung der im folgenden beansprucht ist, fallen.

Claims (38)

  1. Halbleitervorrichtung aufweisend: ein Halbleitersubstrat, in welchem ein Graben ausgebildet ist; eine dotierte Schicht, die an den Innenwänden des Grabens ausgebildet ist; eine erste Halbleiterschicht, die den Graben auffüllt; eine Gate-Isolationsschicht, die auf der ersten Halbleiterschicht und dem Substrat ausgebildet ist; zwei Gate-Elektroden, die auf der Gate-Isolationsschicht derart ausgebildet sind, daß der Graben zwischen den Gate-Elektroden angeordnet ist; und erste und zweite Störstellenbereiche, die in dem Substrat zu beiden Seiten jeder der beiden Elektroden ausgebildet sind.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Graben eine Breite aufweist, die breiter als der aktive Bereich ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die dotierte Schicht eine dotierte Siliziumepitaxieschicht aufweist.
  4. Halbleitervorrichtung nach Anspruch 1, wobei die dotierte Schicht durch ein Ionenimplantationsverfahren ausgebildet ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei die dotierte Schicht durch ein Delta-Dotierverfahren ausgebildet ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei die erste Halbleiterschicht mit der Oberfläche des Substrats planarisiert ist.
  7. Halbleitervorrichtung nach Anspruch 1, wobei die erste Halbleiterschicht eine undotierte Siliziumepitaxieschicht aufweist.
  8. Halbleitervorrichtung nach Anspruch 1, die ferner eine zweite Halbleiterschicht aufweist, die zwischen der Gate-Isolationsschicht und der ersten Halbleiterschicht und zwischen der Gate-Isolationsschicht und dem Substrat ausgebildet ist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die zweite Halbleiterschicht eine undotierte Siliziumepitaxieschicht aufweist.
  10. Halbleitervorrichtung nach Anspruch 8, wobei die zweite Halbleiterschicht eine Dicke aufweist, die verhindert, daß Störstellen der dotierten Schicht in die Gate-Isolationsschicht eindringen.
  11. Halbleitervorrichtung nach Anspruch 1, wobei jede der zwei Gate-Elektroden einen Abschnitt des Grabens überlappt.
  12. Halbleitervorrichtung aufweisend: ein Halbleitersubstrat, in welchem ein Graben ausgebildet ist; eine dotierte Schicht, die den Graben auffüllt; eine Gate-Isolationsschicht, die auf der dotierten Schicht und dem Substrat ausgebildet ist; eine Gate-Elektrode, die auf der Gate-Isolationsschicht ausgebildet ist; und einen Source- und Drain-Bereich, der in dem Substrat auf den jeweiligen Seiten der Gate-Elektrode ausgebildet ist.
  13. Halbleitervorrichtung nach Anspruch 12, wobei der Graben in einem Kanalbereich zwischen dem Source-Bereich und dem Drain-Bereich ausgebildet ist.
  14. Halbleitervorrichtung nach Anspruch 12, wobei die dotierte Schicht mit der Oberfläche des Substrats planarisiert ist.
  15. Halbleitervorrichtung nach Anspruch 12, wobei die dotierte Schicht eine dotierte Siliziumepitaxieschicht aufweist.
  16. Halbleitervorrichtung aufweisend: ein Halbleitersubstrat, in welchem zwei Gräben ausgebildet sind; eine dotierte Schicht, die die zwei Gräben auffüllt; eine Gate-Isolationsschicht, die auf der dotierten Schicht und dem Substrat ausgebildet ist; zwei Gate-Elektroden, die mit zwei Gräben korrespondieren, und die auf der Gate-Isolationsschicht ausgebildet sind; ein erster Störstellenbereich, der in dem Substrat auf jeweils einer ersten Seite der zwei Gate-Elektroden ausgebildet gibt; und ein zweiter Störstellenbereich, der in dem Substrat auf jeweils einer zweiten Seite der zwei Gate-Elektroden ausgebildet ist.
  17. Halbleitervorrichtung nach Anspruch 16, wobei die dotierte Schicht eine dotierte Siliziumepitaxieschicht aufweist.
  18. Verfahren zur Herstellung einer Halbleitervorrichtung aufweisend: Ausbilden eines Grabens in einem aktiven Bereich eines Halbleitersubstrats; Ausbilden einer dotierten Schicht auf einer Innenwand des Grabens; Auffüllen des Grabens mit einer ersten Halbleiterschicht; Ausbilden einer Gate-Isolationsschicht auf der ersten Halbleiterschicht und dem Substrat; Ausbilden von zwei Gate-Elektroden auf der Gate-Isolationsschicht derart, daß der Graben zwischen den zwei Gate-Elektroden angeordnet ist; und Ausbilden eines Source- und Drain-Bereichs in dem Substrat auf jeweiligen Seiten jeder der zwei Gate-Elektroden.
  19. Verfahren nach Anspruch 18, wobei ein Ausbilden eines Grabens ein Ausbilden eines Grabens aufweist, der eine Breite besitzt, die breiter als der aktive Bereich ist.
  20. Verfahren nach Anspruch 18, wobei ein Ausbilden der dotierten Schicht ein Ausbilden einer dotierten Siliziumepitaxieschicht aufweist.
  21. Verfahren nach Anspruch 18, wobei ein Ausbilden einer dotierten Schicht ein Ionenimplantationsverfahren aufweist;
  22. Verfahren nach Anspruch 18, wobei ein Ausbilden einer dotierten Schicht ein Delta-Dotierverfahren aufweist.
  23. Verfahren nach Anspruch 18, das ferner ein Planarisieren der ersten Halbleiterschicht mit der Oberfläche des Substrats aufweist, nachdem der Graben mit der ersten Halbleiterschicht aufgefüllt worden ist.
  24. Verfahren nach Anspruch 18, wobei die erste Halbleiterschicht eine undotierte Siliziumepitaxieschicht aufweist.
  25. Verfahren nach Anspruch 18, die ferner ein Ausbilden einer zweiten Halbleiterschicht auf der ersten Halbleiterschicht und dem Substrat aufweist, bevor die Gate-Isolationsschicht ausgebildet wird.
  26. Verfahren nach Anspruch 25, wobei die zweite Halbleiterschicht eine undotierte Siliziumepitaxieschicht aufweist.
  27. Verfahren nach Anspruch 25, wobei die zweite Halbleiterschicht eine Dicke aufweist, die verhindert, daß Störstellen der dotierten Schicht in die Gate-Isolationsschicht eindringen.
  28. Verfahren nach Anspruch 18, das ferner ein Ausbilden eines den aktiven Bereich umgebenden Isolationsbereich auf dem Substrat aufweist, bevor die Gate-Isolationsschicht ausgebildet wird.
  29. Verfahren nach Anspruch 18, das ferner ein Ausbilden eines den aktiven Bereich umgebenden Isolationsbereich auf dem Substrat aufweist, bevor der Graben ausgebildet wird.
  30. Verfahren nach Anspruch 18, wobei ein Ausbilden der Gate-Elektrode ein Ausbilden einer Gate-Elektrode aufweist, die einen Abschnitt des Grabens überlappt.
  31. Verfahren zur Herstellung einer Halbleitervorrichtung aufweisend: Ausbilden eines Grabens in einem Halbleitersubstrat; Auffüllen des Grabens mit einer dotierten Schicht; Ausbilden einer Gate-Isolationsschicht auf der dotierten Schicht und dem Substrat; Ausbilden einer Gate-Elektrode auf der Gate-Isolationsschicht; und Ausbilden eines Source- und Drain-Bereichs in dem Substrat zu beiden Seiten der Gate-Elektrode.
  32. Verfahren nach Anspruch 31, wobei ein Ausbilden eines Grabens ein Ausbilden eines Grabens in einem Kanalbereich zwischen dem Source-Bereich und dem Drain-Bereich aufweist.
  33. Verfahren nach Anspruch 31, wobei ein Ausbilden eines Grabens aufweist: Ausbilden eines Maskenschichtmusters auf dem Halbleitersubstrat; Ausbilden von Spacern auf den Seitenwänden des Maskenschichtmusters; und Ätzen des Substrats unter Verwendung des Maskenschichtmusters und der Spacer als eine Ätzmaske.
  34. Verfahren nach Anspruch 33, das ferner ein Entfernen des Maskenschichtmusters und der Spacer nach einem Auffüllen des Grabens aufweist.
  35. Verfahren nach Anspruch 31, das ferner ein Planarisieren der dotierten Schicht mit der Oberfläche des Substrats nach einem Auffüllen des Grabens aufweist.
  36. Verfahren nach Anspruch 31, wobei die dotierte Schicht eine dotierte Siliziumepitaxieschicht aufweist.
  37. Verfahren zum Herstellen einer Halbleitervorrichtung aufweisend: Ausbilden von zwei Gräben in einem Halbleitersubstrat; Auffüllen jedes Grabens mit einer dotierten Schicht; Ausbilden einer Gate-Isolationsschicht auf der dotierten Schicht und dem Substrat; Ausbilden von zwei Gate-Elektroden auf der Gate-Isolationsschicht korrespondierend zu den Gräben; und Ausbilden von ersten und zweiten Störstellenbereichen in dem Substrat jeweils zu beiden Seiten der zwei Gate-Elektrode.
  38. Verfahren nach Anspruch 37, wobei ein Auffüllen der Gräben mit einer dotierten Schicht ein Auffüllen der Gräben mit einer dotierten Siliziumepitaxieschicht aufweist.
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