CN1476104A - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 119
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 102
- 239000012535 impurity Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 59
- 238000009413 insulation Methods 0.000 claims description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 28
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- 239000010703 silicon Substances 0.000 claims description 27
- 230000008569 process Effects 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 17
- 238000005192 partition Methods 0.000 claims description 17
- 238000011049 filling Methods 0.000 claims description 16
- 239000012212 insulator Substances 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 9
- 238000002156 mixing Methods 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 11
- 108091006146 Channels Proteins 0.000 description 27
- 210000004027 cell Anatomy 0.000 description 26
- 150000004767 nitrides Chemical class 0.000 description 26
- 239000011248 coating agent Substances 0.000 description 20
- 238000000576 coating method Methods 0.000 description 20
- 239000002184 metal Substances 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000000407 epitaxy Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 206010010144 Completed suicide Diseases 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000011856 silicon-based particle Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 210000003850 cellular structure Anatomy 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000007888 film coating Substances 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Images
Classifications
-
- H01L29/66651—
-
- H01L29/1041—
-
- H01L29/1045—
-
- H01L29/105—
-
- H01L29/1083—
-
- H01L29/66537—
-
- H01L29/78—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H01L29/66553—
Landscapes
- Chemical & Material Sciences (AREA)
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
公开了一种半导体器件及其制造方法。在半导体衬底的有源区中形成沟槽；在沟槽的内壁上形成掺杂层。用第一半导体层填充沟槽。在第一半导体层和衬底上形成栅绝缘层。在栅极绝缘层上形成两个栅电极以便沟槽位于两个栅电极之间；在每个栅电极两侧的衬底中形成第一和第二杂质区。由于掺杂层局部地形成在沟槽区中，因此源区和漏区与重掺杂层完全隔开，以削弱pn结的电场，由此提高刷新和防止源区和漏区之间穿通。
Description
相关申请的交叉引用
本申请要求申请日为2002年7月4日的韩国专利申请No.2002-38708的优先权，在此引入其全部内容作为参考。
技术领域
本公开涉及半导体器件及其制造方法。更具体，该公开涉及能阻止晶体管的源区和漏区之间的“穿通”现象、提高存储单元的刷新性能的半导体器件及其制造方法。
背景技术
图1是常规MOS晶体管的剖视图。参考图1，MOS晶体管包括层叠在半导体衬底1上的栅电极3，半导体衬底1具有插入栅电极3和半导体衬底1之间的栅氧化层2，形成在衬底1的表面部分上、邻近栅电极3的每一侧的源区4和漏区5。
源区4提供载流子例如电子或空穴，且在漏区5被除去。栅电极3起形成表面反相层，例如，在源区4和漏区5之间延伸的沟道的作用。
当随半器件的集成度增加，MOS晶体管比例减小时，栅电极长度的减小比工作电压的减小更引人注目。随着栅长度的比例减小，源区/漏区对MOS晶体管的沟道区中的电场或电位的影响值得考虑。该影响称为“短沟道效应”，且阈值电压的降低是该现象的典型结果。这是因为沟道区大大地受耗尽电荷、电场、源区/漏区的电位分布以及栅电极影响。
除减小阈值电压之外，源区和漏区之间穿通是伴随短沟道效应的另一个严重的问题。
在图1的MOS晶体管中，漏区耗尽层7被加宽，与漏电压的增加成正比，以致漏区耗尽层7接近源区4。因此，当栅电极3的长度减小时，漏区耗尽层7和源区耗尽层6彼此完全连接。漏区的电场最终可以穿过源区4，且由此减小源结的电势垒。当这些发生时，源区4中拥有充分能量克服势垒的少校载流子的数目增加。因此，大电流从源区4流向漏区5。这种效应叫作“穿通”现象。当穿通发生时，漏电流不饱和，但是朝着饱和区迅速地增加。
在普通MOS晶体管技术中，执行阈值电压(Vt)调整，以便确保希望的阈值电压。阈值调整是注入工序。例如，在NMOS晶体管中离子注入p型杂质如硼(B)。
当短沟道MOS晶体管中的漏电压相对较小时，漏区耗尽层不与源区直接接触。但是，衬底表面被栅电极耗尽到一定程度，由此使接近源区的势垒的高度变化。这些称为“表面穿通”。阈值调整工序增加衬底和栅氧化层之间的界面的掺杂浓度，由此抑制表面穿通以及调整阈值电压。
由此，当栅长度的比例减小时，在高掺杂浓度执行阈值调整工序以抑制穿通。典型地，因为杂质应用于衬底的整个表面，所以使源区和漏区与重掺杂的阈值调整区接触。因此，在NMOS晶体管中，使N型源区和漏区与p+区(即，阈值调整区)接触以在p-n结上施加高电场，由此增加结漏电流。
在动态随机存取存储(DRAM)器中，其中由一个晶体管和一个电容单元构成单位存储单元，“刷新”操作(即，用于再充电数据电荷的数据还原操作)是必要的，因为由于额外的漏电流，因此减少电容器的数据电荷。一般，单元晶体管是NMOS晶体管。因此，当执行高剂量阈值调整注入时，由于N型源区/漏区与p+区(即，阈值调整区)接触的p-n结处的高电场，因此使结漏电流增加。这些导致刷新操作退化。
美国专利No.5963811公开了一种形成重掺杂抗穿通区的方法，在执行阈值调整之后，通过另外的离子注入工艺，在源区和漏区以及单元区之间的界面中形成重掺杂抗穿通区。美国专利No.5484743，5489543和6285061公开了在栅电极下面直接局部地形成抗穿通区的方法。
但是，在这些方法中，由于由离子注入引起横向凸出范围(Rp)的分布(profile)，抗穿通区延伸到源区和漏区。由此，大电场施加到N型源区和漏区以及p型沟道区彼此接触的区域，产生增加的结漏电流和刷新操作的退化。
而且，日本专利特许公开No.9-045904公开了一种形成用于防止沟道区下面穿通的隔离物的方法。隔离物由绝缘体形成或由其他通过用导体填充绝缘体的内部形成，在使用由绝缘体构成隔离物的情况下，当漏区耗尽层接触隔离物时，耗尽层的电流通路穿透到源侧，由此产生穿通。通过用导体填充绝缘体的内部形成隔离物的方法可以防止该问题，但是需要的制造工艺复杂。
发明内容
本发明的实施例解决前述问题。本发明的一些实施例提供一种能防止晶体管的源区和漏区之间穿通、同时还提高存储单元的刷新操作的半导体器件。本发明的其他实施例提供制造能防止晶体管的源区和漏区之间穿通、同时提高存储单元的刷新操作的半导体器件的方法。本发明的实施例可以应用于各种类型的PMOS和NMOS器件。
附图说明
通过参考下面的详细说明，同时结合附图，将更容易理解本发明的上述及其他目的，其中：
图1是常规MOS晶体管的剖视图；
图2是根据本发明的实施例的半导体器件的存储单元的平面图。
图3是沿图2的线A-A′的半导体器件的存储单元的剖视图。
图4A至4F是说明图3所示的半导体器件的存储单元的制造方法的剖视图。
图5是根据本发明的另一实施例的半导体器件的存储单元的剖视图pf。
图6A至6F是说明图5所示的半导体器件的MOS晶体管的制造方法的剖视图。
图7是根据本发明的又一个实施例的半导体器件的存储单元的剖视图。
图8A至8D是说明图7所示的半导体器件的存储单元的制造方法的剖视图。
具体实施方式
下面，参考附图详细附图描述本发明的实施例。在下面的附图中，同样的数字指相同的元件。
图2是根据本发明的实施例的半导体器件的存储单元的平面图。图3是沿图2的线A-A′的存储单元的剖视图。
参考图2和图3，在分为隔离区101和有源区102的半导体衬底100的有源区102中形成沟槽110。优选地，形成沟槽110以具有比有源区102宽的宽度(w)。尽管在图3的实施例中形成具有浅沟槽隔离结构的隔离区101，但是隔离区101可以形成具有LOCOS型结构，不限制本发明。
沿沟槽110的内壁局部地形成用于调整阈值电压和防止穿通的掺杂层112。优选地，该掺杂层112是硅掺杂外延层。另外，可以通过δ掺杂工艺或离子注入工艺形成掺杂层112。
在沟槽110中形成第一半导体层114。优选地，第一半导体层114是不掺杂的硅外延层，与衬底110的表面齐平。
在第一半导体层114和衬底100上形成栅绝缘层11 8。优选地，在第一半导体层114和衬底上形成栅绝缘层118，衬底具有插入其间的第二半导体层116。第二半导体层116是其中形成表面反型层(即沟道)的层。第二半导体层116使半导体器件的源区和漏区之间流动的电流平稳。优选地，第二半导体层116是不掺杂的硅外延层，具有足以防止掺杂层112中的杂质穿透栅绝缘层118的厚度。
在栅绝缘层118上形成两个栅电极125，以便沟槽110位于两个栅电极125之间。优选地，每个栅电极125具有由掺杂质的多晶硅层120和金属硅化物122构成的多晶硅金属硅化物结构。优选地，每个栅电极125重叠部分沟槽110。
在每个栅电极125上形成包含氮化硅的栅覆盖(gate capping)层126。在每个栅电极125的侧壁上形成包含氮化硅的栅极隔片132。
在每个栅电极125两侧的衬底内形成第一杂质区(例如，源区)128和第二杂质区(例如，漏区)130。两个栅电极125之间形成一个漏区130。根据该实施例，尽管在第二半导体层116和衬底100的表面部分中形成源区128和漏区130，如图3所示，但是源区128和漏区130可以形成比第二半导体层116的厚度浅的深度，不限制本发明的范围。
而且，尽管在图3中未示出，但是在源区128上形成电容器，并通过电容器接触孔电连接到源区128。位线形成在漏区130上，并通过位线接触孔电连接到漏区130。
根据该实施例，沟槽110的内壁上的重掺杂层112与晶体管的源区128和漏区130完全隔开。因此，削弱p-n结的电场、减小结漏电流和提高刷新操作。而且，由于重掺杂层112，所以防止源区128和漏区130之间穿通。
图4A至4F是说明图3所示的半导体器件的存储单元的制造方法的剖视图。
参考图4A，通过加热氧化工艺，在半导体衬底100上形成约60～80厚的氧化物层104。在氧化物层104上通过低压化学气相淀积(LPCVD)法淀积约1500～2000厚的氮化物层106，例如Si3N4。在用光刻胶膜涂敷氮化物层106之后，曝光该膜并显影，形成光刻胶图形108，光刻胶图形108限定将设置的存储单元的有源区。
参考图4B，使用光刻胶图形108作为蚀刻掩膜蚀刻氮化物层106和氧化物层104。
接着，各向异性蚀刻露出的半导体衬底100到预定深度，以在存储单元的有源区中形成沟槽110。优选地，沟槽110的宽度(w)比有源区102宽。然后，通过灰化和剥离工艺除去光刻胶图形108。
参考图4C，在沟槽110的内壁上形成重掺杂的硅层112。通过选择性外延生长，使用沟槽110中露出的衬底100的硅微粒作为籽晶生长硅掺杂层112。
另外，如图4D所示，通过离子注入工艺或δ掺杂工艺用p型杂质111掺杂沟槽110露出的内壁，由此在沟槽110的内壁上形成重掺杂层112。优选地，在δ掺杂工艺中，在等离子态施加含硼气体(B)以用重掺杂的p+型杂质掺杂沟槽110的内壁。
在沟槽110的内壁上形成的重掺杂层112调整晶体管的阈值电压(Vt)和防止源区和漏区之间穿通。在常规方法中，通过阈值调整注入步骤和抗穿通注入步骤分别形成Vt调整区和抗穿通区。在本实施例中，由于通过外延生长、离子注入或δ掺杂工艺之一形成重掺杂层112，所以同时实现阈值调整和抗穿通注入。这里，当经过外延生长工艺形成重掺杂层112时，通过优化膜厚度和掺杂浓度调整阈值电压。
参考图4E，如上所述，在沟槽110的内壁上形成重掺杂层112之后，形成第一半导体层114，以便填充沟槽110。优选地，第一半导体层114是不掺杂的硅外延层。在淀积条件如此优化情况下，硅外延层仅在衬底100上有选择地生长。由此，第一半导体层114以不规则的形状生长，因为没有硅外延层生长在氮化物层106或氧化物层104上。如此设立淀积条件以致第一半导体层114的最低高度高于衬底100的表面(参见图4E中的“h”)。
参考图4F，通过化学机械抛光(CMP)工艺除去第一半导体层114，直到氧化物层104的平面(参见图4E)。这里，可以进行CMP工艺，直到第一半导体层114与衬底100的表面齐平，或当第一半导体层114稍微从衬底100的表面突出时，可以停止CMP工艺。
然后，通过使用氮化物蚀刻剂例如磷酸的湿蚀刻工艺除去图4E的氮化物层106。然后，通过使用氧化物蚀刻剂例如LAL的湿蚀刻工艺除去氧化物层104。
此后，如图3所示，在第一半导体层114和衬底100上经过外延生长工艺生长不掺杂的硅层，由此形成第二半导体层116。第二半导体层116是其中形成表面反型层(即沟道)的层。第二半导体层116起平稳电流的作用。优选地，第二半导体层116具有足以防止掺杂层112中的杂质穿透栅绝缘层118的厚度。
然后，在衬底100上执行隔离工艺例如浅沟槽隔离(STI)，形成绝缘层101。具体地说，在衬底100上顺序地层叠焊盘氧化物层、氮化物层和第一CVD氧化物层。通过光刻工艺构图第一CVD氧化物层和氮化物层以形成掩模层图形。然后，使用掩模层图形作为蚀刻掩膜，蚀刻衬底100到预定深度，由此形成隔离槽。淀积第二CVD氧化物层，例如，高密度等离子氧化物(HDP氧化物)层到足以填满隔离槽的厚度。然后，通过后蚀刻工艺或CMP工艺除去第二CVD氧化物层直到氮化物层的表面。此时，也除去掩模层图形的第一CVD层。通过湿蚀刻连续地除去氮化物层和焊盘氧化物层，由此形成浅沟槽隔离区101。
然后，在隔离区101和第二半导体层116上顺序地形成包括氧化物的栅极绝缘层118、杂质掺杂的多晶硅层120、金属硅化物层122以及包括氮化物的栅极覆盖层126。通过光刻工艺，构图栅极覆盖层126、金属硅化物层122以及多晶硅层120，以形成具有多晶硅金属硅化物结构的栅电极125。
通过其上形成栅电极125的衬底100的整个表面，离子注入低浓度杂质(例如，N型杂质)，以形成轻掺杂源区/漏区128和130。在所得结构的整个表面上淀积绝缘层例如氮化物，并各向异性蚀刻掉，以在栅电极125的侧壁上形成栅极隔片132。然后，通过离子注入工艺，在除存储单元区之外的周边电路区上形成重掺杂的NMOS晶体管的源区和漏区(未示出)。在存储单元区的NMOS晶体管中，防止电流损失比增加由漏极饱和电流(Idsat)所决定的电流可驱动性更重要。在周边电路区的NMOS晶体管中，电流可驱动性是非常重要的，因为它影响芯片的全部性能。由此，为了同时满足两者需要，存储单元区的NMOS晶体管具有单个N型源/漏结以最小化结点损坏，周边电路区的NMOS晶体管具有轻掺杂的漏极(LDD)或双扩散的漏极(DDD)结构的源/漏结。
在上述第一实施例中，在第二半导体层116(形成单元晶体管的沟道区)之后形成隔离区101。但是，显然也可以在隔离区101形成之后，例如，完成形成隔离区101的初始步骤的常规半导体制造工艺之后执行图4A至4F的步骤。而且，在应用沟槽隔离的情况下，可以同时形成隔离槽和防止穿通的沟槽110。
图5是根据本发明的另一实施例的半导体器件的存储单元的剖视图pf。
参考图5，在将形成晶体管的沟道区的半导体衬底200的区域内形成沟槽208至预定深度。用重掺杂层210填充沟槽208。优选地，该重掺杂层210是掺硅的外延层。优选地重掺杂层210与衬底200的表面齐平。重掺杂层210调整晶体管的阈值电压和防止穿通。
在掺杂层210和衬底200上顺序地形成栅极绝缘层212、栅电极214以及栅极覆盖层216。在栅电极214和栅覆盖层216的侧壁上形成栅极隔片220。
在栅电极214两侧的衬底中形成轻掺杂源区218和漏区219 (即LDD区)。在栅极隔片220两侧的衬底中形成重掺杂源区222和漏区223。
优选地，如此形成沟槽208：在栅电极214的长度方向(沿垂直于图5的平面的轴)上沟槽208的尺寸小于栅电极214的长度。为了增强抗穿通效果，沟槽208的深度大于重掺杂源/漏区222和223的深度。
根据该实施例，在晶体管的沟道区中垂直地形成重掺杂层210，因此，重掺杂层210与重掺杂的源区222和漏区223完全隔开，由此减小结漏电流和防止穿通。
图6A至6F是说明图5所示的半导体器件的MOS晶体管的制造方法的剖视图。
参考图6A，在半导体衬底200上顺序地形成氧化物层202和掩模层之后，使用光刻工艺构图掩模层，以形成用于打开晶体管的沟道区部分的掩模层图形204。优选地，掩模层包括具有对应于氧化物层，例如，氮化物的蚀刻选择率的材料。
参考图6B，在包括掩模层图形204的衬底200的整个表面上淀积具有类似于掩模层(例如，氮化物)材料的蚀刻率的材料。然后各向异性蚀刻，在掩模层图形204的侧壁上形成隔片206。
参考图6C，使用掩模层图形204和隔片206作为蚀刻掩膜，各向异性地蚀刻衬底200至预定深度，形成沟槽208。优选地，如此形成沟槽208：在图5中的栅电极214的长度方向上(沿垂直图5的轴)沟槽208的尺寸小于栅电极的长度。而且，沟槽208的深度大于源区和漏区的深度。例如，在栅电极长度小于100nm的MOS晶体管中，沟槽208具有约20～30nm的宽度和大约0.2μm的深度。
参考图6D，通过选择性外延生长工艺，使用通过沟槽208露出的衬底200的硅微粒作为籽晶生长硅掺杂层，由此形成填充沟槽208的重掺杂层210。例如，如果沟槽208具有约20～30nm的宽度和约0.2μm的深度，那么硅掺杂外延层具有约200～300的厚度。
重掺杂层210调整晶体管的阈值电压(Vt)和防止源区和漏区之间穿通。在常规方法中，通过Vt调整注入和抗穿通注入分别形成Vt调整区和抗穿通区。在本实施例中，由于通过选择性外延生长工艺形成重掺杂层210，所以同时实现Vt调整和防止穿通的两个效果。这里，通过优化掺杂层210的厚度和掺杂浓度，调整阈值电压。
然后，通过化学机械抛光(CMP)工艺除去从衬底200突出的掺杂层210，结果在图6E中。另外，该工序可以省略。
随后，连续地除去掩模层图形204、隔片206、以及氧化物层202，结果在图6F中。
此后，如图5所示，在掺杂层210和衬底200上顺序地形成包括氧化物的栅绝缘层212、栅电极214以及栅极覆盖层216。在其上形成栅电极214的衬底200的整个表面上，离子注入低浓度杂质(例如，N型杂质)以形成轻掺杂源区218和漏区219(即LDD区)。
在所得结构的整个表面上淀积绝缘层，例如氧化物或氮化物，并各向异性蚀刻掉，以在栅电极214的侧壁上形成栅极隔片220。然后，通过离子注入工艺，在栅极隔片220两侧的衬底中形成重掺杂源区222和漏区223，由此完成MOS晶体管。
图7是根据本发明的又一个实施例的半导体器件的存储单元的剖视图。
参考图7，两个沟槽302形成在分为有源区和隔离区301的半导体衬底300的有源区中。每个沟槽302位于晶体管的沟道区中，且如此形成：在栅电极的长度方向上沟槽的尺寸小于栅电极的长度。
如图7所示，在本实施例中形成隔离区301，具有浅沟槽隔离结构。但是，隔离区301也可以形成LOCOS型(硅的局部氧化)结构，不限制本发明的范围。
每个沟槽302填有重掺杂层304。优选地，该重掺杂层304是硅掺杂的外延层。
栅极绝缘层306形成在掺杂层304和衬底300上。两个栅电极312形成在对应于每个沟槽304的栅极绝缘层306上。优选地，形成每个栅电极312，具有包括层叠其上的杂质掺杂多晶硅层308和金属硅化物层310的多晶硅金属硅化物结构。
氮化物栅极覆盖层314形成在每个栅电极312上。氮化物栅极隔片320形成在每个栅电极312的侧壁上。
第一杂质区(例如源区)316和第二杂质区(例如漏区)318形成在每个栅电极312两侧的衬底中。这里，在两个栅电极312之间形成一个漏区318。
而且，尽管未示出，但可以在源区316上形成电容器，以通过电容器接触孔电接触源区316。位线形成在漏区318上并通过位线接触孔电连接到漏区318。
根据本发明，填充沟槽302的重掺杂层304垂直地形成在晶体管的沟道区中，并与源区316和漏区130完全隔开。因此，削弱pn结的电场、减小结漏电流和提高刷新。而且，由于重掺杂层304，所以防止源区316和漏区318之间穿通。
图8A至8D是说明图7所示的半导体器件的存储单元的制造方法的剖视图。
参考图8A，半导体衬底300经过隔离工艺，由此形成隔离区301。优选地，该隔离工艺是浅沟槽隔离(STI)工艺。具体地说，在衬底300上顺序地层叠焊盘氧化物层(未示出)、氮化物层(未示出)和第一CVD氧化物层(未示出)。经过光刻工艺构图第一CVD氧化物层和氮化物层，以形成掩模层图形。然后，使用掩模层图形作为蚀刻掩膜，蚀刻衬底300到预定深度，由此形成隔离槽。淀积第二CVD氧化物层，例如，高密度等离子氧化物(HDP氧化物)层到足以填满隔离槽的厚度。然后，通过后蚀刻工艺或CMP工艺除去第二CVD氧化物层，直到氮化物层的表面。此时，也除去掩模层图形的第一CVD层。通过湿蚀刻连续地除去氮化物层和焊盘氧化物层以形成浅沟槽隔离区301。
然后，在半导体衬底300和隔离区301上顺序地形成氧化物层330和掩模层之后，经过光刻工艺构图掩模层，以形成用于打开单元晶体管的沟道区部分的掩模层图形332。优选地，掩模层包括具有对应于氧化物层(例如，氮化物)的蚀刻选择率的材料。
参考图8B，在包括掩模层图形332的衬底300的整个表面上淀积具有类似于掩模层材料的蚀刻率的材料(例如，氮化物)。然后，各向异性蚀刻，以在掩模层图形332的侧壁上形成隔片334。
然后，使用掩模层图形332和隔片334作为蚀刻掩膜，各向异性地蚀刻衬底300至预定深度，以在每个晶体管的沟道区中形成沟槽302。优选地，沟槽302具有窄于栅电极长度的宽度和大于源区/漏区222和223的深度。例如，在栅电极长度小于100nm的MOS晶体管中，形成沟槽302，具有约20～30nm的宽度和约0.2μm的深度。
参考图8C，通过选择性外延生长工艺，使用通过沟槽302露出的衬底300的硅微粒作为籽晶生长硅掺杂层，由此形成填充沟槽302的重掺杂层304。例如，如果沟槽302具有约20～30nm的宽度和约0.2μm的深度，那么形成硅掺杂外延层，具有约200～300的厚度。
然后，通过化学机械抛光(CMP)工艺除去从衬底300突出的掺杂层304。另外，本工序可以省略。
然后，通过湿蚀刻工艺使用氮化物蚀刻剂例如磷酸除去掩模层图形332和隔片334，结果在图8C中。通过使用氧化物蚀刻剂的湿蚀刻工艺除去氧化物层330之后，在掺杂层304和衬底300上通过热氧化工艺形成氧化物栅极绝缘层306。
此后，如图7所示，在栅极绝缘层306上顺序地形成杂质掺杂的多晶硅层308、金属硅化物层310和由氮化物组成的栅极覆盖层314。通过光刻工艺，构图栅极覆盖层314、金属硅化物层310以及多晶硅层308，以形成具有多晶硅金属硅化物结构的栅电极312。
在其上形成栅电极312的衬底300的整个表面上离子注入低浓度杂质(例如，N型杂质)，由此形成轻掺杂源区316和漏区318。然后，在所得结构的全部表面上淀积绝缘层例如氮化物，并各向异性蚀刻掉，以在栅电极312的侧壁上形成栅极隔片320。通过离子注入工艺，在不是存储单元区域的周边电路区域上形成重掺杂的NMOS晶体管的源区和漏区(未示出)。
根据如上所述的实施例，重掺杂层局部地形成在沟槽的内壁上，沟槽位于两个栅电极之间的有源区中。另外，包含重掺杂层的沟槽直接形成在沟道区下面。
重掺杂层优化沟道区的掺杂浓度，以调整阈值电压。它也减小沟道区中的耗尽层加宽的趋势，由此增加穿通电压。而且，由于重掺杂层局部地形成在沟槽中，因此源区和漏区与重掺杂层完全隔开，由此削弱pn结的电场。因此，减小源结/漏结电容和减小结漏电流，由此提高刷新操作。
为了重申(reiterate)，本发明的实施例提供一种防止晶体管的源区和漏区之间穿通、同时提高存储单元的刷新操作的半导体器件。本发明的实施例还提供一种制造这种半导体器件的方法。
本发明的一些实施例包括其中形成沟槽的半导体衬底；形成在沟槽内壁的掺杂层；填充沟槽的第一半导体层；形成在第一半导体层114和衬底100上的栅绝缘层118；两个栅电极如此形成在栅极绝缘层上：沟槽位于两个栅电极之间；以及形成在每个栅电极两侧的衬底中的第一和第二杂质区。
根据本发明的优选地实施例，掺杂层包括硅掺杂的外延层。另外，可以通过δ掺杂工艺或离子注入工艺形成掺杂层。
本发明的另一个实施例包括其中形成沟槽的半导体衬底；填充沟槽的掺杂层； 形成在掺杂层和衬底上的栅绝缘层118；形成在栅极绝缘层上的栅电极；以及形成在栅电极两侧的衬底中的源区和漏区。
在优选地实施例中，沟槽位于源区和漏区之间的沟道区中。掺杂层包括硅掺杂的外延层。
本发明的再一实施例包括其中形成两个沟槽的半导体衬底；填充每个沟槽的掺杂层；形成在掺杂层和衬底上的栅绝缘层；形成在栅极绝缘层上的两个栅电极，以便对应于每个沟槽；以及形成在每个栅电极两侧的衬底中的第一和第二杂质区。
本发明的另一实施例提供一种制造半导体器件的方法，该方法包括以下工序：在半导体衬底中形成沟槽；在沟槽的内壁上形成掺杂层；用第一半导体层填充沟槽；在第一半导体层和衬底上形成栅绝缘层；在栅极绝缘层上如此形成两个栅电极：沟槽位于两个栅电极之间；以及在每个栅电极两侧的衬底中形成的源区/漏区。
本发明的再一实施例提供一种制造半导体器件的方法，该方法包括以下工序：在半导体衬底中形成沟槽；用掺杂层填充沟槽；在掺杂层和衬底上形成栅绝缘层；在栅极绝缘层上形成栅电极；以及在栅电极两侧的衬底中形成源区和漏区。
本发明的又一实施例提供一种制造半导体器件的方法，该方法包括以下工序：在半导体衬底中形成两个沟槽；用掺杂层填充每个沟槽；在掺杂层和衬底上形成栅绝缘层；在栅绝缘层上形成两个栅电极，以便对应于每个沟槽；以及在栅电极两侧的衬底中形成第一和第二杂质区。
根据本发明的一些实施例，重掺杂层局部地形成在沟槽的内壁上，沟槽形成两个栅电极之间的有源区中。另外，在沟道区下面直接形成填有重掺杂层的沟槽。优选地通过外延生长形成掺杂层，以便在沟道区下面直接局部地形成掺杂层，而不横向延伸。
重掺杂层扮演优化沟道区的掺杂浓度的角色，以调整阈值电压。它也减小沟道区中耗尽层的加宽，由此增加穿通电压。而且，由于重掺杂层局部地形成在沟槽中，因此源区和漏区与重掺杂层完全隔开，由此削弱p-n结的电场。由此，减小源结-漏结电容和减小结漏电流，由此提高刷新操作。本发明的实施例可以应用于各种PMOS和NMOS器件。
尽管已经说明了本发明的多个实施例，应当理解本发明不仅限于这些描述的实施例。本领域的普通技术人员可以进行各种变化和改进，然而仍属于本发明如下所要求的范围。
Claims (38)
1.一种半导体器件，包括：
其中形成沟槽的半导体衬底；
在沟槽内壁形成的掺杂层；
填充沟槽的第一半导体层；
在第一半导体层和衬底上形成的栅绝缘层；
在栅极绝缘层上形成的两个栅电极以便沟槽位于该栅电极之间；以及
在两个栅电极中的每个栅电极的两侧的衬底中形成的第一和第二杂质区。
2.如权利要求1所述的半导体器件，其中，沟槽的宽度比有源区宽。
3.如权利要求1所述的半导体器件，其中掺杂层包括硅掺杂的外延层。
4.如权利要求1所述的半导体器件，其中通过离子注入工艺形成掺杂层。
5.如权利要求1所述的半导体器件，其中通过δ掺杂工艺形成掺杂层。
6.如权利要求1所述的半导体器件，其中第一半导体层与衬底的表面齐平。
7.如权利要求1所述的半导体器件，其中第一半导体层包括不掺硅的外延层。
8.如权利要求1所述的半导体器件，还包括在栅绝缘层和第一半导体层之间，以及栅绝缘层和衬底之间形成的第二半导体层。
9.如权利要求8所述的半导体器件，其中第二半导体层包括不掺硅的外延层。
10.如权利要求8所述的半导体器件，其中第二半导体层具有防止掺杂层中的杂质穿透栅绝缘层的厚度。
11.如权利要求1所述的半导体器件，其中两个栅电极的每一个重叠部分沟槽。
12.一半导体器件，包括：
其中形成沟槽的半导体衬底；
填充沟槽的掺杂层；
在掺杂层和衬底上形成的栅绝缘层；
在栅绝缘层上形成的栅电极；以及
在栅电极的各自侧的衬底中形成的源区和漏区。
13.如权利要求12所述的半导体器件，其中沟槽形成在源区和漏区之间的沟道区中。
14.如权利要求12所述的半导体器件，其中掺杂层与衬底的表面齐平。
15.如权利要求12所述的半导体器件，其中掺杂层包括硅掺杂的外延层。
16.一半导体器件，包括：
其中形成两个沟槽的半导体衬底；
填充两个沟槽的掺杂层；
在掺杂层和衬底上形成的栅绝缘层；
形成在栅绝缘层上、对应于两个沟槽的两个栅电极；
在两个栅电极的每一个的第一侧的衬底中分别形成第一杂质区；以及
在两个栅电极的每一个的第二侧的衬底中分别形成第二杂质区。
17.如权利要求16所述的半导体器件，其中掺杂层包括硅掺杂的外延层。
18.一种制造半导体器件的方法，包括：
在半导体衬底的有源区中形成沟槽；
在沟槽的内壁上形成掺杂层；
用第一半导体层填充沟槽；
在第一半导体层和衬底上形成栅绝缘层；
在栅绝缘层上形成两个栅电极，以便沟槽位于两个栅电极之间；以及
在两个栅电极的各侧的衬底中形成源区和漏区。
19.如权利要求18所述的方法，其中形成的沟槽包括形成宽度比有源区宽的沟槽。
20.如权利要求18所述的方法，其中形成掺杂层包括形成硅掺杂的外延层。
21.如权利要求18所述的方法，其中形成掺杂层包括离子注入工艺。
22.如权利要求18所述的方法，其中形成掺杂层包括δ掺杂工艺。
23.如权利要求18所述的方法，还包括在用第一半导体层填充沟槽之后，使第一半导体层与衬底的表面齐平。
24.如权利要求18所述的方法，其中第一半导体层包括不掺硅的外延层。
25.如权利要求18所述的方法，还包括在形成栅绝缘层之前，在第一半导体层和衬底上形成第二半导体层。
26.如权利要求25所述的方法，其中第二半导体层包括不掺硅的外延层。
27.如权利要求25所述的方法，其中第二半导体层具有足以防止掺杂层中的杂质穿透栅绝缘层的厚度。
28.如权利要求18所述的方法，还包括在形成栅绝缘层之前，在衬底上形成围绕有源区的隔离区。
29.如权利要求18所述的方法，还包括在形成沟槽之前，在衬底上形成围绕有源区的隔离区。
30.如权利要求18所述的方法，其中形成栅电极包括形成重叠部分沟槽的栅电极。
31.一种制造半导体器件的方法，包括：
在半导体衬底中形成沟槽；
用掺杂层填充沟槽；
在掺杂层和衬底上形成栅绝缘层；
在栅绝缘层上形成栅电极；以及
在栅电极两侧的衬底中形成的源区和漏区。
32.如权利要求31所述的方法，其中形成沟槽包括在源区和漏区之间的沟道区中形成沟槽。
33.如权利要求31所述的方法，其中形成沟槽包括：
在半导体衬底上形成掩模层图形；
在掩模层图形的侧壁上形成隔片；以及
通过使用掩模层图形和隔片作为蚀刻掩膜蚀刻衬底。
34.如权利要求33所述的方法，还包括在填充沟槽之后除去掩模层图形和隔片。
35.如权利要求31所述的方法，还包括在填充沟槽之后使掺杂层与衬底的表面齐平。
36.如权利要求31所述的方法，其中掺杂层包括硅掺杂的外延层。
37.一种制造半导体器件的方法，包括：
在半导体衬底中形成两个沟槽；
用掺杂层填充每个沟槽；
在掺杂层和衬底上形成栅绝缘层；
对应于每个沟槽，在栅绝缘层上形成两个栅电极；以及
在每个栅电极两侧的衬底中分别形成第一和第二杂质区。
38.如权利要求37所要求的方法，其中用掺杂层填充每个沟槽包括用硅掺杂的外延层填充每个沟槽。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0038708A KR100473476B1 (ko) | 2002-07-04 | 2002-07-04 | 반도체 장치 및 그 제조방법 |
| KR38708/2002 | 2002-07-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1476104A true CN1476104A (zh) | 2004-02-18 |
| CN100487912C CN100487912C (zh) | 2009-05-13 |
Family
ID=27752001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031453503A Expired - Fee Related CN100487912C (zh) | 2002-07-04 | 2003-07-04 | 半导体器件及其制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (3) | US7009255B2 (zh) |
| JP (1) | JP4394385B2 (zh) |
| KR (1) | KR100473476B1 (zh) |
| CN (1) | CN100487912C (zh) |
| DE (1) | DE10330070A1 (zh) |
| GB (1) | GB2392557B (zh) |
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2003
- 2003-05-23 US US10/445,109 patent/US7009255B2/en not_active Expired - Lifetime
- 2003-06-25 JP JP2003181604A patent/JP4394385B2/ja not_active Expired - Fee Related
- 2003-07-03 GB GB0315662A patent/GB2392557B/en not_active Expired - Fee Related
- 2003-07-03 DE DE10330070A patent/DE10330070A1/de not_active Withdrawn
- 2003-07-04 CN CNB031453503A patent/CN100487912C/zh not_active Expired - Fee Related
-
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- 2005-09-15 US US11/229,202 patent/US7259069B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE10330070A1 (de) | 2004-01-29 |
| US20040004264A1 (en) | 2004-01-08 |
| JP2004040097A (ja) | 2004-02-05 |
| GB0315662D0 (en) | 2003-08-13 |
| US20070087500A1 (en) | 2007-04-19 |
| CN100487912C (zh) | 2009-05-13 |
| KR100473476B1 (ko) | 2005-03-10 |
| GB2392557B (en) | 2004-11-17 |
| US7009255B2 (en) | 2006-03-07 |
| JP4394385B2 (ja) | 2010-01-06 |
| GB2392557A (en) | 2004-03-03 |
| US7268043B2 (en) | 2007-09-11 |
| US20060008994A1 (en) | 2006-01-12 |
| US7259069B2 (en) | 2007-08-21 |
| KR20040003881A (ko) | 2004-01-13 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090513 Termination date: 20110704 |