JPH0766399A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0766399A JPH0766399A JP21170993A JP21170993A JPH0766399A JP H0766399 A JPH0766399 A JP H0766399A JP 21170993 A JP21170993 A JP 21170993A JP 21170993 A JP21170993 A JP 21170993A JP H0766399 A JPH0766399 A JP H0766399A
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- JP
- Japan
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- region
- semiconductor substrate
- film
- conductivity type
- gate electrode
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Abstract
(57)【要約】
【目的】 ソース・ドレイン領域の接合容量の増大やキ
ャリアの不純物散乱による動作速度の低下を抑制しつ
つ、パンチスルー現象を抑制しゲート長さの短い装置を
実現する。 【構成】 ｎ型半導体基板１１の表面上に、写真蝕刻法
を用いて所定領域に溝が形成されたシリコン酸化膜１２
を形成し、この溝の側面に多結晶シリコン膜１５を用い
て側壁を形成し、溝内の半導体基板１１の表面部分にイ
オン注入を行って高濃度不純物領域１６を形成し、シリ
コン酸化膜１２と多結晶シリコン膜１５を除去してシリ
コン膜１７を形成し、素子分離を行った後、ゲート酸化
膜１９、ゲート電極２０、及びｐ型不純物領域１２を形
成する。
ャリアの不純物散乱による動作速度の低下を抑制しつ
つ、パンチスルー現象を抑制しゲート長さの短い装置を
実現する。 【構成】 ｎ型半導体基板１１の表面上に、写真蝕刻法
を用いて所定領域に溝が形成されたシリコン酸化膜１２
を形成し、この溝の側面に多結晶シリコン膜１５を用い
て側壁を形成し、溝内の半導体基板１１の表面部分にイ
オン注入を行って高濃度不純物領域１６を形成し、シリ
コン酸化膜１２と多結晶シリコン膜１５を除去してシリ
コン膜１７を形成し、素子分離を行った後、ゲート酸化
膜１９、ゲート電極２０、及びｐ型不純物領域１２を形
成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係わり、特にＭＯＳＦＥＴ及びその製造方法に関
するものである。
方法に係わり、特にＭＯＳＦＥＴ及びその製造方法に関
するものである。
【０００２】
【従来の技術】集積回路装置を構成する上でＭＯＳＦＥ
Ｔは主要な装置である。高密度実装化を図るにはＭＯＳ
ＦＥＴの微細化が重要であり、特にゲート長さを短くす
る必要がある。
Ｔは主要な装置である。高密度実装化を図るにはＭＯＳ
ＦＥＴの微細化が重要であり、特にゲート長さを短くす
る必要がある。
【０００３】ＭＯＳＦＥＴにおいてゲート長さを短くす
る場合には、パンチスルー現象を抑えるためにチャネル
部の不純物領域を高める必要がある。しかし、チャネル
部の不純物濃度が高いとソース・ドレイン領域の接合容
量が増大したり、キャリアが不純物により拡散されてド
レイン電流が減少し応答速度の低下を招くなどの問題が
生じる。
る場合には、パンチスルー現象を抑えるためにチャネル
部の不純物領域を高める必要がある。しかし、チャネル
部の不純物濃度が高いとソース・ドレイン領域の接合容
量が増大したり、キャリアが不純物により拡散されてド
レイン電流が減少し応答速度の低下を招くなどの問題が
生じる。
【０００４】
【発明が解決しようとする課題】このように、従来は高
密度実装化を図る上で、パンチスルー現象の抑制と応答
速度の向上とを両立することができなかった。
密度実装化を図る上で、パンチスルー現象の抑制と応答
速度の向上とを両立することができなかった。
【０００５】本発明は上記事情に鑑みてなされたもの
で、ソース・ドレイン領域の接合容量の増大やキャリア
の不純物散乱による応答速度の低下を招くことなく、パ
ンチスルー現象を抑制し、ゲート長が短く高密度に実装
された装置を実現することを目的とする。
で、ソース・ドレイン領域の接合容量の増大やキャリア
の不純物散乱による応答速度の低下を招くことなく、パ
ンチスルー現象を抑制し、ゲート長が短く高密度に実装
された装置を実現することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体基板の表面部分に所定の間隔を空けて形
成された逆導電型不純物領域と、前記不純物領域上及び
前記不純物領域間のチャネル領域上に形成された絶縁膜
と、この絶縁膜上に形成されたゲート電極とを有する半
導体装置において、前記ゲート電極の下方であって前記
半導体基板表面から所定の深さにおいて一導電型不純物
を他の領域よりも高い濃度で含む領域を有することを特
徴としている。
一導電型半導体基板の表面部分に所定の間隔を空けて形
成された逆導電型不純物領域と、前記不純物領域上及び
前記不純物領域間のチャネル領域上に形成された絶縁膜
と、この絶縁膜上に形成されたゲート電極とを有する半
導体装置において、前記ゲート電極の下方であって前記
半導体基板表面から所定の深さにおいて一導電型不純物
を他の領域よりも高い濃度で含む領域を有することを特
徴としている。
【０００７】本発明の半導体装置の製造方法は、一導電
型半導体基板上にレジストを塗布し、ゲート電極に対応
した第１の領域を除去するようにパターニングしてレジ
スト膜を形成する工程と、前記レジスト膜をマスクとし
て前記第１の領域に一導電型不純物イオンを注入する工
程と、前記レジスト膜を除去した後、前記半導体基板上
にエピタキシャル成長法で半導体層を成長させる工程と
を備えたことを特徴としている。
型半導体基板上にレジストを塗布し、ゲート電極に対応
した第１の領域を除去するようにパターニングしてレジ
スト膜を形成する工程と、前記レジスト膜をマスクとし
て前記第１の領域に一導電型不純物イオンを注入する工
程と、前記レジスト膜を除去した後、前記半導体基板上
にエピタキシャル成長法で半導体層を成長させる工程と
を備えたことを特徴としている。
【０００８】
【作用】ゲート電極の下方であって半導体基板表面から
所定の深さの領域に、他の領域よりも一導電型不純物を
高い濃度で含む領域を有するため、不純物領域の周辺に
形成される空乏層がゲート電極の下方に拡がるのが抑え
られてパンチスルーの発生が抑制される。また、他の領
域の一導電型不純物の濃度は低く、接合容量が小さくキ
ャリアの不純物による拡散も低く抑えられて応答速度が
向上する。
所定の深さの領域に、他の領域よりも一導電型不純物を
高い濃度で含む領域を有するため、不純物領域の周辺に
形成される空乏層がゲート電極の下方に拡がるのが抑え
られてパンチスルーの発生が抑制される。また、他の領
域の一導電型不純物の濃度は低く、接合容量が小さくキ
ャリアの不純物による拡散も低く抑えられて応答速度が
向上する。
【０００９】このような本発明の半導体装置は、本発明
の半導体装置の製造方法により形成することができる。
の半導体装置の製造方法により形成することができる。
【００１０】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。本実施例による半導体装置を製造する方
法を図１に工程別に示す。
して説明する。本実施例による半導体装置を製造する方
法を図１に工程別に示す。
【００１１】図１（ａ）に示されるように、抵抗値が例
えば１〜４オーム・cmで面方位が（１００）のｎ型半導
体基板１１上に、熱酸化法により３０００〜５０００オ
ングストロームの膜厚のシリコン酸化膜１２を形成す
る。ここで、シリコン酸化膜１２はＣＶＤ法を用いて堆
積してもよい。
えば１〜４オーム・cmで面方位が（１００）のｎ型半導
体基板１１上に、熱酸化法により３０００〜５０００オ
ングストロームの膜厚のシリコン酸化膜１２を形成す
る。ここで、シリコン酸化膜１２はＣＶＤ法を用いて堆
積してもよい。
【００１２】シリコン酸化膜１２上にレジストを塗布
し、ゲート電極の部分を除去して図１（ｂ）に示される
ようなレジスト膜１３を形成する。このレジスト膜１３
を用いてシリコン酸化膜１２にＲＩＥを行い、ゲート電
極に相当する部分を除去して溝を形成する。
し、ゲート電極の部分を除去して図１（ｂ）に示される
ようなレジスト膜１３を形成する。このレジスト膜１３
を用いてシリコン酸化膜１２にＲＩＥを行い、ゲート電
極に相当する部分を除去して溝を形成する。
【００１３】レジスト膜１３を除去し、半導体基板１１
上に熱酸化法を用いて２００〜５００オングストローム
の膜厚でシリコン酸化膜１４を形成する。このシリコン
酸化膜１４及びシリコン酸化膜１２上に多結晶シリコン
膜１５を堆積する。ここで、多結晶シリコン膜１５はシ
リコン膜１２の溝の幅を狭くするために形成する。即
ち、レジスト膜１３を用いてシリコン酸化膜１２に形成
し得る溝の最小寸法よりもさらに狭くするために多結晶
シリコン膜１５を形成している。多結晶シリコン膜１５
の膜厚は、溝の幅が所望の値になるように調節する。
上に熱酸化法を用いて２００〜５００オングストローム
の膜厚でシリコン酸化膜１４を形成する。このシリコン
酸化膜１４及びシリコン酸化膜１２上に多結晶シリコン
膜１５を堆積する。ここで、多結晶シリコン膜１５はシ
リコン膜１２の溝の幅を狭くするために形成する。即
ち、レジスト膜１３を用いてシリコン酸化膜１２に形成
し得る溝の最小寸法よりもさらに狭くするために多結晶
シリコン膜１５を形成している。多結晶シリコン膜１５
の膜厚は、溝の幅が所望の値になるように調節する。
【００１４】多結晶シリコン膜１５にＲＩＥによりエッ
チバックし、図１（ｄ）に示されるように側壁１５を形
成する。
チバックし、図１（ｄ）に示されるように側壁１５を形
成する。
【００１５】次に図２（ａ）のように、半導体基板１１
の表面全体に例えばヒ素イオン又はリンイオンをイオン
注入する。加速電圧は高く設定し、半導体基板１１に深
く注入するのが望ましい。また、ドーズ量はＭＯＳＦＥ
Ｔとして動作させる場合にパンチスルーの防止に十分な
不純物濃度が得られるように設定する必要がある。リン
イオンを注入する場合は、例えば加速電圧は３０〜１０
０ｋｅＶでドーズ量は１×１０12〜１０13個／cm2 に設
定してもよい。このようなイオン注入を行って、ｎ型不
純物高濃度領域１６を形成する。
の表面全体に例えばヒ素イオン又はリンイオンをイオン
注入する。加速電圧は高く設定し、半導体基板１１に深
く注入するのが望ましい。また、ドーズ量はＭＯＳＦＥ
Ｔとして動作させる場合にパンチスルーの防止に十分な
不純物濃度が得られるように設定する必要がある。リン
イオンを注入する場合は、例えば加速電圧は３０〜１０
０ｋｅＶでドーズ量は１×１０12〜１０13個／cm2 に設
定してもよい。このようなイオン注入を行って、ｎ型不
純物高濃度領域１６を形成する。
【００１６】多結晶シリコン膜１５を等方性イオンエッ
チングで除去し、さらにシリコン酸化膜１２及び１４を
薬品処理で除去した後、アニール処理を行ってイオン注
入した不純物の活性化を行う。このアニール処理は、不
純物の拡散を抑制するために摂氏８００度程度の低温で
行うか、あるいは高温で非常に短時間行うのが望まし
い。
チングで除去し、さらにシリコン酸化膜１２及び１４を
薬品処理で除去した後、アニール処理を行ってイオン注
入した不純物の活性化を行う。このアニール処理は、不
純物の拡散を抑制するために摂氏８００度程度の低温で
行うか、あるいは高温で非常に短時間行うのが望まし
い。
【００１７】次に、図２（ｂ）のように半導体基板１１
上にシリコン膜１７を約１０００オングストロームの膜
厚で堆積する。シリコン膜１７は、固相エピタキシャル
成長によりアモルファスシリコンを堆積したものであっ
てもよく、あるいは気相エピタキシャル成長により単結
晶シリコンを堆積したものであってもよい。アモルファ
スシリコンを堆積した場合には、その後に単結晶化する
熱工程が必要となる。このようにして、ＭＯＳＦＥＴの
チャネル領域を確保する。
上にシリコン膜１７を約１０００オングストロームの膜
厚で堆積する。シリコン膜１７は、固相エピタキシャル
成長によりアモルファスシリコンを堆積したものであっ
てもよく、あるいは気相エピタキシャル成長により単結
晶シリコンを堆積したものであってもよい。アモルファ
スシリコンを堆積した場合には、その後に単結晶化する
熱工程が必要となる。このようにして、ＭＯＳＦＥＴの
チャネル領域を確保する。
【００１８】図２（ｃ）のように、局所酸化法を用いて
フィールド酸化膜１８を形成して素子分離を行う。この
時のフィールド酸化膜１８を形成する温度も８００℃以
下の十分に低い温度で形成する必要がある。ＭＯＳＦＥ
Ｔの閾値電圧を所望の値に調整するために、シリコン膜
１７に不純物イオンを注入する。この後、シリコン膜１
７上にゲート酸化膜１９を形成する。
フィールド酸化膜１８を形成して素子分離を行う。この
時のフィールド酸化膜１８を形成する温度も８００℃以
下の十分に低い温度で形成する必要がある。ＭＯＳＦＥ
Ｔの閾値電圧を所望の値に調整するために、シリコン膜
１７に不純物イオンを注入する。この後、シリコン膜１
７上にゲート酸化膜１９を形成する。
【００１９】表面全体に多結晶シリコンを堆積し、リン
を拡散させて多結晶シリコンを低抵抗化する。レジスト
を表面全体に塗布し、ｎ型不純物高濃度領域１６の位置
を考慮し、この上方に所望の大きさのゲート電極が形成
されるようにパターニングしてレジスト膜２１を形成す
る。
を拡散させて多結晶シリコンを低抵抗化する。レジスト
を表面全体に塗布し、ｎ型不純物高濃度領域１６の位置
を考慮し、この上方に所望の大きさのゲート電極が形成
されるようにパターニングしてレジスト膜２１を形成す
る。
【００２０】このレジスト膜２１をマスクとして多結晶
シリコン膜に反応性イオンエッチングを行い、ゲート電
極２０を形成する。レジスト膜２１及びゲート電極２０
をマスクとしてシリコン膜１７及び半導体基板１１の表
面にボロンイオンを注入する。これにより、ソース領域
及びドレイン領域となるｐ型不純物領域１２を形成す
る。レジスト膜２１を除去し、不純物領域１２の活性化
アニールを行ってＭＯＳＦＥＴを得る。
シリコン膜に反応性イオンエッチングを行い、ゲート電
極２０を形成する。レジスト膜２１及びゲート電極２０
をマスクとしてシリコン膜１７及び半導体基板１１の表
面にボロンイオンを注入する。これにより、ソース領域
及びドレイン領域となるｐ型不純物領域１２を形成す
る。レジスト膜２１を除去し、不純物領域１２の活性化
アニールを行ってＭＯＳＦＥＴを得る。
【００２１】本実施例によれば、ゲート電極の下方にｎ
型高濃度不純物領域１６が存在する。これにより、ソー
ス・ドレイン領域であるｐ型不純物領域１２の周辺に形
成される空乏層がｎ型高濃度不純物領域１６の部分まで
は拡がることができず、パンチスルーが抑制される。
型高濃度不純物領域１６が存在する。これにより、ソー
ス・ドレイン領域であるｐ型不純物領域１２の周辺に形
成される空乏層がｎ型高濃度不純物領域１６の部分まで
は拡がることができず、パンチスルーが抑制される。
【００２２】さらに、ｐ型不純物領域１２直下の領域
や、シリコン膜１７のうちのチャネル領域では不純物濃
度がｎ型高濃度不純物領域１６よりも低く設定されてい
る。このため、ソース・ドレイン領域の接合容量が小さ
くさらにキャリアが不純物により拡散されてドレイン電
流が減少する現象が抑制され、応答速度が向上する。
や、シリコン膜１７のうちのチャネル領域では不純物濃
度がｎ型高濃度不純物領域１６よりも低く設定されてい
る。このため、ソース・ドレイン領域の接合容量が小さ
くさらにキャリアが不純物により拡散されてドレイン電
流が減少する現象が抑制され、応答速度が向上する。
【００２３】このように、本実施例によればパンチスル
ーの抑制と応答速度の向上とを達成しつつ、ゲート長さ
を短縮して高密度実装化を実現することが可能である。
ーの抑制と応答速度の向上とを達成しつつ、ゲート長さ
を短縮して高密度実装化を実現することが可能である。
【００２４】上述した実施例は一例であり、本発明を限
定するものではない。例えば、実施例における導電型を
全て反転したものについても本発明の適用が可能であ
る。
定するものではない。例えば、実施例における導電型を
全て反転したものについても本発明の適用が可能であ
る。
【００２５】また、本実施例では図２（ｂ）においてチ
ャネル領域となるシリコン膜１７を半導体基板１１の全
面に形成している。しかし、シリコン基板上にのみシリ
コンがエピタキシャル成長する選択性エピタキシャル技
術を用いて素子分離工程の後に素子領域上にのみ選択的
にシリコンを堆積してもよい。
ャネル領域となるシリコン膜１７を半導体基板１１の全
面に形成している。しかし、シリコン基板上にのみシリ
コンがエピタキシャル成長する選択性エピタキシャル技
術を用いて素子分離工程の後に素子領域上にのみ選択的
にシリコンを堆積してもよい。
【００２６】さらに、本実施例では半導体基板１１上に
シリコン酸化膜１２を堆積して溝を設け、この溝内に多
結晶シリコン１５で側壁を形成した後、不純物イオンを
注入して高濃度不純物領域１６を形成している。これ
は、上述したように溝の幅をレジスト膜の最小寸法より
も小さくして、幅の狭い高濃度不純物領域１６を形成
し、短いゲート長さを実現するためである。しかし、用
途によってはゲートの長さが異なる。そこで、半導体基
板上に所定領域を除去したレジスト膜を形成し、このレ
ジスト膜をマスクとして不純物イオンを注入して高濃度
不純物領域１６を形成することもできる。
シリコン酸化膜１２を堆積して溝を設け、この溝内に多
結晶シリコン１５で側壁を形成した後、不純物イオンを
注入して高濃度不純物領域１６を形成している。これ
は、上述したように溝の幅をレジスト膜の最小寸法より
も小さくして、幅の狭い高濃度不純物領域１６を形成
し、短いゲート長さを実現するためである。しかし、用
途によってはゲートの長さが異なる。そこで、半導体基
板上に所定領域を除去したレジスト膜を形成し、このレ
ジスト膜をマスクとして不純物イオンを注入して高濃度
不純物領域１６を形成することもできる。
【００２７】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によれば、ゲート電極の下方の領域
に他の領域よりも一導電型不純物を高い濃度で含む領域
を有するため、不純物領域の周辺に形成される空乏層が
ゲート電極の下方に拡がるのが抑えられてパンチスルー
の発生が抑制され、さらに他の領域の一導電型不純物の
濃度は相対的に低く接合容量が抑制されまたキャリアの
不純物による拡散も低く抑えられるため、応答速度が向
上する。
置及びその製造方法によれば、ゲート電極の下方の領域
に他の領域よりも一導電型不純物を高い濃度で含む領域
を有するため、不純物領域の周辺に形成される空乏層が
ゲート電極の下方に拡がるのが抑えられてパンチスルー
の発生が抑制され、さらに他の領域の一導電型不純物の
濃度は相対的に低く接合容量が抑制されまたキャリアの
不純物による拡散も低く抑えられるため、応答速度が向
上する。
【図１】本発明の一実施例による半導体装置の製造方法
を工程別に示した縦断面図。
を工程別に示した縦断面図。
【図２】同半導体装置の製造方法を工程別に示した縦断
面図。
面図。
１１ ｎ型半導体基板 １２，１４ シリコン酸化膜 １３ レジスト膜 １５ 多結晶シリコン膜 １６ ｎ型高濃度不純物領域 １７ シリコン膜 １８ フィールド酸化膜 １９ ゲート酸化膜 ２０ 多結晶シリコン膜 ２１ レジスト膜
Claims (4)
- 【請求項１】一導電型半導体基板の表面部分に所定の間
隔を空けて形成された逆導電型不純物領域と、前記不純
物領域上及び前記不純物領域間のチャネル領域上に形成
された絶縁膜と、この絶縁膜上に形成されたゲート電極
とを有する半導体装置において、 前記ゲート電極の下方であって前記半導体基板の表面か
ら所定の深さにおいて一導電型不純物を他の領域よりも
高い濃度で含む領域を有することを特徴とする半導体装
置。 - 【請求項２】前記所定の深さは、前記チャネル領域の深
さとほぼ同一又はより深いことを特徴とする請求項１記
載の半導体装置。 - 【請求項３】一導電型半導体基板上にレジストを塗布
し、ゲート電極に対応した領域を除去するようにパター
ニングしてレジスト膜を形成する工程と、 前記レジスト膜をマスクとして前記半導体基板の表面が
露出している部分に一導電型不純物イオンを注入する工
程と、 前記レジスト膜を除去した後、前記半導体基板上にエピ
タキシャル成長法で半導体層を成長させる工程とを備え
たことを特徴とする半導体装置の製造方法。 - 【請求項４】一導電型半導体基板上にレジストを塗布
し、ゲート電極に対応した領域を除去するようにパター
ニングしてレジスト膜を形成する工程と、 前記レジスト膜をマスクとして前記半導体基板の表面が
露出している部分に一導電型不純物イオンを注入する工
程と、 前記レジスト膜を除去した後、素子分離領域に絶縁膜を
形成して素子分離を行う工程と、 前記素子分離領域以外の半導体基板上にエピタキシャル
成長法で半導体層を成長させる工程とを備えたことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21170993A JPH0766399A (ja) | 1993-08-26 | 1993-08-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21170993A JPH0766399A (ja) | 1993-08-26 | 1993-08-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766399A true JPH0766399A (ja) | 1995-03-10 |
Family
ID=16610301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21170993A Pending JPH0766399A (ja) | 1993-08-26 | 1993-08-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766399A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100473476B1 (ko) * | 2002-07-04 | 2005-03-10 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
-
1993
- 1993-08-26 JP JP21170993A patent/JPH0766399A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100473476B1 (ko) * | 2002-07-04 | 2005-03-10 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| US7009255B2 (en) | 2002-07-04 | 2006-03-07 | Samsung Electronics Co., Ltd. | Semiconductor device having punch-through structure off-setting the edge of the gate electrodes |
| US7259069B2 (en) | 2002-07-04 | 2007-08-21 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7268043B2 (en) | 2002-07-04 | 2007-09-11 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
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