JPH0945904A

JPH0945904A - 半導体装置およびその製造方法

Info

Publication number: JPH0945904A
Application number: JP19291495A
Authority: JP
Inventors: Nobuyuki Takenaka; 信之竹中
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1995-07-28
Filing date: 1995-07-28
Publication date: 1997-02-14

Abstract

(57)【要約】【課題】素子の微細化が進展してもパンチスルー現象
を完全に抑制できる半導体装置を実現する。【解決手段】シリコン基板１１上にエピタキシャルシ
リコン膜１４を形成し、ソース１７およびドレイン１８
をエピタキシャルシリコン膜１４とシリコン基板１１上
に形成し、エピタキシャルシリコン膜１４上にゲート絶
縁膜１５を介してゲート電極１６を形成している。さら
に、ゲート電極１６下方にあたるエピタキシャルシリコ
ン膜１４下のシリコン基板１１に溝１２を設け、その溝
１２に絶縁膜を埋め込んだ隔壁１３を形成している。ゲ
ート電極１６に閾値以上の電圧を印加したときにチャン
ネル領域がエピタキシャルシリコン膜１４に形成され、
その直下に、絶縁膜の隔壁１３を形成しているため、微
細ＭＯＳＦＥＴで発生するシリコン基板１１中を流れる
パンチスルー電流を確実に遮断することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＭＯＳ型電界効
果トランジスタ（以下「ＭＯＳＦＥＴ」と記す）やＭＯ
ＳＦＥＴを集積化したＭＯＳ型集積回路（以下「ＭＯＳ
ＬＳＩ」と記す）等の半導体装置およびその製造方法に
関するものである。

【０００２】

【従来の技術】近年、ＭＯＳＦＥＴを集積化したＭＯＳ
ＬＳＩの微細化の進展はめざましく、すでに０．５μｍ
ルールのＬＳＩが量産されている。しかしながら、ＭＯ
ＳＬＳＩを構成するＭＯＳＦＥＴ、素子分離、配線等の
微細化には種々の障害があり、従来のトレンドに沿って
ＭＯＳＬＳＩの微細化を進めるのが難しくなっている。

【０００３】

【発明が解決しようとする課題】従来の半導体装置のＭ
ＯＳＦＥＴを微細化した場合、短チャンネル効果の抑
制、特に図９に示すように、ソース１・ドレイン２間の
パンチスルー電流（矢印Ａで示す）を抑制するのが難し
くなる。パンチスルー現象は、ソース１・ドレイン２間
の距離を縮めた場合、ドレイン側の空乏層３とソース側
の空乏層４とがつながり、ゲート電極５に電圧を印加し
ない状態（すなわちＭＯＳＦＥＴがオフ状態）で漏れ電
流が流れてしまう現象である。このパンチスルー現象を
抑制するために、ドレイン領域の不純物拡散層の伝導
型、濃度、拡散深さ等を精密に制御するいわゆるドレイ
ンエンジニアリングが提唱されているが、ＭＯＳＦＥＴ
の微細化がさらに進展した場合、ドレインエンジニアリ
ングだけではパンチスルーを完全に止めることはできな
い。

【０００４】また、ＭＯＳＬＳＩでは、これまで周知の
ＬＯＣＯＳ法を用いた選択酸化膜でＭＯＳＦＥＴ間を分
離していたが、この方法の欠点として選択酸化膜部分が
マスクサイズよりも横方向に拡がる問題（いわゆるバー
ズビーク部分の酸化膜の張り出し）がある。この問題を
解決するためにトレンチ分離等、種々の方法が考案され
ているが、ＬＯＣＯＳ法に比べてプロセスが大幅に複雑
化し、製造コストがアップするという課題があった。

【０００５】この発明の目的は、素子の微細化が進展し
てもパンチスルー現象を完全に抑制できる半導体装置お
よびその製造方法を提供することである。また、この発
明の他の目的は、素子の微細化が進展してもパンチスル
ー現象を完全に抑制できるとともに、プロセスを複雑化
することなく微細な素子分離を実現できる半導体装置お
よびその製造方法を提供することである。

【０００６】

【課題を解決するための手段】請求項１記載の半導体装
置は、一導電型の半導体基板上に形成した溝と、この溝
に埋め込んだ絶縁体からなる隔壁と、この隔壁上および
半導体基板上に形成した半導体薄膜と、この半導体薄膜
を介して隔壁上に形成したゲート絶縁膜と、このゲート
絶縁膜上に形成したゲート電極と、このゲート電極を挟
む両側の少なくとも半導体薄膜中に形成した他導電型の
ソース・ドレインとを備えている。

【０００７】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、隔壁は、絶縁体の内部に導電
体を埋め込んだことを特徴とする。請求項３記載の半導
体装置は、一導電型の半導体基板上の活性領域を取り巻
くように形成した素子分離用の溝と、この素子分離用の
溝に埋め込んだ絶縁体からなる素子分離用の隔壁と、活
性領域内の半導体基板上に形成したパンチスルー電流阻
止用の溝と、このパンチスルー電流阻止用の溝に埋め込
んだ絶縁体からなるパンチスルー電流阻止用の隔壁と、
このパンチスルー電流阻止用の隔壁上および半導体基板
上に形成した半導体薄膜と、この半導体薄膜を介してパ
ンチスルー電流阻止用の隔壁上に形成したゲート絶縁膜
と、このゲート絶縁膜上に形成したゲート電極と、この
ゲート電極を挟む両側の少なくとも半導体薄膜中に形成
した他導電型のソース・ドレインとを備えている。

【０００８】請求項４記載の半導体装置は、請求項３記
載の半導体装置において、素子分離用の隔壁およびパン
チスルー電流素子用の隔壁の少なくとも一方は、絶縁体
の内部に導電体を埋め込んだことを特徴とする。請求項
５記載の半導体装置は、請求項３または４記載の半導体
装置において、素子分離用の隔壁の幅をパンチスルー電
流素子用の隔壁の幅よりも広くしたことを特徴とする。

【０００９】請求項６記載の半導体装置の製造方法は、
一導電型の半導体基板上に溝を形成する工程と、溝に絶
縁膜を埋め込む工程と、エピタキシャル成長により半導
体基板および絶縁膜上に半導体薄膜を形成する工程と、
半導体薄膜を介して絶縁膜上にゲート絶縁膜およびゲー
ト電極を順次積層形成する工程と、ゲート電極を挟む両
側の少なくとも半導体薄膜中に他導電型のソース・ドレ
インを形成する工程とを含んでいる。

【００１０】請求項７記載の半導体装置の製造方法は、
一導電型の半導体基板上の活性領域を取り巻く素子分離
用の溝と活性領域内の半導体基板上に素子分離用の溝よ
り幅の狭いパンチスルー電流阻止用の溝とを形成する工
程と、素子分離用の溝およびパンチスルー電流阻止用の
溝に絶縁膜を埋め込む工程と、エピタキシャル成長によ
り半導体基板上およびパンチスルー電流阻止用の溝に埋
め込んだ絶縁膜上の全面を覆いかつ素子分離用の溝に埋
め込んだ絶縁膜上の一部分を覆うように半導体薄膜を形
成する工程と、半導体薄膜を介してパンチスルー電流阻
止用の溝に埋め込んだ絶縁膜上にゲート絶縁膜およびゲ
ート電極を順次積層形成する工程と、ゲート電極を挟む
両側の少なくとも半導体薄膜中に他導電型のソース・ド
レインを形成する工程とを含んでいる。

【００１１】この発明によれば、ゲート電極下方の半導
体薄膜にチャンネルが形成されるが、そのチャンネルの
直下に絶縁体からなる隔壁を形成することによって、素
子の微細化が進展してもソース・ドレイン間を流れるパ
ンチスルー電流を完全に抑止することができる。また、
チャンネルの直下の隔壁を、絶縁体の内部に導電体を埋
め込んだ構成とすることにより、ドレイン空乏層の電気
力線が導電体で遮断され、ソース側に伝搬しないので、
パンチスルー電流をより完全に抑止することができる。

【００１２】さらに、チャンネルの直下に形成したパン
チスルー電流阻止用の隔壁と、それと同様の隔壁を素子
分離用として形成することによって、素子の微細化が進
展してもパンチスルー現象を完全に抑制できるととも
に、プロセスを複雑化することなく微細な素子分離を実
現することができる。また、素子分離用の隔壁を、絶縁
体の内部に導電体を埋め込んだ構成とし、導電体を固定
電位に接続することにより、絶縁体と半導体基板との界
面の電位が安定し、素子分離能力が高められる。

【００１３】

【発明の実施の形態】以下、この発明の半導体装置にお
ける第１の実施の形態について、図面を参照しながら説
明する。図１は、この発明の半導体装置の第１の実施の
形態における断面図であり、Ｎチャンネル型ＭＯＳＦＥ
Ｔに適用した場合の要部断面図を示す。図１において、
１１はＰ型シリコン基板（半導体基板）、１２は溝、１
３は溝１２に形成した絶縁膜からなる隔壁、１４はエピ
タキシャルシリコン膜（半導体薄膜）、１５はゲート絶
縁膜、１６はゲート電極、１７はＮ型不純物拡散層から
なるソース、１８はＮ型不純物拡散層からなるドレイン
である。

【００１４】図１に示したこの実施の形態のＭＯＳＦＥ
Ｔは、シリコン基板１１上にエピタキシャルシリコン膜
１４を形成し、ソース１７およびドレイン１８をエピタ
キシャルシリコン膜１４とシリコン基板１１上に形成
し、エピタキシャルシリコン膜１４上にゲート絶縁膜１
５を介してゲート電極１６を形成している。さらに、ゲ
ート電極１６下方にあたるエピタキシャルシリコン膜１
４下のシリコン基板１１に溝１２を設け、その溝１２に
絶縁膜を埋め込んだ隔壁１３を形成している。

【００１５】この実施の形態によれば、ゲート電極１６
に閾値以上の電圧を印加した時に表面反転層（チャンネ
ル領域）がエピタキシャルシリコン膜１４に形成され、
その直下に、絶縁膜の隔壁１３が形成されているのが特
徴であり、この隔壁１３の存在により微細ＭＯＳＦＥＴ
で発生するシリコン基板１１中を流れるパンチスルー
（バルクパンチスルー）電流を確実に遮断することがで
きる。シリコン基板１１中を流れるバルクパンチスルー
電流を抑止する力は隔壁１３の深さに依存しており、シ
リコン基板１１の不純物濃度等にもよるが、隔壁１３の
深さとしては約１μｍ以上あることが望ましい。

【００１６】また、シリコン基板１１上および隔壁１３
上に形成されたエピタキシャルシリコン膜１４は上記の
表面反転層以上の厚さであれば、できるだけ薄い方がゲ
ート絶縁膜１５の直下を流れる表面パンチスルー電流を
抑止する力が強い。エピタキシャルシリコン膜１４の不
純物濃度にもよるが、図１に示したこの実施の形態の場
合、エピタキシャルシリコン膜１４の膜厚は約０．１μ
ｍ〜０．２μｍである。

【００１７】また、隔壁１３上のエピタキシャルシリコ
ン膜１４は、シリコン基板１１上に選択的に成長したエ
ピタキシャルシリコン膜１４が横方向に成長した膜であ
るが、シリコン基板１１上のエピタキシャルシリコン膜
１４よりも膜質が悪くなるので、隔壁１３の幅はできる
だけ狭くするのが望ましい。図１に示したこの実施の形
態の場合、ゲート電極１６の幅（ゲート長）が約０．５
μｍにあるのに対して、隔壁１３の幅は約０．１５μｍ
であるが、製造プロセスをもっと工夫すれば、さらに狭
くすることは可能である。

【００１８】また、図１に示した実施の形態では、ソー
ス１７，ドレイン１８となるＮ型不純物拡散層は、エピ
タキシャルシリコン膜１４およびシリコン基板１１表面
に形成されているが、このＮ型不純物拡散層の深さがエ
ピタキシャルシリコン膜１４の膜厚以下、すなわちソー
ス１７，ドレイン１８がエピタキシャルシリコン膜１４
にのみ形成されていても、この発明の効果が大きく変わ
ることはない。

【００１９】次に、この発明の半導体装置における第２
の実施の形態について、図面を参照しながら説明する。
図２は、この発明の半導体装置の第２の実施の形態にお
ける断面図であり、Ｎチャンネル型ＭＯＳＦＥＴに適用
した場合の要部断面図を示す。図２において、１１はＰ
型シリコン基板（半導体基板）、１２は溝、１４はエピ
タキシャルシリコン膜（半導体薄膜）、１５はゲート絶
縁膜、１６はゲート電極、１７はＮ型不純物拡散層から
なるソース、１８はＮ型不純物拡散層からなるドレイ
ン、１９は絶縁膜、２０はポリシリコン膜からなる導電
体である。

【００２０】図２に示した第２の実施の形態は、パンチ
スルー電流を隔壁で遮断する点は図１の実施の形態と同
じであるが、溝１２に埋め込んだ隔壁が、絶縁膜１９の
内部に導電体２０を形成している点が異なっている。図
１に示した隔壁１３は絶縁膜単体で形成されており、パ
ンチスルー電流の経路を遮断する効果を有するが、ドレ
イン空乏層が隔壁１３まで到達した場合に、空乏層の電
気力線を遮ることはできず、隔壁１３中を透過した電気
力線はソース側にまで拡がることになる。一方、図２に
示した隔壁は絶縁膜１９で覆われた導電体２０で形成さ
れているので、ドレイン空乏層が隔壁まで到達したとし
ても、導電体２０によって空乏層の電気力線を遮断する
ことが可能となる。このため、ドレイン空乏層の電気力
線はソース側に伝搬しないので、ソース・ドレイン間の
パンチスルーが発生することは絶無である。導電体２０
が電気力線を遮断する力は、導電体２０の伝導度に依存
しており、低抵抗ほど遮断する力が強い。図２に示した
この実施の形態の場合、導電体２０を構成するポリシリ
コン膜の不純物濃度は約１０²⁰ｃｍ^-3としているので、
電気伝導度は約１ｍΩ・ｃｍ以下である。

【００２１】また、図２に示した実施の形態において、
隔壁の深さ，幅およびエピタキシャルシリコン膜１４の
膜厚、さらにソース１７，ドレイン１８の深さについて
の要件は図１に示した実施の形態と同じである。次に、
この発明の半導体装置における第３の実施の形態につい
て、図面を参照しながら説明する。

【００２２】図３は、この発明の半導体装置の第３の実
施の形態における断面図であり、ＭＯＳＬＳＩに適用し
た場合のＮチャンネル型のＭＯＳＦＥＴと素子分離部分
について示した要部断面図である。図３において、１１
はＰ型シリコン基板（半導体基板）、１４はエピタキシ
ャルシリコン膜（半導体薄膜）、１５はゲート絶縁膜、
１６はゲート電極、１７はＮ型不純物拡散層からなるソ
ース、１８はＮ型不純物拡散層からなるドレイン、２１
は第２の溝（素子分離用の溝）、２２は第１の溝（パン
チスルー電流阻止用の溝）、２３は絶縁膜からなる第２
の隔壁（素子分離用の隔壁）、２４は絶縁膜からなる第
１の隔壁（パンチスルー電流阻止用の隔壁）である。

【００２３】図３に示すこの実施の形態では、第２の溝
２１と第２の隔壁２３はＭＯＳＦＥＴの活性領域を取り
巻くように形成されてあり、隣接するＭＯＳＦＥＴ間を
電気的に分離する素子分離領域の役割を果たす。この素
子分離領域の幅は第２の溝２１の幅で決定され、周知の
ＬＯＣＯＳ法で発生するバーズビークがないので、最小
幅の素子分離を実現できる。また、隣接する素子の間隔
は少なくとも隔壁の深さの２倍は確保できるので分離能
力は非常に高い。次に、第１の溝２２と第１の隔壁２４
は、ＭＯＳＦＥＴを取り巻く第２の溝２１を分断するよ
うに形成されてあり、この第１の隔壁２４の役割につい
ては図１に示した実施の形態の場合と全く同じである。
この第２の隔壁２３と第１の隔壁２４は役割は異なる
が、図３に示すように断面の形状（幅，深さ）を同じに
することは可能である。図３に示すこの実施の形態の場
合、それぞれの隔壁２３，２４は、幅が約０．１５μｍ
で、深さが約１μｍである。

【００２４】このようにこの実施の形態によれば、素子
分離用の第２の溝２１と第２の隔壁２３は、ＭＯＳＦＥ
Ｔのパンチスルー電流阻止用の第１の溝２２と第１の隔
壁２４と同時に形成することが可能となるので、バーズ
ビークのない且つ分離能力の優れた非常に狭い素子分離
がプロセスステップ数を増やすことなく、低コストで可
能となり、パンチスルー電流を抑制できる微細なＭＯＳ
ＦＥＴとプロセスを複雑化しない微細な素子分離を有す
る高密度ＭＯＳＬＳＩを実現できる。

【００２５】また、エピタキシャルシリコン膜１４は第
１の隔壁２４とシリコン基板１１上には形成されている
が、隣接するＭＯＳＦＥＴ間を電気的に絶縁するため、
図３に示すように、素子分離となる第２の隔壁２３上で
はエピタキシャルシリコン膜１４同士が連結されてない
ように形成する必要がある。図３においては第２の隔壁
２３の幅分だけエピタキシャルシリコン膜１４が分断さ
れているが、これは電気的に絶縁される幅であれば、第
２の隔壁２３の幅以上であっても、幅以下であっても一
向に差し支えない。

【００２６】また、図３に示すこの実施の形態におい
て、エピタキシャルシリコン膜１４の膜厚、さらにソー
ス１７，ドレイン１８の深さについての要件は図１に示
した実施の形態と同じである。次に、この発明の半導体
装置における第４の実施の形態について、図面を参照し
ながら説明する。

【００２７】図４は、この発明の半導体装置の第４の実
施の形態における断面図であり、ＭＯＳＬＳＩに適用し
た場合のＮチャンネル型のＭＯＳＦＥＴと素子分離部分
について示した要部断面図である。図４において、１１
はＰ型シリコン基板（半導体基板）、１４はエピタキシ
ャルシリコン膜（半導体薄膜）、１５はゲート絶縁膜、
１６はゲート電極、１７はＮ型不純物拡散層からなるソ
ース、１８はＮ型不純物拡散層からなるドレイン、２１
は第２の溝（素子分離用の溝）、２２は第１の溝（パン
チスルー電流阻止用の溝）、２５は絶縁膜、２６は導電
体である。

【００２８】図４に示すこの実施の形態のＭＯＳＬＳＩ
において、図３に示す実施の形態との違いは、図３に示
す実施の形態では、隔壁２３，２４が絶縁膜単層である
のに対して、図４に示すこの実施の形態では、溝２１，
２２に埋め込んだ隔壁が、絶縁膜２５の内部に導電体２
６を形成している点である。なお、図４に示すこの実施
の形態のＭＯＳＬＳＩにおいて、ＭＯＳＦＥＴ部分は図
２に示した実施の形態と同じ構成なので、その部分の構
成要素の要件は図２の実施の形態と全く同じである。

【００２９】図４に示したこの実施の形態の場合、図３
に示した実施の形態の効果に加え、第２の溝２１に形成
された導電体２６をＭＯＳＬＳＩ中の固定電位（例えば
接地電位）に接続すれば、絶縁膜２５とシリコン基板１
１界面の電位が安定するので、素子分離能力がさらに高
められることになる。また、図２に示した実施の形態の
効果が得られることは言うまでもない。

【００３０】次に、この発明の半導体装置における第５
の実施の形態について、図面を参照しながら説明する。
図５は、この発明の半導体装置の第５の実施の形態にお
ける断面図であり、ＭＯＳＬＳＩに適用した場合のＮチ
ャンネル型のＭＯＳＦＥＴと素子分離部分について示し
た要部断面図である。図５において、１１はＰ型シリコ
ン基板（半導体基板）、１４はエピタキシャルシリコン
膜（半導体薄膜）、１５はゲート絶縁膜、１６はゲート
電極、１７はＮ型不純物拡散層からなるソース、１８は
Ｎ型不純物拡散層からなるドレイン、２７は幅の狭い第
１の溝（パンチスルー電流阻止用の溝）、２８は幅の広
い第２の溝（素子分離用の溝）、２９は絶縁膜からなる
第１の隔壁（パンチスルー電流阻止用の隔壁）、３０は
絶縁膜からなる第２の隔壁（素子分離用の隔壁）であ
る。

【００３１】図５に示したこの実施の形態のＭＯＳＬＳ
Ｉは、図３に示したＭＯＳＬＳＩと基本的には同じ構成
である。但し、図３の実施の形態の場合、素子分離用の
溝２１とＭＯＳＦＥＴ部分のパンチスルー電流阻止用の
溝２２は同じ幅であるが、図５に示したこの実施の形態
の場合、素子分離用の溝２８の方がＭＯＳＦＥＴ部分の
パンチスルー電流阻止用の溝２７よりも幅が広く形成さ
れている点で異なっている。

【００３２】図５に示したこの実施の形態の場合、第１
の溝２７の幅は約０．１５μｍであるのに対して、第２
の溝２８の幅は約０．６μｍである。この第２の溝２８
の幅の最適値は、エピタキシャルシリコン膜１４をシリ
コン基板１１と第１の隔壁２９上に成長させたときに、
エピタキシャルシリコン膜１４の横方向成長によって、
第２の隔壁３０上においてエピタキシャルシリコン膜１
４同士が接続されないために必要な最小幅である。図５
に示したこの実施の形態の場合、エピタキシャルシリコ
ン膜１４の膜厚は約０．２μｍであり、エピタキシャル
シリコン１４膜の横方向成長はその膜厚とほぼ同程度で
あるので、第２の溝２８の幅（すなわち第２の隔壁３０
の幅）は約０．５μｍ以上あれば良いことになるが、こ
の実施の形態では余裕をもって、第２の溝２８の幅は
０．６μｍとした。このように、図５に示したこの実施
の形態では、エピタキシャルシリコン膜１４をシリコン
基板１１上と第１の隔壁２９上にのみ選択的に成長し、
第２の隔壁３０上の全面には成長しないように、それぞ
れの隔壁２９，３０の幅を適正化することで、図３に示
した実施の形態に比べて、素子分離用の隔壁３０上のエ
ピタキシャルシリコン膜１４を除去する工程が不要にな
る分、さらにプロセスステップ数を短縮することができ
る。

【００３３】次に、この発明の半導体装置における第６
の実施の形態について、図面を参照しながら説明する。
図６は、この発明の半導体装置の第６の実施の形態にお
ける断面図であり、ＭＯＳＬＳＩに適用した場合のＮチ
ャンネル型のＭＯＳＦＥＴと素子分離部分について示し
た要部断面図である。図６において、１１はＰ型シリコ
ン基板（半導体基板）、１４はエピタキシャルシリコン
膜（半導体薄膜）、１５はゲート絶縁膜、１６はゲート
電極、１７はＮ型不純物拡散層からなるソース、１８は
Ｎ型不純物拡散層からなるドレイン、２７は幅の狭い第
１の溝（パンチスルー電流阻止用の溝）、２８は幅の広
い第２の溝（素子分離用の溝）、３１は絶縁膜、３２は
第１の溝２７に埋め込まれた導電体、３３は第２の溝２
８に埋め込まれた導電体である。

【００３４】図６に示したこの実施の形態のＭＯＳＬＳ
Ｉは、基本的には図４のＭＯＳＬＳＩと同じ構成である
が、図４の実施の形態の場合、素子分離用の溝２１とＭ
ＯＳＦＥＴ部分のパンチスルー電流阻止用の溝２２は同
じ幅であるのに対して、図６に示したこの実施の形態の
場合、素子分離用の溝２８の方がＭＯＳＦＥＴ部分のパ
ンチスルー電流阻止用の溝２７よりも幅が広く形成され
ている点で異なっている。

【００３５】なお、図６において、絶縁膜３１で覆われ
た導電体３２，３３からなる隔壁の要件は図４に示した
実施の形態と同じであり、また第２の溝２８の幅が第１
の溝２７の幅よりも広い点に関する要件は図５の実施の
形態と同じである。したがって、この図６に示す実施の
形態では、図４の効果に加え、図５の効果が得られるこ
とは言うまでもない。

【００３６】なお、図４，図６の実施の形態では、素子
分離用の隔壁およびパンチスルー電流阻止用の隔壁の両
方が、絶縁膜の内部に導電体を形成している構成とした
が、どちらか一方が絶縁膜の内部に導電体を形成し、他
方を絶縁膜のみで形成してもよいことは言うまでもな
い。次に、この発明の半導体装置の製造方法の第１の実
施の形態について、図面を参照しながら説明する。

【００３７】図７は、この発明の半導体装置の製造方法
の第１の実施の形態における工程順断面図であり、この
発明の半導体装置の製造方法をＭＯＳＬＳＩに適用した
場合を示す。まず、図７（ａ）に示すように、シリコン
基板１１上に膜厚約３００ｎｍの第１のＣＶＤ酸化膜３
４を周知の方法で形成し、次にフォトリソグラフィー技
術にて溝形成部分の第１のＣＶＤ酸化膜３４を約０．５
μｍの幅で除去する。次に、第１のＣＶＤ酸化膜３４を
取り除いたシリコン基板１１表面と第１のＣＶＤ酸化膜
３４の表面および側壁に、膜厚約２００ｎｍの第２のＣ
ＶＤ酸化膜を形成し、全面に異方性エッチングを施し
て、第１のＣＶＤ酸化膜３４の側壁に第２のＣＶＤ酸化
膜からなるサイドウォール３５を形成する。この状態で
サイドウォール３５間の間隔は約０．１５μｍであっ
た。次に、第１のＣＶＤ酸化膜３４とサイドウォール３
５をマスクにして、シリコン基板１１を異方性エッチン
グして、深さ約１μｍの素子分離用の第２の溝２１およ
びパンチスルー電流阻止用の第１の溝２２を形成する。

【００３８】次に、図７（ｂ）に示すように、エッチン
グマスクとして使用した第１のＣＶＤ酸化膜３４および
サイドウォール３５を除去した後、シリコン基板１１上
および溝２１，２２中に膜厚約２００ｎｍの第３のＣＶ
Ｄ酸化膜を形成し、その後、異方性エッチングにてシリ
コン基板１１上に形成された第３のＣＶＤ酸化膜を除去
して、溝２１，２２中に第３のＣＶＤ酸化膜からなる素
子分離用の第２の隔壁２３およびパンチスルー電流阻止
用の第１の隔壁２４を形成する。次に、シリコン基板１
１および隔壁２３，２４上にＣＶＤ法にて膜厚約０．２
μｍのエピタキシャルシリコン膜１４を形成する。

【００３９】このエピタキシャル成長時、まず成長初期
にシリコン基板１１上にのみ選択的にエピタキシャルシ
リコン膜１４が成長するようにＣＶＤ条件を適正化す
る。図７に示したこの実施の形態の場合、ガスの体積比
（ＳｉＨ₄ガスの体積：ＨＣｌガスの体積）が（５：
１）〜（１０：１）程度、成長温度が約９５０度の条件
でシリコンの選択成長が実現できた。次のステップで、
エピタキシャルシリコン膜１４が隔壁２３，２４上に横
方向成長するようにＣＶＤ条件を適正化する。この実施
の形態の場合、上記の選択成長条件で横方向成長が実現
できた。最終的には膜厚約０．２μｍのエピタキシャル
シリコン膜１４を成長させたときに、隔壁２３，２４の
全面が横方向に成長したエピタキシャルシリコン膜１４
で完全に覆われるようにＣＶＤ条件を設定する。

【００４０】次に、図７（ｃ）に示すように、第２の隔
壁２３上部分のエピタキシャルシリコン膜１４を周知の
フォトリソグラフィー技術で除去する。図７（ｃ）では
隔壁２３直上のエピタキシャルシリコン膜１４だけが除
去されているが、第２の隔壁２３上を含むもっと幅広い
領域のエピタキシャルシリコン膜１４が除去されても一
向に差し支えない。

【００４１】次に、図７（ｄ）に示すように、エピタキ
シャルシリコン膜１４上に膜厚約１０ｎｍの酸化膜から
なるゲート絶縁膜１５と、その上に膜厚約３００ｎｍの
リンをドープしたポリシリコン膜からなるゲート電極１
６とを形成する。次に、ゲート電極１６をマスクにし
て、エピタキシャルシリコン膜１４中に、Ａｓイオンを
加速電圧２０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条件
で注入し、約８５０度でアニールしてＮ型不純物拡散層
であるソース１７とドレイン１８を形成することでＭＯ
ＳＬＳＩが完成する。このＭＯＳＬＳＩは、図３と同じ
ものである。

【００４２】このようにこの実施の形態によれば、素子
分離用の第２の溝２１と第２の隔壁２３は、ＭＯＳＦＥ
Ｔのパンチスルー電流阻止用の第１の溝２２と第１の隔
壁２４と同時に形成するので、プロセスステップ数を増
やすことなく、微細なＭＯＳＦＥＴと微細な素子分離を
有する高密度ＭＯＳＬＳＩを実現できる。なお、図７
（ｄ）に示したこの実施の形態の場合、ソース１７，ド
レイン１８となるＮ型不純物拡散層をシリコン基板１１
表面まで形成しているが、ソース１７，ドレイン１８と
なるＮ型不純物拡散層の拡散深さはエピタキシャルシリ
コン膜１４の膜厚以下であっても差し支えない。

【００４３】次に、この発明の半導体装置の製造方法の
第２の実施の形態について、図面を参照しながら説明す
る。図８は、この発明の半導体装置の製造方法の第２の
実施の形態における工程順断面図であり、この発明の半
導体装置の製造方法をＭＯＳＬＳＩに適用した場合を示
す。

【００４４】まず、図８（ａ）に示すように、シリコン
基板１１上に膜厚約３００ｎｍの第１のＣＶＤ酸化膜３
４を周知の方法で形成し、次にフォトリソグラフィー技
術にて第１の溝２７形成部分の第１のＣＶＤ酸化膜３４
を約０．５μｍの幅で除去するとともに、第２の溝２８
形成部分の第１のＣＶＤ酸化膜３４を約１μｍ弱の幅で
除去する。次に、第１のＣＶＤ酸化膜３４を取り除いた
シリコン基板１１表面と第１のＣＶＤ酸化膜３４の表面
および側壁に、膜厚約２００ｎｍの第２のＣＶＤ酸化膜
を形成し、全面に異方性エッチングを施して、第１のＣ
ＶＤ酸化膜３４の側壁に第２のＣＶＤ酸化膜からなるサ
イドウォール３５を形成する。この状態でサイドウォー
ル３５間の間隔は第１の溝２７形成部分で約０．１５μ
ｍ、第２の溝２８形成部分で約０．６μｍであった。次
に、第１のＣＶＤ酸化膜３４とサイドウォール３５をマ
スクにして、シリコン基板１１を異方性エッチングし
て、幅約０．１５μｍ、深さ約１μｍのパンチスルー電
流阻止用の第１の溝２７と、幅約０．６μｍ、深さ約１
μｍの素子分離用の第２の溝２８とを形成する。

【００４５】次に、図８（ｂ）に示すように、エッチン
グマスクとして使用した第１のＣＶＤ酸化膜３４および
サイドウォール３５を除去した後、シリコン基板１１上
および溝２７，２８中に膜厚約４００ｎｍの第３のＣＶ
Ｄ酸化膜を形成し、その後、異方性エッチングにてシリ
コン基板１１上に形成された第３のＣＶＤ酸化膜を除去
して、溝２７，２８中に第３のＣＶＤ酸化膜からなるパ
ンチスルー電流阻止用の幅の狭い第１の隔壁２９および
素子分離用の幅の広い第２の隔壁３０を形成する。次
に、シリコン基板１１および隔壁２９，３０上にＣＶＤ
法にて膜厚約０．２μｍのエピタキシャルシリコン膜１
４を形成する。

【００４６】このエピタキシャル成長時、まず成長初期
には、シリコン基板１１上にのみ選択的にエピタキシャ
ルシリコン膜１４が成長するようにＣＶＤ条件を適正化
する。図８に示したこの実施の形態の場合、ガスの体積
比（ＳｉＨ₄ガスの体積：ＨＣｌガスの体積）が（５：
１）〜（１０：１）程度、成長温度が約９５０度の条件
でシリコンの選択成長が実現できた。次のステップで、
エピタキシャルシリコン膜１４が隔壁２９，３０上に横
方向成長するようにＣＶＤ条件を適正化する。この実施
の形態の場合、上記の選択成長条件で横方向成長が実現
できた。最終的には膜厚約０．２μｍのエピタキシャル
シリコン膜１４を成長させたときに、幅の狭い第１の隔
壁２９の全面が横方向に成長したエピタキシャルシリコ
ン膜１４で完全に覆われ、且つ幅の広い第２の隔壁３０
上は端部が横方向成長でエピタキシャルシリコン膜１４
で覆われるものの、中央部まではエピタキシャルシリコ
ン膜１４が到達しないようにＣＶＤ条件を設定する。

【００４７】次に図８（ｃ）に示すように、エピタキシ
ャルシリコン膜１４上に膜厚約１０ｎｍの酸化膜からな
るゲート絶縁膜１５と、その上に膜厚約３００ｎｍのリ
ンをドープしたポリシリコン膜からなるゲート電極１６
とを形成する。次に、ゲート電極１６をマスクにして、
エピタキシャルシリコン膜１４中に、Ａｓイオンを加速
電圧２０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条件で注
入し、約８５０度でアニールしてＮ型不純物拡散層であ
るソース１７とドレイン１８を形成することでＭＯＳＬ
ＳＩが完成する。このＭＯＳＬＳＩは、図５と同じもの
である。

【００４８】なお、図８（ｃ）に示したこの実施の形態
の場合、ソース１７，ドレイン１８となるＮ型不純物拡
散層をシリコン基板１１表面まで形成しているが、ソー
ス１７，ドレイン１８となるＮ型不純物拡散層の拡散深
さはエピタキシャルシリコン膜１４の膜厚以下であって
も差し支えない。このように、この図８に示した実施の
形態では、第１の隔壁２９の幅と第２の隔壁３０の幅、
エピタキシャルシリコン膜１４の成長条件（膜厚、ガス
比、成長温度等）を適正化することで、第１の隔壁２９
上にはエピタキシャルシリコン膜１４が成長し、第２の
隔壁３０上の中央部には成長しないようにできるので、
図７に示した実施の形態では必要であった図７（ｃ）の
エピタキシャルシリコン膜１４の選択的な除去工程が不
要になる。

【００４９】

【発明の効果】以上のようにこの発明によれば、ゲート
電極下方の半導体薄膜にチャンネルが形成されるが、そ
のチャンネルの直下に絶縁体からなる隔壁を形成するこ
とによって、素子の微細化が進展してもソース・ドレイ
ン間を流れるパンチスルー電流を完全に抑止することが
できる。また、チャンネルの直下の隔壁を、絶縁体の内
部に導電体を埋め込んだ構成とすることにより、ドレイ
ン空乏層の電気力線が導電体で遮断され、ソース側に伝
搬しないので、パンチスルー電流をより完全に抑止する
ことができる。

【００５０】さらに、チャンネルの直下に形成したパン
チスルー電流阻止用の隔壁と、それと同様の隔壁を素子
分離用として形成することによって、素子の微細化が進
展してもパンチスルー現象を完全に抑制できるととも
に、プロセスを複雑化することなく微細な素子分離を実
現することができる。また、素子分離用の隔壁を、絶縁
体の内部に導電体を埋め込んだ構成とし、導電体を固定
電位に接続することにより、絶縁体と半導体基板との界
面の電位が安定し、素子分離能力が高められる。

【図面の簡単な説明】

【図１】この発明の半導体装置の第１の実施の形態にお
ける断面図。

【図２】この発明の半導体装置の第２の実施の形態にお
ける断面図。

【図３】この発明の半導体装置の第３の実施の形態にお
ける断面図。

【図４】この発明の半導体装置の第４の実施の形態にお
ける断面図。

【図５】この発明の半導体装置の第５の実施の形態にお
ける断面図。

【図６】この発明の半導体装置の第６の実施の形態にお
ける断面図。

【図７】この発明の半導体装置の製造方法の第１の実施
の形態における工程順断面図。

【図８】この発明の半導体装置の製造方法の第２の実施
の形態における工程順断面図。

【図９】従来の半導体装置であるＭＯＳＦＥＴのパンチ
スルー状態の説明図。

【符号の説明】

１１シリコン基板１２，２１，２２，２７，２８溝１３，２３，２４，２９，３０隔壁１４エピタキシャルシリコン膜１５ゲート絶縁膜１６ゲート電極１７ソース１８ドレイン１９，２５，３１絶縁膜２０，２６，３２，３３導電体

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板上に形成した溝
と、この溝に埋め込んだ絶縁体からなる隔壁と、この隔
壁上および前記半導体基板上に形成した半導体薄膜と、
この半導体薄膜を介して前記隔壁上に形成したゲート絶
縁膜と、このゲート絶縁膜上に形成したゲート電極と、
このゲート電極を挟む両側の少なくとも前記半導体薄膜
中に形成した他導電型のソース・ドレインとを備えた半
導体装置。
【請求項２】隔壁は、絶縁体の内部に導電体を埋め込
んだことを特徴とする請求項１記載の半導体装置。
【請求項３】一導電型の半導体基板上の活性領域を取
り巻くように形成した素子分離用の溝と、この素子分離
用の溝に埋め込んだ絶縁体からなる素子分離用の隔壁
と、前記活性領域内の半導体基板上に形成したパンチス
ルー電流阻止用の溝と、このパンチスルー電流阻止用の
溝に埋め込んだ絶縁体からなるパンチスルー電流阻止用
の隔壁と、このパンチスルー電流阻止用の隔壁上および
前記半導体基板上に形成した半導体薄膜と、この半導体
薄膜を介して前記パンチスルー電流阻止用の隔壁上に形
成したゲート絶縁膜と、このゲート絶縁膜上に形成した
ゲート電極と、このゲート電極を挟む両側の少なくとも
前記半導体薄膜中に形成した他導電型のソース・ドレイ
ンとを備えた半導体装置。
【請求項４】素子分離用の隔壁およびパンチスルー電
流素子用の隔壁の少なくとも一方は、絶縁体の内部に導
電体を埋め込んだことを特徴とする請求項３記載の半導
体装置。
【請求項５】素子分離用の隔壁の幅をパンチスルー電
流素子用の隔壁の幅よりも広くしたことを特徴とする請
求項３または４記載の半導体装置。
【請求項６】一導電型の半導体基板上に溝を形成する
工程と、前記溝に絶縁膜を埋め込む工程と、エピタキシ
ャル成長により前記半導体基板上および前記絶縁膜上に
半導体薄膜を形成する工程と、前記半導体薄膜を介して
前記絶縁膜上にゲート絶縁膜およびゲート電極を順次積
層形成する工程と、前記ゲート電極を挟む両側の少なく
とも前記半導体薄膜中に他導電型のソース・ドレインを
形成する工程とを含む半導体装置の製造方法。
【請求項７】一導電型の半導体基板上の活性領域を取
り巻く素子分離用の溝と前記活性領域内の半導体基板上
に前記素子分離用の溝より幅の狭いパンチスルー電流阻
止用の溝とを形成する工程と、前記素子分離用の溝およ
び前記パンチスルー電流阻止用の溝に絶縁膜を埋め込む
工程と、エピタキシャル成長により前記半導体基板上お
よびパンチスルー電流阻止用の溝に埋め込んだ絶縁膜上
の全面を覆いかつ前記素子分離用の溝に埋め込んだ絶縁
膜上の一部分を覆うように半導体薄膜を形成する工程
と、前記半導体薄膜を介して前記パンチスルー電流阻止
用の溝に埋め込んだ絶縁膜上にゲート絶縁膜およびゲー
ト電極を順次積層形成する工程と、前記ゲート電極を挟
む両側の少なくとも前記半導体薄膜中に他導電型のソー
ス・ドレインを形成する工程とを含む半導体装置の製造
方法。