JP2009503847A - 自己整合トレンチ分離を用いた電界低減ｄｍｏｓ - Google Patents

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Abstract

電子デバイスの製造方法および結果として生じる電子デバイスを提供する。方法は、シリコン・オン・インシュレータ基板（２０１、２０３、２０５）の最上の側にゲート酸化物（２１７）を形成するステップと、ゲート酸化物（２１７）の上に第１のポリシリコン層（２１９）を形成するステップと、第１のポリシリコン層（２１９）の上に第１の二酸化シリコン層（２２１）を形成するステップとを備える。そして第１の二酸化シリコン層（２２１）の上に第１の窒化シリコン層（２２３）を形成し、続いて第２の二酸化シリコン層を形成する。先の誘電体層のすべてを貫通してＳＯＩ基板（２０１、２０３、２０５）内へ浅いトレンチをエッチングする。エッチングされたトレンチを他の誘電体層（たとえば二酸化シリコン）（２３９）で充填し、平坦化する。先の誘電体層の各々を除去し、誘電体層の最上側壁区域を、後で適用されるポリシリコンゲート区域との接触のために露出させておく。側壁区域の形成によりフィールド酸化物の全厚みが保証され、それによって、電界が低減され、かつゲート領域とドリフト領域との間のキャパシタンスが低減されたデバイスが生成される。

Description

発明は電子半導体装置および製造方法に関し、特に、自己整合トレンチ分離技術を用いることによって電界および他の悪影響を低減するための半導体装置およびその製造方法に関する。
エレクトロニクス業界は、よりコンパクトな面積でより高機能のデバイスを実現するために半導体技術の進歩に依拠し続けている。多くの応用例にとって、より高機能のデバイスを実現するには多数の電子デバイスを単一のシリコンダイに集積する必要がある。シリコンウェハの所与の面積当たりの電子デバイスの数が増えるにつれ、採用される製造プロセスはより困難になる。
半導体業界において継続中の研究の重要な主題は、集積回路で用いられるデバイスの寸法の低減である。金属酸化物半導体（ＭＯＳ）トランジスタなどのプレーナトランジスタは、高密度集積回路で用いるのに特に適している。ＭＯＳトランジスタおよび他のアクティブデバイスのサイズが縮小するにつれ、各デバイスのソース／ドレイン／ゲート電極の、およびチャネル領域の寸法も同じ分だけ縮小する必要がある。
ＭＯＳトランジスタを製造する際、ソースおよびドレイン電極を典型的に濃くドープしてデバイスの寄生抵抗を低減する。ドーピングによってコンダクタンスが改良されるが、同時に寄生キャパシタンスが増加し、破壊電圧が低下する。多くの先行技術のデバイスは、薄くドープされたドレイン（ＬＤＤ）領域をチャネル領域の両側、つまりチャネル領域とソース／ドレイン電極との間に介在させる。ＬＤＤ領域により、ＭＯＳデバイスが適切な破壊電圧を生じさせることができる。しかしＬＤＤ領域は、トランジスタがオンになるとソースとドレインとの間の抵抗も増加させる。この増加した寄生抵抗のためにトランジスタの切換速度および導電能力が劣化する。またＬＤＤ領域が必要になると製造にプロセス工程も追加され、コストおよび信頼性の両方に悪影響を及ぼす。
高速信号のゲーティングおよび増幅を制御するのに好適なＭＯＳトランジスタは、低い寄生キャパシタンス、低い寄生抵抗、および搬送される信号よりも大きい破壊電圧を有する必要がある。これらの性能パラメータは、ＭＯＳトランジスタ製造の当業者に周知である設計トレードオフを表わす。
大抵の先行技術のＭＯＳトランジスタは、その上にあるゲート電極と実質的に同じサイズのチャネル領域を有する。チャネル領域のサイズおよび形状は、ゲート電極の堆積後に、ソース／ドレイン電極およびＬＤＤ領域を形成するためにゲート電極の下のシリコンにドーパントを注入した直接的な結果である。そのようなプロセスで形成される幅広のチャネル領域は、トランジスタの性能に望ましくない特性を与えてしまう。ドレイン電流はチャネルの長さに反比例することが一般に認められている。
ＤＭＯＳ（二重拡散金属酸化物半導体）トランジスタは、拡散を用いてトランジスタ領域を形成するＭＯＳＦＥＴ（金属オン半導体電界効果トランジスタ）の一種として周知であり、典型的な応用例はパワートランジスタである。そのようなデバイスは自動車の電気系統、電源、および電力管理応用例などの応用例において広く使用されている。
ＤＭＯＳトランジスタでは、チャネル長は、Ｎ＋ソース領域ドーパント（典型的に砒素またはリン）と比較してより高いＰボディ領域ドーパント（典型的にホウ素）の拡散率に
よって決定される。ボディ領域によって規定されるようなチャネルは、薄くドープされたドリフト領域の上にある。ＤＭＯＳトランジスタは非常に短いチャネルを有することができ、チャネル長を決定するのに典型的にフォトリソグラフィに依存しない。そのようなＤＭＯＳトランジスタは、濃くドープされたＰボディシールドのため良好なパンチスルー制御を有する。薄くドープされたドリフト領域は一様電界を維持することによってチャネル領域両端の電圧降下を最小限に抑え、速度飽和を達成する。ドレイン領域近傍の電界はドリフト領域内と同一なので、アバランシェ破壊、増倍、および酸化物チャージングが従来のＭＯＳＦＥＴと比較して低減される。
１つの種類のＤＭＯＳトランジスタでは、トレンチを用いてゲート構造を形成する。これらのトランジスタは典型的に、＜１００＞方向に向いたシリコン基板（ウェハ）上に形成され、異方性エッチングを用いてトレンチを形成する。＜１００＞シリコン内へエッチングされると、トレンチは５４．７度の側壁勾配を有する。ドーピング分布は上述のＤＭＯＳトランジスタと同一である。２つのチャネルは、エッチングされたトレンチの各側に１つずつ位置する。デバイスは、共通のドレインコンタクトを基板の底部に有する。多くのデバイスを並列に接続可能なため、ＤＭＯＳトランジスタは高電流および高電力を処理可能であり、したがって先に説明したような電力切換の応用例に好適である。
長年にわたり、パワーＭＯＳＦＥＴデバイスの製造のために多くの異なるプロセスが用いられてきた。これらのプロセスは一般的に深い拡散プロセスである。薄い酸化物層と１列に並び、導電性ポリシリコンで充填されてトランジスタゲート構造を形成するトレンチを基板内に有するそのようなトランジスタの形成は周知である。
図１を参照して、１つの先行技術のＭＯＳデバイス１００の断面図は、シリコン基板１０１、ｎウェル１０３、閾値インプラント１０５、ゲート酸化物１０７、下地酸化物１０９、浅いトレンチ分離（ＳＴＩ）酸化物１１１、ゲートポリシリコン領域１１３、および結果として生じるゲート回り込み領域１１５を含む。ゲート回り込み領域１１５は、当該技術分野において周知のように、ＳＴＩ酸化物１１１の周縁部に「ディボット」を生じる同時ＭＯＳ処理技術の結果である。しかしゲート回り込み領域１１５は、ＭＯＳデバイスの性能に少なくとも以下の悪影響を及ぼす。すなわち、（１）デバイスのゲート領域とドリフト領域との間の絶縁電圧が低下し、かつ（２）ディボットがゲート領域とドリフト領域との間に高キャパシタンス領域を生成し、それによって高い局所電界を作り出す。したがって必要とされるのは、処理の際にディボットを排除することによってゲート回り込み領域の悪影響を取除きつつＭＯＳデバイスを生成するための経済的な方法である。
発明の要約
この発明は、１つの実施例において、ここで説明される方法を用いて製造される半導体電子デバイスである。半導体電子デバイスはたとえば、浅いトレンチ分離特徴を含むソース、ドレイン、およびゲートを有する電界低減ＤＭＯＳである。浅いトレンチ分離特徴はトレンチ充填誘電体を有し、トレンチ充填誘電体は、本質的にフィールド酸化物の全厚みを維持する。フィールド酸化物の全厚みは、ポリシリコンゲート層と導通するトレンチ充填誘電体の最上側壁区域を有することによって部分的に形成され、それによって先行技術のゲート回り込み区域が排除される。
この発明は電子デバイスを製造する方法でもある。方法はたとえば、シリコン・オン・インシュレータ基板の最上側にゲート酸化物を形成するステップと、ゲート酸化物の上に第１のポリシリコン層を形成するステップと、第１のポリシリコン層の上に第１の二酸化
シリコン層を形成するステップとを含む。そして、第１の二酸化シリコン層の上に第１の窒化シリコン層を形成する。第１の窒化物層が選択されるのは、後の処理工程において二酸化シリコン層とは異なる速度で窒化物をエッチングするために高い選択率のエッチャントを使用できるからである。そして、第１の窒化物の上に第２の二酸化シリコン層を形成する。先の誘電体層のすべてを貫通してＳＯＩ基板内へ浅いトレンチをエッチングする。エッチングされたトレンチを他の誘電体層（たとえば二酸化シリコン）で充填する。誘電体層（すなわちトレンチ充填物）を、窒化物層の最上面と実質的に同一平面になるよう平坦化する。そして先の誘電体層の各々を除去し、誘電体層の最上側壁区域を残す。側壁区域によりフィールド酸化物の全厚みが保証され、それによって、電界が低減され、かつゲート領域とドリフト領域との間のキャパシタンスが低減されたデバイスが生成される。
上述の属性および処理方法により、この発明はとりわけ、注入されたキャリアの軌跡を劣化させることなく、またはキャリアをデバイスのボディ内へ深く押込むことなく、先行技術よりも高いゲート領域とドリフト領域との間の絶縁電圧を達成することが可能である。また、結果として生じるデバイスの構造により、「ゲート回り込み」が排除されてデバイスのゲート領域とドリフト領域との間のキャパシタンスが大幅に低減可能となり、それによって局所電界が低減される。
図２Ａを参照して、この発明の例示的なプロセスは始まりにシリコン・オン・インシュレータ（ＳＯＩ）技術を利用し、基板２０１、酸化物絶縁層２０３、およびＳＯＩ層２０５を含む。ＳＯＩ層２０５上に遮蔽酸化物２０９を熱的に成長させるか、または堆積する。パターニングおよびエッチングされたフォトレジスト層２１１は、イオン注入工程のためのマスクを提供する。特定的な実施例では、ホウ素原子２１３の濃度により後退ｐウェル２０７が形成され、これによりＮＭＯＳデバイス用のボディが形成される。当業者であれば、同様のｐウェル区域を生成するのに拡散などの他のドーピング技術も容易に採用できることを認識するであろう。
この例示的な実施例では、基板２０１はシリコンウェハである。代替的に、基板２０１は他のＩＶ族元素半導体か、または化合物半導体（たとえばＩＩＩ〜Ｖ族またはＩＩ〜ＶＩ族）であってもよい。基板２０１は代替的に、フォトマスクブランクなどの非半導体であり得る。
図２Ｂにおいて、パターニングおよびエッチングされたフォトレジスト層２１１および遮蔽酸化物２０９（両者とも図２Ｂには図示せず）の除去後に、追加的なドーパント区域が追加されている。追加的なドーパント区域は、ｎウェル２１５および閾値増大インプラント２０８を含む。さらに、ゲート酸化物２１７、第１のポリシリコン層２１９、第１の酸化物層２２１、および窒化シリコン層２２３が、当業者にすべて公知のさまざまな技術によって堆積されている。第１のポリシリコン層２１９、第１の酸化物層２２１、および窒化シリコン層２２３はアクティブスタックを構成する。
特定的な実施例では、ゲート酸化物２１７を異なる領域においてさまざまな厚みに、一般的に２０Åから５０Åの厚みに熱的に成長させ、および／またはエッチングする。第１のポリシリコン層２１９は化学気相成長法（ＣＶＤ）によって約１２００Åの厚みに堆積され、第１の酸化物層２２１は熱的に成長して厚みは約９０Åである。窒化シリコン層２２３はＣＶＤプロセスによって堆積され、厚みは約１２００Åである。
アクティブスタック（すなわち第１のポリシリコン層２１９、第１の酸化物層２２１、および窒化シリコン層２２３）の上に、第２の酸化物層２２５およびフォトレジスト層２２４がパターニングおよびエッチングされ、次の浅いトレンチ分離（ＳＴＩ）プロセス（
以下に説明）のためのハードマスクとして作用する。第２の酸化物層２２５は高密度プラズマ（ＨＤＰ）−増大ＣＶＤで形成されてもよく、平均的な厚みは約２０００Åであり、次のＳＴＩプロセスの準備としてドライエッチング（たとえば反応性イオンエッチング）される。
図２Ｃにおいて、ＳＴＩプロセスの一部として、アクティブスタックおよびゲート酸化物２１７を貫通してＳＯＩ層２０５内へ浅いトレンチ２２７がエッチングされている。フォトレジスト層２２４（図２Ｃには図示せず）を次に除去する。浅いトレンチ２２７の露出した側壁上に下地酸化物２３５（図２Ｄ）を、続いて第３のフォトレジスト層２２９を堆積または成長させる。そして第３のフォトレジスト層２２９を（図２Ｄに示されるように）パターニングおよびエッチングし、第２のイオン注入２３１を行なって、ｐフィールドインプラント２３３を生成する。そして第３のフォトレジスト層２２９を取除き、第２の下地酸化物２３７（図２Ｅ）を堆積する。特定的な実施例では、第２の下地酸化物２３７はテトラエチルオルトシラン（ＴＥＯＳ）の熱分解酸化によって約２００Åの厚みに成長した二酸化シリコンである。そして第３の酸化物層２３９を（たとえばＨＤＰ−ＣＶＤプロセスによって約９０００Åに）等角的に堆積し、浅いトレンチ充填物を提供する。第３の酸化物層２３９を（典型的に二酸化シリコンと窒化シリコンとの間の高い選択率を有するエッチャントで）エッチングして第１のトレンチ２４１および第２のトレンチ２４３を生成し、続いてケミカルメカニカルプラナリゼーション（ＣＭＰ）プロセス工程を実行する。ＣＭＰプロセス工程は、窒化シリコン層２２３の最上部で止まる（図２Ｆ）。
図２Ｇを参照して、第２のトレンチ２４３をエッチングして、ｐフィールドインプラント２３３、ｐウェル２０７、およびＳＯＩ層２０５を少なくとも部分的に貫通して延在させる。特定的な実施例では、第２のトレンチ２４３を酸化物絶縁層２０３の最上面へ延在させる。そして、延在する第２のトレンチ２４３の下部の露出したシリコン側壁上に第３の下地酸化物２４５（図２Ｈ）を熱的に成長させる。
図２Ｉを参照して、等角のＴＥＯＳ層２４７を（たとえば約２０００Åの厚みに）堆積し、その後ブランケットポリシリコン層２４９Ａを堆積する。ブランケットポリシリコン層２４９Ａは、たとえば５０００Åの厚みに堆積される。そしてブランケットポリシリコン層２４９Ａをエッチングし（図２Ｊ）、深いトレンチ充填プラグ２４９Ｂを残す。次のＨＤＰ−ＣＶＤ酸化物層２５１Ａを約７０００Åの厚みに堆積する（図２Ｋ）。追加的なＣＭＰ工程でウェハを平坦化し、窒化シリコン層２２３上で平坦化を止める（図２Ｌ）。ＨＤＰ−ＣＶＤ酸化物層２５１Ａの酸化物の残余２５１Ｂは、（今は充填された）第２のトレンチ２４３内上方にとどまり、深いトレンチポリシリコンプラグ２４９Ｂに接触している。
ＣＭＰの後、窒化シリコン層２２３を（たとえば熱リン酸によって）エッチングし、（第２の下地酸化物２３７および第３の酸化物層２３９で構成される）浅いトレンチ分離区域の上部を部分的に露出させておく（図２Ｍ）。バッファ付酸化物エッチングディップパックにより第１の酸化物層２２１の残りの部分を除去し、ＳＴＩ角２５３の最上端縁に丸みを帯びた区域を設ける（図２Ｎ）。
図２Ｏにおいて、第２のポリシリコン層２５５を（たとえば約２０００Åの厚みに）堆積し、パターニングし、かつエッチングする。第２のポリシリコン層２５５は、ＭＯＳデバイスのゲート区域を形成することになる。
図２Ｐを参照して、ＭＯＳデバイスの製造は、ｎ型の薄くドープされたドレイン（ＮＬＤＤ）インプラント２６５、ソース区域ｎ型ソース−ドレイン（ＮＳＤ）インプラント２６７、およびドレイン区域ＮＳＤインプラント２６９を追加することによって進行する。
酸化物絶縁層２７１を第２のポリシリコン層２５５に追加し、窒化物側壁スペーサ２５７をポリシリコン層２５５の周縁部に追加し、厚い誘電体２７３を堆積する。コンタクトビア２５９、２６１、２６３を、ドレイン、ゲート、およびソースコンタクト用にそれぞれ規定する。ビア２５９、２６１、２６３の各々を次にタングステンで充填してコンタクトを完成する。これらの最終製造プロセスのすべては当業者に公知である。
図３を参照して、図２ＰのＭＯＳデバイスの一部３００は、ＭＯＳデバイスのゲート領域とドリフト領域との間のキャパシタンスが先行技術のＭＯＳデバイス１００（図１）の同様の領域と比較して大幅に減少した第１の区域３０１を示す。さらに、この発明の製造技術を利用することによって先行技術のＭＯＳデバイス１００のゲート回り込み１１５が排除されている。また、図３の第２の区域３０３は、フィールド酸化物の全厚みが維持されていることを示す。フィールドの全厚みは、この発明のＭＯＳデバイスの性能特性を最適化する助けとなる。
上記の明細書では、特定的な実施例を参照してこの発明を説明してきた。たとえば、さまざまなドーピングプロセスを注入の観点から説明する。当業者であれば、拡散などの他のドーピングプロセスを注入プロセスの代わりに用いることができることを認識するであろう。また、さまざまな層が、たとえば二酸化シリコンなどの所与の材料で構成されているとして規定され得る。当業者であれば、他の誘電体材料をしばしば代用できることを認識するであろう。たとえば、隣接する誘電体層の各々が異なるエッチング速度を有する限り、二酸化シリコン層は窒化シリコン層と相互交換可能である（たとえば、高い選択性ウェットエッチングプロセスは、窒化シリコンよりも急速に二酸化シリコンをエッチングするであろうし、逆もまた同様である）。また、特性がすべて互いにある程度同様（たとえば絶縁破壊または誘電率）であっても、さまざまな種類の二酸化シリコンを用いてもよい。したがって、熱成長、化学気相成長法、またはＴＥＯＳ技術によって形成される二酸化シリコン層はこの発明の適用例に対して同様であると考えられ得る。したがって、添付の特許請求の範囲に記載されるようなこの発明の広範な思想および範囲から逸脱することなく、さまざまな修正および変更が本発明になされ得ることが明白であろう。したがって、明細書および図面は限定的ではなく例示的に見なされるべきである。
先行技術のＭＯＳデバイスのゲート領域の断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 この発明の例示的な製造技術を用いて製造される電界低減ＭＯＳデバイスの断面図である。 図２ＰのＭＯＳデバイスのゲート領域の一部を示す図である。

Claims (24)

  1. 電子デバイスを製造する方法であって、
    基板の最上側にゲート酸化物を形成するステップと、
    前記ゲート酸化物の上に第１のポリシリコン層を形成するステップと、
    前記第１のポリシリコン層の上に第１の誘電体層を形成するステップとを備え、前記第１の誘電体層は第１の誘電型であり、前記方法はさらに
    前記第１の誘電体層の上に第２の誘電体層を形成するステップを備え、前記第２の誘電体層は、前記第１の誘電体層とは異なる速度で選択的にエッチングされ得る材料で構成され、前記方法はさらに
    前記第２の誘電体層の上に第３の誘電体層を形成するステップを備え、前記第３の誘電体層は前記第１の誘電体層と同一または同様の誘電体であり、前記方法はさらに
    前記ゲート酸化物層、前記ポリシリコン層、前記誘電体層の各々を貫通して前記基板内へ浅いトレンチをエッチングするステップと、
    エッチングされた前記トレンチを第４の誘電体層で充填するステップと、
    前記第４の誘電体層を、前記第３の誘電体層の最上面と実質的に同一平面になるよう形成するステップと、
    前記第１の誘電体層を除去するステップと、
    前記第２の誘電体層を除去するステップと、
    前記第３の誘電体層を除去するステップとを備え、前記第１、第２、および第３の誘電体層の除去により前記第４の誘電体層の最上側壁区域が露出し、前記方法はさらに
    第２のポリシリコン層を形成するステップを備える、方法。
  2. 前記基板は半導体材料で構成される、請求項１に記載の方法。
  3. 前記基板はシリコン・オン・インシュレータである、請求項１に記載の方法。
  4. 前記トレンチを前記第４の誘電体層で充填する前に、前記浅いトレンチの底部および側壁上に下地誘電体層を形成するステップと、
    前記第４の誘電体を形成した後にケミカルメカニカルプラナリゼーション工程を実行して平坦化を行なうステップと、
    前記第１の誘電体層を除去した後にＴＥＯＳ層を堆積するステップと、
    前記ＴＥＯＳ層を、前記第４の誘電体層の最上部の頂部まで平坦化するステップとをさらに備える、請求項１に記載の方法。
  5. 前記第４の誘電体層は、ゲート回り込みが形成されないように形成される、請求項１に記載の方法。
  6. 前記第１の誘電体層は二酸化シリコンで構成される、請求項１に記載の方法。
  7. 前記第２の誘電体層は窒化シリコンで構成される、請求項１に記載の方法。
  8. 前記第３の誘電体層は二酸化シリコンで構成される、請求項１に記載の方法。
  9. 前記第４の誘電体層は二酸化シリコンで構成される、請求項１に記載の方法。
  10. 前記エッチングするステップは、前記第３の誘電体層と前記第２の誘電体層との間の高い選択率を有するエッチャントを用いて実行される、請求項１に記載の方法。
  11. 電子デバイスを製造する方法であって、
    基板の最上側にゲート酸化物を形成するステップと、
    前記ゲート酸化物の上に第１のポリシリコン層を形成するステップと、
    前記第１のポリシリコン層の上に第１の誘電体層を形成するステップとを備え、前記第１の誘電体層は第１の誘電型であり、前記方法はさらに
    前記第１の誘電体層の上に第２の誘電体層を形成するステップを備え、前記第２の誘電体層は、前記第１の誘電体層とは異なる速度で選択的にエッチングされ得る材料で構成され、前記方法はさらに
    前記第２の誘電体層の上に第３の誘電体層を形成するステップを備え、前記第３の誘電体層は前記第１の誘電体層と同一または同様の誘電体であり、前記方法はさらに
    前記ゲート酸化物層、前記ポリシリコン層、前記誘電体層の各々を貫通して前記基板内へ浅いトレンチをエッチングするステップと、
    エッチングされた前記トレンチを第４の誘電体層で充填するステップと、
    前記第４の誘電体層を、前記第３の誘電体層の最上面と実質的に同一平面になるよう形成するステップと、
    前記第１の誘電体層を除去するステップと、
    前記第２の誘電体層を除去するステップと、
    前記第３の誘電体層を除去するステップとを備え、前記第１、第２、および第３の誘電体層の除去により前記第４の誘電体層の最上側壁区域が露出し、前記方法はさらに
    前記第４の誘電体層の上に第２のポリシリコン層を堆積するステップを備え、前記第２のポリシリコン層は、前記第４の誘電体層の前記最上側壁区域と導通するように形成され、前記方法はさらに
    前記第２のポリシリコン層からゲート区域を形成するステップを備える、方法。
  12. 前記基板は半導体材料で構成される、請求項１１に記載の方法。
  13. 前記基板はシリコン・オン・インシュレータである、請求項１１に記載の方法。
  14. 前記トレンチを前記第４の誘電体層で充填する前に、前記浅いトレンチの底部および側壁上に下地誘電体層を形成するステップと、
    前記第４の誘電体を形成した後にケミカルメカニカルプラナリゼーション工程を実行して平坦化を行なうステップと、
    前記第１の誘電体層を除去した後にＴＥＯＳ層を堆積するステップと、
    前記ＴＥＯＳ層を、前記第４の誘電体層の最上部の頂部まで平坦化するステップとをさらに備える、請求項１１に記載の方法。
  15. 前記第４の誘電体層は、ゲート回り込みが形成されないように形成される、請求項１１に記載の方法。
  16. 前記第４の誘電体層は、ゲート回り込みが形成されないように形成される、請求項１１に記載の方法。
  17. 前記第１の誘電体層は二酸化シリコンで構成される、請求項１１に記載の方法。
  18. 前記第２の誘電体層は窒化シリコンで構成される、請求項１１に記載の方法。
  19. 前記第３の誘電体層は二酸化シリコンで構成される、請求項１１に記載の方法。
  20. 前記第４の誘電体層は二酸化シリコンで構成される、請求項１１に記載の方法。
  21. 前記エッチングするステップは、前記第３の誘電体層と前記第２の誘電体層との間の高
    い選択率を有するエッチャントを用いて実行される、請求項１１に記載の方法。
  22. 電子デバイスであって、
    トランジスタを備え、前記トランジスタはゲート区域、ドレイン区域、およびソース区域を有し、前記デバイスはさらに
    浅いトレンチ分離特徴を備え、前記浅いトレンチ分離特徴はトレンチ充填誘電体で構成され、前記トレンチ充填誘電体はフィールド酸化物の全厚みを備える、電子デバイス。
  23. 前記デバイスにはゲート回り込みがない、請求項２２に記載の電子デバイス。
  24. ＭＯＳ半導体電子デバイスであって、
    ソース、ドレイン、およびゲートを有する１チャネル型のＭＯＳトランジスタと、
    浅いトレンチ分離特徴とを備え、前記浅いトレンチ分離特徴はトレンチ充填誘電体で構成され、前記トレンチ充填誘電体はフィールド酸化物の全厚みを有し、前記フィールド酸化物の全厚みは、ポリシリコンゲート層と導通する前記トレンチ充填誘電体の最上側壁区域を有することによって部分的に形成され、
    前記デバイスはゲート回り込み区域がないことを特徴とする、ＭＯＳ半導体電子デバイス。
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