JP2012099541A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板10内に形成された第1導電型の第1の不純物領域32、46と、半導体基板内に形成され、第1の不純物領域に隣接する第2導電型の第2の不純物領域34、48と、第2の不純物領域内に形成された第1導電型のソース領域30a、44aと、第1の不純物領域内に形成された第1導電型のドレイン領域30b、44bと、ソース領域とドレイン領域との間における第1の不純物領域内に、第2の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層14と、ソース領域とドレイン領域との間における第1の不純物領域上、第2の不純物領域上及び絶縁層上に、ゲート絶縁膜22を介して形成されたゲート電極24a、24bとを有している。
【選択図】図1
Description
一実施形態による半導体装置及びその製造方法を図1乃至図17を用いて説明する。
本実施形態による半導体装置について、図1を用いて説明する。図1は、本実施形態による半導体装置を示す断面図である。図1の紙面左側は、Nチャネル型のLDMOS(Laterally Diffused MOS)トランジスタが形成される領域(Nチャネル型LDMOSトランジスタ形成領域)2を示している。図1の紙面右側は、Pチャネル型のLDMOSトランジスタが形成される領域(Pチャネル型LDMOSトランジスタ形成領域)4を示している。
次に、本実施形態による半導体装置の評価結果について図2乃至図5を用いて説明する。
次に、本実施形態による半導体装置の製造方法を図6乃至図17を用いて説明する。図6乃至図17は、本実施形態による半導体装置の製造方法を示す工程断面図である。
次に、本実施形態による半導体装置の製造方法の変形例(その1)を図18乃至図21を用いて説明する。図18乃至図21は、本変形例による半導体装置の製造方法を示す工程断面図である。
次に、本実施形態による半導体装置の製造方法の変形例(その2)を図22乃至図26を用いて説明する。図22乃至図26は、本変形例による半導体装置の製造方法を示す工程断面図である。
次に、本実施形態による半導体装置の製造方法の変形例(その3)を図27乃至図31を用いて説明する。図27乃至図31は、本変形例による半導体装置の製造方法を示す工程断面図である。
上記実施形態に限らず種々の変形が可能である。
半導体基板内に形成された第1導電型の第1の不純物領域と、
前記半導体基板内に形成され、前記第1の不純物領域に隣接する第2導電型の第2の不純物領域と、
前記第2の不純物領域内に形成された前記第1導電型のソース領域と、
前記第1の不純物領域内に形成された前記第1導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間における前記第1の不純物領域内に、前記第2の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層と、
前記ソース領域と前記ドレイン領域との間における前記第1の不純物領域上、前記第2の不純物領域上及び前記絶縁層上に、ゲート絶縁膜を介して形成されたゲート電極と
を有することを特徴とする半導体装置。
付記1記載の半導体装置において、
前記半導体基板内に形成され、素子領域を確定する素子分離絶縁層を更に有し、
前記絶縁層の比誘電率は、前記素子分離絶縁層の比誘電率より高い
ことを特徴とする半導体装置。
付記1又は2記載の半導体装置において、
前記絶縁層は、窒化シリコン、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、又は、酸化タンタルを含む
ことを特徴とする半導体装置。
ソース領域が形成される予定の領域とドレイン領域が形成される予定の領域との間における第1の不純物領域が形成される予定の領域内の半導体基板に、第2の不純物領域が形成される予定の領域から離間するように、二酸化シリコンより比誘電率が高い第1絶縁層を埋め込む工程と、
前記半導体基板内に、第1導電型の前記第1の不純物領域を形成する工程と、
前記半導体基板内に、前記第1の不純物領域に隣接する第2導電型の第2の不純物領域を形成する工程と、
前記ソース領域が形成される予定の領域と前記ドレイン領域が形成される予定の領域との間における前記第1の不純物領域上、前記第2の不純物領域上及び第1絶縁層上に、ゲート電極を形成する工程と、
前記第2の不純物領域内に前記第1導電型の前記ソース領域を形成し、前記第1の不純物領域内に前記第1導電型の前記ドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
付記4記載の半導体装置の製造方法において、
前記第1絶縁層を埋め込む工程は、素子分離絶縁層を埋め込む予定の領域に第1の溝を形成し、前記第1絶縁層を埋め込む予定の領域に第2の溝を形成する工程と;前記第1の溝内、前記第2の溝内及び前記半導体基板上に第2絶縁層を形成する工程と;前記半導体基板上の前記第2絶縁層を研磨により除去することにより、前記第1の溝内に前記第2絶縁層の前記素子分離絶縁層を埋め込むとともに、前記第2の溝内に前記第2絶縁層を埋め込む工程と;前記第2の溝内の前記第2絶縁層を除去する工程と;前記第2の溝内及び前記半導体基板上に前記第1絶縁層を形成する工程と;前記半導体基板上の前記第1絶縁層を研磨により除去することにより、前記第2の溝内に前記第1絶縁層を埋め込む工程とを有する
ことを特徴とする半導体装置の製造方法。
付記4記載の半導体装置の製造方法において、
前記第1絶縁層を埋め込む工程は、素子分離絶縁層を埋め込む予定の領域に第1の溝を形成し、前記第1絶縁層を埋め込む予定の領域に第2の溝を形成する工程と;前記第1の溝内、前記第2の溝内及び前記半導体基板上に前記第1絶縁層を形成する工程と;前記半導体基板上の前記第1絶縁層を研磨により除去することにより、前記第1の溝内及び前記第2の溝内に前記第1絶縁層を埋め込む工程と;前記第1の溝内の前記第1絶縁層を除去する工程と;前記第1の溝内及び前記半導体基板上に第2絶縁層を形成する工程と;前記半導体基板上の前記第2絶縁層を研磨により除去することにより、前記第1の溝内に前記第2絶縁層の前記素子分離絶縁層を埋め込む工程とを有する
ことを特徴とする半導体装置の製造方法。
付記4記載の半導体装置の製造方法において、
前記第1絶縁層を埋め込む工程の前に、素子分離絶縁層を埋め込む予定の領域に第1の溝を形成する工程と;前記第1の溝内及び前記半導体基板上に第2絶縁層を形成する工程と;前記半導体基板上の前記第2絶縁層を研磨により除去することにより、前記第1の溝内に前記第2絶縁層の前記素子分離絶縁層を埋め込む工程とを有し、
前記第1絶縁層を埋め込む工程は、前記第1絶縁層を埋め込む予定の領域に第2の溝を形成する工程と;前記第2の溝内及び前記半導体基板上に前記第1絶縁層を形成する工程と;前記半導体基板上の前記第1絶縁層を研磨により除去することにより、前記第2の溝内に前記第1絶縁層を埋め込む工程とを有する
ことを特徴とする半導体装置の製造方法。
付記4記載の半導体装置の製造方法において、
前記第1絶縁層を埋め込む工程は、前記第1絶縁層を埋め込む予定の領域に第1の溝を形成する工程と;前記第1の溝内及び前記半導体基板上に前記第1絶縁層を形成する工程と;前記半導体基板上の前記第1絶縁層を研磨により除去することにより、前記第1の溝内に前記第1絶縁層を埋め込む工程とを有し、
前記第1絶縁層を埋め込む工程の後、素子分離絶縁層を埋め込む予定の領域に第2の溝を形成する工程と;前記第2の溝内及び前記半導体基板上に第2絶縁層を形成する工程と;前記半導体基板上の前記第2絶縁層を研磨により除去することにより、前記第2の溝内に前記第2絶縁層の前記素子分離絶縁層を埋め込む工程とを有する
ことを特徴とする半導体装置の製造方法。
付記4乃至8のいずれかに記載の半導体装置の製造方法において、
前記第1絶縁層の比誘電率は、前記第2絶縁層の比誘電率より高い
ことを特徴とする半導体装置の製造方法。
付記4乃至9のいずれかに記載の半導体装置の製造方法において、
前記第1絶縁層は、窒化シリコン、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、又は、酸化タンタルを含む
ことを特徴とする半導体装置の製造方法。
4…Pチャネル型LDMOSトランジスタ形成領域
10…半導体基板
12…素子分離領域、素子分離絶縁層
13…溝
14…絶縁層
16…溝
18a、18b…N型ウェル
20a、20b…P型ウェル
22…ゲート絶縁膜
24a、24b…ゲート電極
25…サイドウォール絶縁膜
26a、26b…低濃度不純物領域
28a、28b…高濃度不純物領域
30a…ソース領域
30b…ドレイン領域
32…不純物領域
34…不純物領域
36…ウェルタップ領域
38…Nチャネル型のLDMOSトランジスタ
40a、40b…低濃度不純物領域
42a、42b…高濃度不純物領域
44a…ソース領域
44b…ドレイン領域
46…不純物領域
48…不純物領域
50…ウェルタップ領域
52…Pチャネル型のLDMOSトランジスタ
54…シリサイド膜
56…シリコン窒化膜
58…シリコン酸化膜
60…層間絶縁膜
62…コンタクトホール
64…バリアメタル膜
66…導体プラグ
68…配線
70…シリコン酸化膜
72…シリコン窒化膜
74…フォトレジスト膜
76a、76b…開口部
78…フォトレジスト膜
80…開口部
82…フォトレジスト膜
84…開口部
86…フォトレジスト膜
88a、88b…開口部
90…フォトレジスト膜
92a、92b…開口部
94…フォトレジスト膜
96a、96b…開口部
98…フォトレジスト膜
100a、100b…開口部
102…フォトレジスト膜
104a、104b…開口部
106…フォトレジスト膜
108…開口部
110…フォトレジスト膜
112…開口部
114…フォトレジスト膜
116…開口部
118…フォトレジスト膜
120…開口部
122…フォトレジスト膜
124…開口部
126…フォトレジスト膜
128…開口部
Claims (4)
- 半導体基板内に形成された第1導電型の第1の不純物領域と、
前記半導体基板内に形成され、前記第1の不純物領域に隣接する第2導電型の第2の不純物領域と、
前記第2の不純物領域内に形成された前記第1導電型のソース領域と、
前記第1の不純物領域内に形成された前記第1導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間における前記第1の不純物領域内に、前記第2の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層と、
前記ソース領域と前記ドレイン領域との間における前記第1の不純物領域上、前記第2の不純物領域上及び前記絶縁層上に、ゲート絶縁膜を介して形成されたゲート電極と
を有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板内に形成され、素子領域を確定する素子分離絶縁層を更に有し、
前記絶縁層の比誘電率は、前記素子分離絶縁層の比誘電率より高い
ことを特徴とする半導体装置。 - 請求項1又は2記載の半導体装置において、
前記絶縁層は、窒化シリコン、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、又は、酸化タンタルを含む
ことを特徴とする半導体装置。 - ソース領域が形成される予定の領域とドレイン領域が形成される予定の領域との間における第1の不純物領域が形成される予定の領域内の半導体基板に、第2の不純物領域が形成される予定の領域から離間するように、二酸化シリコンより比誘電率が高い第1絶縁層を埋め込む工程と、
前記半導体基板内に、第1導電型の前記第1の不純物領域を形成する工程と、
前記半導体基板内に、前記第1の不純物領域に隣接する第2導電型の第2の不純物領域を形成する工程と、
前記ソース領域が形成される予定の領域と前記ドレイン領域が形成される予定の領域との間における前記第1の不純物領域上、前記第2の不純物領域上及び前記第1絶縁層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第2の不純物領域内に前記第1導電型の前記ソース領域を形成し、前記第1の不純物領域内に前記第1導電型の前記ドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
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