[基本構成]
図1は、本発明の実施の形態における半導体デバイス100に含まれる非対称高耐圧電界効果トランジスタ(HVMOS:High Voltage MOS)の基本構成の断面模式図を示す。図2は、HVMOSの基本構成の平面模式図を示す。HVMOSは、例えば、動作電圧が25V以上40V以下であることが好適である。HVMOSは、例えば、ディスプレイドライバに用いられる。図3は、HVMOSの各部の寸法を示す。
なお、図1及び図2は半導体デバイス100に含まれるHVMOSの基本構成を説明するための模式図であり、HVMOSを構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。また、図2では、説明を明確にするためにHVMOSの構成の一部(主として絶縁体層)を除外して記載している。
また、以下の説明において、各部の好適な寸法は、HVMOSの基本構成の断面模式図においてチャネルの移動方向に沿った長さ方向(X方向)及び膜厚方向(Z方向)に沿った寸法を示す。なお、幅方向(Y方向)に沿った寸法は、HVMOSにおいて必要とされる最大容量等に応じて適宜設定すればよい。
HVMOSは、半導体基板10、ドリフト領域12、ガードリング領域14、拡張ソース領域16a、ソース領域16b、ドレイン領域18、タップ領域20、絶縁領域22、絶縁領域24、ゲート絶縁層26及びゲート電極28を含んで構成される。
以下、半導体デバイス100に含まれるHVMOSは、n型チャネルのHVMOSとして説明する。この場合、以下の説明において、第1導電型はp型であり、第1導電型の反対の第2導電型はn型である。ただし、半導体デバイス100に含まれるHVMOSは、n型チャネルのHVMOSに限定されるものではなく、p型チャネルのHVMOSとしてもよい。この場合、第1導電型はn型であり、第1導電型の反対の第2導電型はp型として読み替えればよい。
半導体基板10は、HVMOSが表面に形成される基板である。半導体基板10は、例えばシリコン基板することができる。半導体基板10は、第1導電型とする。
ドリフト領域12は、HVMOSの動作時において空乏層が形成されてキャリアがドリフトされる領域である。ドリフト領域12は、第1導電型とは反対の第2導電型とする。ドリフト領域12のドーパント濃度は、1×1016/cm3以上5×1017/cm3以下とすることが好適である。ドリフト領域12は、その一端がゲート電極28下の中央付近であり、他端がゲート電極28の端部から2.5μm以上4μm以下まで離れた位置とすることが好適である。
ガードリング領域14は、HVMOSのドリフト領域12、ゲート絶縁層26及びゲート電極28を含むデバイス領域を取り囲み、他の素子からHVMOSを分離するためのウェルである。ガードリング領域14は、第1導電型とする。ガードリング領域14のドーパント濃度は、1×1016/cm3以上5×1017/cm3以下とすることが好適である。また、拡張ソース領域16a及びソース領域16bが設けられる側のガードリング領域14はゲート絶縁層26及びゲート電極28に重なり合う領域まで延設され、当該領域はHVMOSの第1導電型のウェルとして機能する。
拡張ソース領域16a及びソース領域16bは、HVMOSのソースとなる領域である。拡張ソース領域16aは、ドリフト領域12と同じ導電型、すなわち第2導電型とする。拡張ソース領域16aのドーパント濃度は、1×1018/cm3以上1×1019/cm3以下とすることが好適である。拡張ソース領域16aは、ガードリング領域14内においてゲート絶縁層26及びゲート電極28に重畳した領域まで延設される。すなわち、拡張ソース領域16aは、ゲート電極28下のチャネル領域Cに至るまで延設される。具体的には、拡張ソース領域16aは、0.05μm以上0.15μm以下の範囲においてゲート電極28と重畳させることが好適である。また、拡張ソース領域16aは、半導体基板10の表面からドリフト領域12よりも浅い領域に形成される。
HVMOSの拡張ソース領域16aは、ソース領域16bとHVMOSのチャネル領域Cとを繋ぐ領域として機能する。したがって、HVMOSの拡張ソース領域16aを設けることによって、非対称HVMOSの閾値電圧Vthのばらつきを抑制し、非対称HVMOSの特性を安定化させることができる。
ソース領域16bは、ドリフト領域12と同じ導電型、すなわち第2導電型とする。ソース領域16bのドーパント濃度は、拡張ソース領域16aよりも高濃度とされ、1×1019/cm3以上1×1021/cm3以下とすることが好適である。ソース領域16bは、拡張ソース領域16aと連続するように形成される。本実施の形態では、ソース領域16bは、拡張ソース領域16a内において、絶縁領域24の端部からゲート絶縁層26の端部付近又は端部よりもゲート電極28側に至るまで延設される。ソース領域16bの長さ(X方向)は、0.6μm以上0.9μm以下とすることが好適である。
ドレイン領域18は、HVMOSのドレインとなる領域である。ドレイン領域18は、ドリフト領域12内においてゲート絶縁層26及びゲート電極28から離れた領域に配置される。具体的には、ドレイン領域18は、拡張ソース領域16a及びソース領域16bよりゲート電極28から離れた位置に配置される。すなわち、ゲート電極28に対して拡張ソース領域16a及びソース領域16bとドレイン領域18とが非対称となるように配置される。ドレイン領域18は、ドリフト領域12と同じ導電型、すなわち第2導電型とする。ドレイン領域18のドーパント濃度は、1×1019/cm3以上1×1021/cm3以下とすることが好適である。ドレイン領域18の長さ(X方向)は、0.3μm以上0.5μm以下とすることが好適である。
タップ領域20は、ガードリング領域14に電圧を印加するための領域である。タップ領域20は、ガードリング領域14内に形成され、ドリフト領域12、ゲート絶縁層26及びゲート電極28を含むデバイス領域を取り囲むように配置される。タップ領域20は、ガードリング領域14と同じ導電型、すなわち第1導電型とする。タップ領域20のドーパント濃度は、1×1019/cm3以上1×1021/cm3以下とすることが好適である。タップ領域20の長さ(X方向)は、0.3μm以上0.5μm以下とすることが好適である。
絶縁領域22は、ドレイン領域18とゲート電極28との間の電界を緩和するために設けられる絶縁体領域である。絶縁領域22は、これに限定されるものではないが、シャロートレンチアイソレーション領域(STI領域)とすることができる。半導体基板10がシリコンである場合、絶縁領域22は、シリコン酸化膜(SiO2)やシリコン窒化膜(SiN)等とすることができる。絶縁領域22は、ドリフト領域12内においてゲート絶縁層26及びゲート電極28と重なり合う領域からドレイン領域18に近接する領域までに亘って配置される。絶縁領域22の半導体基板10の深さ方向への厚さは250nm以上300nm以下とすることが好適である。また、絶縁領域22の長さ(X方向)は、2μm以上3μm以下とすることが好適である。また、絶縁領域22の長さ(X方向)の中央の位置がゲート電極28の端部付近に位置するように配置することが好適である。
絶縁領域24は、HVMOSの構成要素を互いに絶縁するための領域である。半導体基板10がシリコンである場合、絶縁領域24は、シリコン酸化膜(SiO2)やシリコン窒化膜(SiN)等とすることができる。ソース領域16bとタップ領域20との間に設けられた絶縁領域24の長さ(X方向)は、0.4μm以上0.8μm以下とすることが好適である。また、ドレイン領域18とタップ領域20との間に設けられた24の長さ(X方向)は、1.8μm以上3.2μmとすることが好適である。
ゲート絶縁層26は、HVMOSのゲートを構成する絶縁層である。半導体基板10がシリコンである場合、ゲート絶縁層26は、シリコン酸化層(SiO2)、シリコン窒化層(SiN)、シリコン酸窒化膜(SiOxNy)とすることができる。ゲート絶縁層26は、ガードリング領域14のウェル領域、ドリフト領域12の一部及び絶縁領域22に亘る領域上に設けられる。ゲート絶縁層26の膜厚は、HVMOSの動作電圧範囲を25V~40V程度にするためには60nm以上100nm以下とすることが好適である。
ゲート電極28は、ゲート絶縁層26にゲート電圧を印加するための電極である。ゲート電極28は、多結晶シリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。ゲート電極28は、ゲート絶縁層26上の領域に設けられる。ゲート電極28を多結晶シリコン層とした場合、ゲート電極28の膜厚は100nm以上200nm以下とすることが好適である。ゲート電極28のゲート領域の長さは2μm以上3μm以下とする。また、ゲート電極28の端部は絶縁領域22の中央付近まで延設することが好適である。なお、半導体基板10に対してゲート絶縁層26を介してゲート電極28が設けられている領域のうち、ゲート電極28の拡張ソース領域16a側の端部からドリフト領域12の端部までの領域がチャネル領域Cである。
半導体デバイス100では、少なくともソース領域16b側において、ゲート絶縁層26の領域はゲート電極28の領域に対して重ね合わせのマージン距離X1だけ広い拡張絶縁領域を有する。マージン距離X1は、例えば、0.1μm~0.2μmとすることが好適である。
本実施の形態における半導体デバイス100では、図4に示すように、HVMOSのみならず、中耐圧電界効果トランジスタ(MVMOS:Middle Voltage Metal Oxide Semiconductor)及び低耐圧電界効果トランジスタ(LVMOS:Low Voltage Metal Oxide Semiconductor)が同じ半導体基板10に形成されている。なお、図4では、HVMOSについて本願において重要である拡張ソース領域16a及びソース領域16b側の構造のみを示している。
MVMOS及びLVMOSは、N型の半導体基板10の表面領域に形成されたP型のウェル領域30、ウェル領域30内に形成された高濃度N型のソース領域32及びドレイン領域34、ソース領域32及びドレイン領域34から拡がり、ソース領域32及びドレイン領域34より低濃度のN型の拡張領域36、ソース領域32からドレイン領域34に跨がって形成されたゲート絶縁層38、ゲート絶縁層38上に形成されたポリシリコン等のゲート電極40から構成される。MVMOS及びLVMOSは、絶縁領域24によって半導体基板10上の他の素子から絶縁される。
一般的に半導体デバイス100において、HVMOSは動作電圧範囲が25V~40V程度であり、MVMOSは動作電圧範囲が5V~7V程度であり、LVMOSは動作電圧範囲が1.2V~1.5V程度である。このような動作電圧範囲では、例えば、MVMOSのゲート絶縁層38の厚さは10nm~20nm程度とされ、LVMOSのゲート絶縁層38の厚さは4nm以下とされる。ただし、半導体デバイス100におけるHVMOS、MVMOS及びLVMOSの動作電圧範囲やゲート絶縁層38の厚さはこれらに限定されるものではない。すなわち、半導体デバイス100において、MVMOSの動作電圧範囲がHVMOSの動作電圧範囲より小さければよく、LVMOSの動作電圧範囲がMVMOSの動作電圧範囲がより小さければよい。また、半導体デバイス100において、MVMOSのゲート絶縁層38の厚さがHVMOSのゲート絶縁層26の厚さより薄ければよく、LVMOSのゲート絶縁層38の厚さがMVMOSのゲート絶縁層38の厚さより薄ければよい。
また、半導体デバイス100では、LVMOSのゲート長が100nm以下であることが好適である。
MVMOSに拡張領域36を設けることによって、MVMOSのドレイン領域34の電界を緩和することができる。同様に、LVMOSに拡張領域36を設けることによって、LVMOSのドレイン領域34の電界を緩和することができる。
[製造方法]
図5及び図6は、半導体デバイス100の製造方法を示す。図5及び図6は半導体デバイス100の製造方法を示す断面模式図であり、半導体デバイス100を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。
以下、n型チャネルのHVMOS、MVMOS及びLVMOSを含む半導体デバイス100の製造方法について説明する。半導体基板10は、第1導電型としてp型にドーピングされたシリコン基板として説明する。なお、p型チャネルのHVMOSを含む半導体デバイス100とする場合、第1導電型をn型、第2導電型をp型として読み替えればよい。
ステップS10では、ドリフト領域12及びガードリング領域14が形成される。ドリフト領域12及びガードリング領域14は、ドーパントのイオン注入処理及びアニールによる拡散処理によって形成される。
半導体基板10の表面においてドリフト領域12に対応する領域が開口領域であるマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。第2導電型がn型である場合、レジスト層をマスクとして、n型ドーパント(燐P又は砒素As)を半導体基板10の表面にイオン注入する。ここでは、浅い領域へのイオン注入と、当該浅い領域へのイオン注入よりも高い注入エネルギーを用いたより深い領域へのイオン注入とを組み合わせた2段階注入を行うことが好適である。例えば、浅い領域へのイオン注入では、燐Pを200keV以上300keV以下のイオン注入エネルギーで1×1012以上2×1012/cm2以下の密度となるようにイオン注入する。また、より深い領域へのイオン注入では、600keV以上700keV以下のイオン注入エネルギーで4×1012以上6×1012/cm2以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はHVMOSのサイズや特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
また、ガードリング領域14へのドーパントのイオン注入処理が行われる。半導体基板10においてガードリング領域14に対応する領域が開口領域となるようにレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。第1導電型がp型である場合、レジスト層をマスクとして、p型ドーパント(ボロンB又は二フッ化ボロンBF2)を半導体基板10の表面にイオン注入する。ここでは、浅い領域へのイオン注入と、当該浅い領域へのイオン注入よりも高い注入エネルギーを用いたより深い領域へのイオン注入とを組み合わせた2段階注入を行うことが好適である。例えば、浅い領域へのイオン注入では、ボロンBを100keV以上150keV以下のイオン注入エネルギーで1×1012以上2×1012/cm2以下の密度となるようにイオン注入する。また、より深い領域へのイオン注入では、300keV以上400keV以下のイオン注入エネルギーで1×1013以上2×1013/cm2以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はHVMOSのサイズや特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
その後、イオン拡散処理が行われる。ドリフト領域12及びガードリング領域14へドーパントを注入した後、半導体基板10を900℃~1300℃程度の高温でアニール(加熱)することによって半導体基板10内にドーパントを拡散させる。例えば、1100℃で5時間~7時間のアニール処理を行う。ただし、加熱温度及び時間は、HVMOSのサイズや特性に応じて適宜設定すればよい。第2導電型のドーパントが拡散した領域はドリフト領域12となり、第1導電型のドーパントが拡散した領域はガードリング領域14となる。
ステップS12では、絶縁領域22及び絶縁領域24が形成される。絶縁領域22及び絶縁領域24は、マスクを利用した既存のLOCOSプロセス又はSTIプロセスによって形成することができる。LOCOSプロセスでは、シリコン酸化膜(SiO2)やシリコン窒化膜(SiN)をマスクとして、酸素(O2)を供給しつつ半導体基板10を加熱することによって半導体基板10の表面においてマスクの開口領域を熱酸化することによって絶縁領域22又は絶縁領域24を形成することができる。また、STIプロセスでは、開口領域をトレンチエッチングし、その溝内に高密度プラズマCVD等を用いて絶縁膜を埋め込んだ後、当該領域を化学機械研磨法(CMP)で平坦化することで絶縁領域22又は絶縁領域24を形成することができる。
ステップS14では、ゲート絶縁層26が形成される。ゲート絶縁層26は、テトラエトキシシラン(TEOS)を用いた化学気相成長法(CVD)により形成することができる。また、ゲート絶縁層26は、酸素(O2)等の酸素含有ガスや窒素(N2)等の窒素含有ガスを用いた熱酸化法により形成してもよい。レジストを用いたフォトリソグラフィ及びエッチングを適用して、半導体基板10の表面においてガードリング領域14及びドリフト領域12の一部並びに絶縁領域22の一部に跨がる領域にゲート絶縁層26が残るように形成される。HVMOSの動作電圧範囲を25V~40V程度とする場合、ゲート絶縁層26の膜厚は60nm以上100nm以下とすることが好適である。
ステップS16では、MVMOS及びLVMOSにおけるウェル領域30並びにゲート絶縁層38が形成される。MVMOS及びLVMOSにおけるウェル領域30は、ドーパントのイオン注入処理及びアニールによる拡散処理によって形成される。
半導体基板10の表面においてLVMOSのウェル領域30に対応する領域が開口領域であるマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。レジスト層をマスクとして、p型ドーパント(ボロンB又は二フッ化ボロンBF2)を半導体基板10の表面にイオン注入する。イオン注入では、ボロンBを150keV以上250keV以下のイオン注入エネルギーで1.5×1013以上2.5×1013/cm2以下の密度となるようにイオン注入、ボロンBを80keV以上120keV以下のイオン注入エネルギーで4×1012以上1×1013/cm2以下の密度となるようにイオン注入、さらにボロンBを7keV以上20keV以下のイオン注入エネルギーで1×1013以上3×1013/cm2以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はLVMOSのサイズや特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
また、半導体基板10の表面においてMVMOSのウェル領域30に対応する領域が開口領域であるマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。レジスト層をマスクとして、p型ドーパント(ボロンB又は二フッ化ボロンBF2)を半導体基板10の表面にイオン注入する。イオン注入では、ボロンBを150keV以上250keV以下のイオン注入エネルギーで1.5×1013以上2.5×1013/cm2以下の密度となるようにイオン注入、ボロンBを80keV以上120keV以下のイオン注入エネルギーで4×1012以上1×1013/cm2以下の密度となるようにイオン注入、さらにボロンBを20keV以上30keV以下のイオン注入エネルギーで1×1012以上3×1012/cm2以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はMVMOSのサイズや特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
その後、イオン活性化処理が行われる。MVMOS及びLVMOSのウェル領域30へドーパントを注入した後、半導体基板10を900℃~1100℃程度の高温でアニール(加熱)することによって半導体基板10内のドーパントを活性化させる。例えば、1050℃で30秒~60秒のアニール処理を行う。ただし、加熱温度及び時間は、MVMOS及びLVMOSのサイズや特性に応じて適宜設定すればよい。第1導電型のドーパントが活性化した領域はMVMOS及びLVMOSのウェル領域30となる。
続いて、半導体基板10の表面においてMVMOS及びLVMOSのウェル領域30が形成された領域上にMVMOS及びLVMOSのゲート絶縁層38が形成される。ゲート絶縁層38は、酸素(O2)等の酸素含有ガスや窒素(N2)等の窒素含有ガスを用いた熱酸化法により形成することができる。レジストを用いたフォトリソグラフィ及びエッチングを適用して、半導体基板10の表面においてLVMOSのウェル領域30内に形成されたMVMOSのゲート絶縁層38を除去した後にLVMOSのゲート絶縁層38を形成する。MVMOSの動作電圧範囲を5V~7V程度とする場合、MVMOSのゲート絶縁層38の膜厚は10nm~20nm程度とすることが好適である。また、LVMOSの動作電圧範囲を1.2V~1.5V程度とする場合、LVMOSのゲート絶縁層38の厚さは4nm以下とすることが好適である。
ステップS18では、HVMOSのゲート電極28並びにMVMOS及びLVMOSのゲート電極40が形成される。さらに、HVMOSの拡張ソース領域16a及びMVMOSの拡張領域36が形成される。
HVMOSのゲート絶縁層26上にゲート電極28並びにMVMOS及びLVMOSのゲート絶縁層38上にゲート電極40が形成される。ゲート電極28及びゲート電極40の形成方法は、特に限定されるものではないが、多結晶シリコン層とする場合にはシラン(SiH4)等のシリコン含有ガスを用いた化学気相成長法(CVD法)とすることができる。ゲート電極28及びゲート電極40を金属層とする場合、蒸着法、スパッタリング法、化学気相成長法(CVD法)等を適用することができる。レジストを用いたフォトリソグラフィ及びエッチングを適用して、HVMOSのゲート電極28並びにMVMOS及びLVMOSのゲート電極40が必要な領域に形成される。このとき、ゲート絶縁層26の領域は、ゲート電極28の領域よりマージン距離X1(=0.1μm~0.2μm程度の重ねマージン分)だけ広くされる。
次に、HVMOSの拡張ソース領域16a及びMVMOSの拡張領域36のためのイオン注入処理が行われる。図5に示すように、HVMOSの拡張ソース領域16a及びMVMOSが形成される領域以外の領域にマスクとして機能するレジスト層Rを形成する。レジスト層Rは、フォトリソグラフィ技術を用いてパターニングすることができる。そして、第2導電型がn型である場合、レジスト層Rをマスクとして、n型ドーパント(燐P又は砒素As)を半導体基板10の表面にイオン注入する。ここでは、燐Pを60keV以上100keV以下のイオン注入エネルギーで1×1013以上3×1013/cm2以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はHVMOSの拡張ソース領域16a及びMVMOSの拡張領域36として必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層Rは除去する。
その後、イオン活性化処理が行われる。HVMOSの拡張ソース領域16a及びMVMOSの拡張領域36へドーパントを注入した後、半導体基板10を900℃~1050℃程度の高温でアニール(加熱)することによって半導体基板10内のドーパントを活性化させる。例えば、10秒~30秒のアニール処理を行う。ただし、加熱温度及び時間は、HVMOSの拡張ソース領域16a及びMVMOSの拡張領域36として必要な特性に応じて適宜設定すればよい。ドーパントが活性化した領域はHVMOSの拡張ソース領域16a及びMVMOSの拡張領域36となる。
ここで、MVMOSの拡張領域36に対するドーパントのイオン注入エネルギーを適切に設定することによって、ゲート電極28が重畳されていないゲート絶縁層26のマージン距離X1下の半導体基板10内にも同時にドーパントをイオン注入することができる。例えば、MVMOSの拡張領域36に対するドーパントのイオン注入エネルギーを60keV以上100keVとすることで、60nm~100nmの膜厚を有するゲート絶縁層26を通して半導体基板10にドーパントをイオン注入することができる。そして、イオン活性化処理を施すことによって、MVMOSの拡張領域36を形成すると同時に、距離X1を超えてゲート電極28下のチャネル領域Cに到達するHVMOSの拡張ソース領域16aをガードリング領域14内に形成することができる。これにより、半導体デバイス100の製造工程数を少なくすることができる。また、ゲート電極28の端部に対してHVMOSの拡張ソース領域16aが自己整合(セルフアライメント)で形成されるので、ゲート長さの変化に対してHVMOSの拡張ソース領域16aの配置の精度を高めることができる。
なお、HVMOSの拡張ソース領域16aとMVMOSの拡張領域36とはその機能が異なる。すなわち、HVMOSの拡張ソース領域16aは、ソース領域16bとHVMOSのチャネル領域Cとを繋ぐ領域として機能する。したがって、HVMOSの拡張ソース領域16aを設けることによって、非対称HVMOSの閾値電圧Vthのばらつきを抑制することができる。一方、MVMOSの拡張領域36は、MVMOSのドレイン領域34の電界を緩和する領域として機能する。
ステップS20では、LVMOSの拡張領域36が形成される。LVMOSの拡張領域36が形成される領域以外の領域にマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。そして、第2導電型がn型である場合、レジスト層をマスクとして、n型ドーパント(燐P又は砒素As)を半導体基板10の表面にイオン注入する。ここでは、砒素Asを2keV以上4keV以下のイオン注入エネルギーで6×1014以上2×1015/cm2以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はLVMOSの拡張領域36として必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
その後、イオン活性化処理が行われる。LVMOSの拡張領域36へドーパントを注入した後、半導体基板10を1000℃~1050℃程度の高温でスパイクアニール(加熱)することによって半導体基板10内のドーパントを活性化させる。ただし、加熱温度及び時間は、LVMOSの拡張領域36として必要な特性に応じて適宜設定すればよい。ドーパントが活性化した領域はLVMOSの拡張領域36となる。
ステップS22では、HVMOSのゲート電極28並びにMVMOS及びLVMOSのゲート電極40の側面に絶縁体からなるサイドウォールSが形成される。サイドウォールSは、テトラエトキシシラン(TEOS)を用いた化学気相成長法(CVD)により形成することができる。また、サイドウォールSは、酸素(O2)等の酸素含有ガスや窒素(N2)等の窒素含有ガスを用いた化学気相成長法(CVD)により形成してもよい。エッチングを適用して、HVMOSのゲート電極28並びにMVMOS及びLVMOSのゲート電極40の側面にサイドウォールSが残るように形成される。
ステップS24では、HVMOSのソース領域16b及びドレイン領域18並びにMVMOS及びLVMOSのソース領域32及びドレイン領域34が形成される。HVMOSのソース領域16b及びドレイン領域18並びにMVMOS及びLVMOSのソース領域32及びドレイン領域34は、ドーパントのイオン注入処理及びアニールによる拡散処理によって形成される。
半導体基板10の表面においてHVMOSのソース領域16b及びドレイン領域18並びにMVMOS及びLVMOSのソース領域32及びドレイン領域34に対応する領域が開口領域であるマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。レジスト層をマスクとして、そして、第2導電型がn型である場合、レジスト層をマスクとして、n型ドーパント(燐P又は砒素As)を半導体基板10の表面にイオン注入する。ここでは、砒素Asを20keV以上25keV以下のイオン注入エネルギーで2×1015/cm2以上5×1015/cm2以下の密度となるようにイオン注入する。さらに、燐Pを20keV以上30keV以下のイオン注入エネルギーで3×1013以上1×1014/cm2以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はHVMOSのソース領域16b及びドレイン領域18並びにMVMOS及びLVMOSのソース領域32及びドレイン領域34として必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
このように、HVMOSのソース領域16b及びドレイン領域18並びにMVMOS及びLVMOSのソース領域32及びドレイン領域34に対してドーパントのイオン注入を同時に行うことで半導体デバイス100の製造工程数を少なくすることができる。
ステップS26では、HVMOSのタップ領域20が形成される。HVMOSのタップ領域20は、ドーパントのイオン注入処理及びアニールによる拡散処理によって形成される。
半導体基板10の表面においてHVMOSのタップ領域20に対応する領域が開口領域であるマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。レジスト層をマスクとして、p型ドーパント(ボロンB又は二フッ化ボロンBF2)を半導体基板10の表面にイオン注入する。イオン注入では、二フッ化ボロンBF2を5keV以上10keV以下のイオン注入エネルギーで2×1015以上3×1015/cm2以下の密度となるようにイオン注入する。さらに、例えば、ボロンBを5keV以上10keV以下のイオン注入エネルギーで2×1013以上5×1013/cm2以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はHVMOSのサイズや特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
その後、イオン活性化処理が行われる。HVMOSのタップ領域20へドーパントを注入した後、半導体基板10を1000℃~1050℃程度の高温でスパイクアニール(加熱)することによって半導体基板10内のドーパントを活性化させる。ドーパントが活性化した領域はHVMOSのソース領域16b及びドレイン領域18並びにMVMOS及びLVMOSのソース領域32及びドレイン領域34並びにHVMOSのタップ領域20となる。
[変形例]
図7は、半導体デバイス100の変形例における半導体デバイス102の構成の断面模式図を示す。半導体デバイス102も、非対称構造のHVMOS、対象構造のMVMOS及びLVMOSを含んで構成される。
なお、図7では、半導体デバイス102のHVMOSにおいて重要である拡張ソース領域16a及びソース領域16b側の構造のみを示している。また、図7は半導体デバイス102の基本構成を説明するための模式図であり、半導体デバイス102を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。
半導体デバイス102のHVMOSは、半導体基板10、ドリフト領域12、ガードリング領域14、拡張ソース領域16a、ソース領域16b、ドレイン領域18、タップ領域20、絶縁領域22、絶縁領域24、ゲート絶縁層26及びゲート電極28を含んで構成される。
半導体デバイス102は、半導体デバイス100と拡張ソース領域16aが異なっている。拡張ソース領域16aは、HVMOSのソースの一部を構成する領域である。拡張ソース領域16aは、ドリフト領域12と同じ導電型、すなわち第2導電型とする。拡張ソース領域16aのドーパント濃度は、1×1017/cm3以上1×1018/cm3以下とすることが好適である。拡張ソース領域16aは、ガードリング領域14内において絶縁領域24の領域下からゲート絶縁層26及びゲート電極28に重畳した領域まで延設される。すなわち、拡張ソース領域16aは、ゲート電極28下のチャネル領域Cに至るまで延設される。
また、半導体デバイス102では、HVMOSのみならず、中耐圧電界効果トランジスタ(MVMOS:Middle Voltage Metal Oxide Semiconductor)及び低耐圧電界効果トランジスタ(LVMOS:Low Voltage Metal Oxide Semiconductor)が同じ半導体基板10に形成されている。
半導体デバイス102のMVMOSでは、P型の半導体基板10にN型のウェル領域30bが形成され、当該N型のウェル領域30b内に高濃度P型のソース領域32b及びドレイン領域34b、ソース領域32b及びドレイン領域34bから拡がったソース領域32b及びドレイン領域34bより低濃度のP型の拡張領域36b、ソース領域32bからドレイン領域34bに跨がって形成されたゲート絶縁層38、ゲート絶縁層38上に形成されたポリシリコン等のゲート電極40から構成される。
[製造方法]
図8及び図9は、半導体デバイス102の製造方法を示す。図8及び図9は半導体デバイス102の製造方法を示す断面模式図であり、半導体デバイス102を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。
半導体基板10は、第1導電型としてp型にドーピングされたシリコン基板として説明する。なお、p型チャネルのHVMOSを含む半導体デバイス102とする場合、第1導電型をn型、第2導電型をp型として読み替えればよい。
ステップS30では、ドリフト領域12及びガードリング領域14が形成される。ドリフト領域12及びガードリング領域14は、ドーパントのイオン注入処理及びアニールによる拡散処理によって形成される。当該ステップにおける処理は、半導体デバイス100の製造方法におけるステップS10と同様であるので説明を省略する。
ステップS32では、絶縁領域22及び絶縁領域24が形成される。当該ステップにおける処理は、半導体デバイス100の製造方法におけるステップS12と同様であるので説明を省略する。
ステップS34では、ゲート絶縁層26が形成される。当該ステップにおける処理は、半導体デバイス100の製造方法におけるステップS14と同様であるので説明を省略する。
ステップS36では、LVMOSにおけるウェル領域30が形成される。また、MVMOSのウェル領域30b及びHVMOSの拡張ソース領域16aへのイオン注入処理が行われる。
半導体基板10の表面においてLVMOSのウェル領域30に対応する領域が開口領域であるマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。レジスト層をマスクとして、p型ドーパント(ボロンB又は二フッ化ボロンBF2)を半導体基板10の表面にイオン注入する。イオン注入では、ボロンBを150keV以上250keV以下のイオン注入エネルギーで1.5×1013以上2.5×1013/cm2以下の密度となるようにイオン注入、ボロンBを80keV以上120keV以下のイオン注入エネルギーで4×1012以上1×1013/cm2以下の密度となるようにイオン注入、さらにボロンBを7keV以上20keV以下のイオン注入エネルギーで1×1013以上3×1013/cm2以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はLVMOSのサイズや特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
半導体基板10の表面においてMVMOSのウェル領域30b及びHVMOSの拡張ソース領域16aに対応する領域が開口領域であるマスクとして機能するレジスト層Rを形成する。レジスト層Rは、フォトリソグラフィ技術を用いてパターニングすることができる。ここで、レジスト層Rは、後述するゲート絶縁層26のマージン距離X1となる領域も開口部となるように形成される。レジスト層Rをマスクとして、n型ドーパント(燐P又は砒素As)を半導体基板10の表面にイオン注入する。イオン注入では、燐Pを400keV以上600keV以下のイオン注入エネルギーで1.5×1013以上2.5×1013/cm2以下の密度となるようにイオン注入、燐Pを200keV以上300keV以下のイオン注入エネルギーで5×1012以上1×1013/cm2以下の密度となるようにイオン注入、さらに燐Pを60keV以上80keV以下のイオン注入エネルギーで1×1012以上3×1012/cm2以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はMVMOSのウェル領域30b及びHVMOSの拡張ソース領域16aとして必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層Rは除去する。
その後、イオン活性化処理が行われる。LVMOSのウェル領域30並びにMVMOSのウェル領域30b及びHVMOSの拡張ソース領域16aへドーパントを注入した後、半導体基板10を900℃~1100℃程度の高温でアニール(加熱)することによって半導体基板10内のドーパントを活性化させる。例えば、1050℃で30秒~60秒のアニール処理を行う。ただし、加熱温度及び時間は、MVMOS及びLVMOSのサイズや特性に応じて適宜設定すればよい。これによって、LVMOSのウェル領域30並びにMVMOSのウェル領域30b及びHVMOSの拡張ソース領域16aが形成される。
ここで、一般的にMVMOSのウェル領域30bに対するドーパントのイオン注入エネルギーでは60nm~100nmの厚さのゲート絶縁層26を容易に透過するので、ゲート絶縁層26のマージン距離X1下の半導体基板10内にも同時にドーパントをイオン注入することができる。そして、イオン活性化処理を施すことによって、MVMOSのウェル領域30bを形成すると同時に、距離X1を超えてゲート電極28下のチャネル領域Cに到達するHVMOSの拡張ソース領域16aをガードリング領域14内に形成することができる。これにより、半導体デバイス102の製造工程数を少なくすることができる。
ステップS38では、MVMOS及びLVMOSのゲート絶縁層38が形成される。さらに、HVMOSのゲート電極28並びにMVMOS及びLVMOSのゲート電極40が形成される。
半導体基板10の表面においてMVMOSのウェル領域30b及びLVMOSのウェル領域30が形成された領域上にMVMOS及びLVMOSのゲート絶縁層38が形成される。ゲート絶縁層38は、酸素(O2)等の酸素含有ガスや窒素(N2)等の窒素含有ガスを用いた熱酸化法により形成することができる。フォトエッチングプロセスを使用することにより、半導体基板10の表面上にLVMOSのゲート絶縁層38及びMVMOSのゲート絶縁層38を形成する。LVMOSのゲート絶縁層38は、LVMOSのウェル領域30上に配置される。MVMOSのゲート絶縁層38は、MVMOSのウェル領域30b上に配置される。例えば、半導体基板10の表面のパッド酸化物層を最初に除去し、パターン化されたフォトレジスト層をマスクとして使用して熱酸化によってMVMOSのウェル領域30b上にMVMOSのゲート絶縁層38を形成し、フォトレジスト層を除去する。その後、別のパターン化されたフォトレジスト層をマスクとして使用して、熱酸化によってLVMOSのウェル領域30上にLVMOSのゲート絶縁層38を形成する。MVMOSの動作電圧範囲を5V~7V程度とする場合、MVMOSのゲート絶縁層38の膜厚は10nm~20nm程度とすることが好適である。また、LVMOSの動作電圧範囲を1.2V~1.5V程度とする場合、LVMOSのゲート絶縁層38の厚さは4nm以下とすることが好適である。
また、HVMOSのゲート電極28並びにMVMOS及びLVMOSのゲート電極40が形成される。HVMOSのゲート絶縁層26上にゲート電極28並びにMVMOS及びLVMOSのゲート絶縁層38上にゲート電極40が形成される。ゲート電極28及びゲート電極40の形成方法は、特に限定されるものではないが、多結晶シリコン層とする場合にはシラン(SiH4)等のシリコン含有ガスを用いた化学気相成長法(CVD法)とすることができる。ゲート電極28及びゲート電極40を金属層とする場合、蒸着法、スパッタリング法、化学気相成長法(CVD法)等を適用することができる。レジストを用いたフォトリソグラフィ及びエッチングを適用して、HVMOSのゲート電極28並びにMVMOS及びLVMOSのゲート電極40が必要な領域に形成される。このとき、ゲート絶縁層26の領域は、ゲート電極28の領域よりマージン距離X1(=0.1μm~0.2μm程度の重ねマージン分)だけ広くされる。
ステップS40では、MVMOSの拡張領域36b及びLVMOSの拡張領域36が形成される。
MVMOSの拡張領域36bのためのイオン注入処理が行われる。MVMOSの拡張領域36bが形成される領域以外の領域にマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。そして、レジスト層をマスクとして、p型ドーパント(ボロンB又は二フッ化ボロンBF2)を半導体基板10の表面にイオン注入する。イオン注入では、ボロンBを15keV以上25keV以下のイオン注入エネルギーで1×1013以上3×1013/cm2以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はMVMOSの拡張領域36bとして必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
また、LVMOSの拡張領域36のためのイオン注入処理が行われる。LVMOSの拡張領域36が形成される領域以外の領域にマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。そして、レジスト層をマスクとして、n型ドーパント(燐P又は砒素As)を半導体基板10の表面にイオン注入する。ここでは、砒素Asを2keV以上4keV以下のイオン注入エネルギーで6×1014以上2×1015/cm2以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はLVMOSの拡張領域36として必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
その後、イオン活性化処理が行われる。MVMOSの拡張領域36b及びLVMOSの拡張領域36へドーパントを注入した後、半導体基板10を1000℃~1050℃程度の高温でスパイクアニール(加熱)することによって半導体基板10内のドーパントを活性化させる。ただし、加熱温度及び時間は、MVMOSの拡張領域36b及びLVMOSの拡張領域36として必要な特性に応じて適宜設定すればよい。ドーパントが活性化した領域はMVMOSの拡張領域36b及びLVMOSの拡張領域36となる。
ステップS42では、HVMOSのゲート電極28並びにMVMOS及びLVMOSのゲート電極40の側面に絶縁体からなるサイドウォールSが形成される。当該ステップにおける処理は、半導体デバイス100の製造方法におけるステップS22と同様であるので説明を省略する。
ステップS44では、HVMOSのソース領域16b及びドレイン領域18並びにLVMOSのソース領域32及びドレイン領域34を形成するためのイオン注入処理が行われる。
半導体基板10の表面においてHVMOSのソース領域16b及びドレイン領域18並びにLVMOSのソース領域32及びドレイン領域34に対応する領域が開口領域であるマスクとして機能するレジスト層Rを形成する(図9のステップS44参照)。レジスト層Rは、フォトリソグラフィ技術を用いてパターニングすることができる。そして、レジスト層Rをマスクとして、n型ドーパント(燐P又は砒素As)を半導体基板10の表面にイオン注入する。ここでは、砒素Asを20keV以上25keV以下のイオン注入エネルギーで2×1015/cm2以上5×1015/cm2以下の密度となるようにイオン注入する。さらに、燐Pを20keV以上30keV以下のイオン注入エネルギーで3×1013以上1×1014/cm2以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はHVMOSのソース領域16b及びドレイン領域18並びにLVMOSのソース領域32及びドレイン領域34として必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層Rは除去する。
ステップS46では、HVMOSのタップ領域20並びにMVMOSのソース領域32b及びドレイン領域34bを形成するためのイオン注入処理が行われる。
半導体基板10の表面においてHVMOSのタップ領域20並びにMVMOSのソース領域32b及びドレイン領域34bに対応する領域が開口領域であるマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。そして、レジスト層をマスクとして、p型ドーパント(ボロンB又は二フッ化ボロンBF2)を半導体基板10の表面にイオン注入する。ここでは、イオン注入では、二フッ化ボロンBF2を5keV以上10keV以下のイオン注入エネルギーで2×1015以上3×1015/cm2以下の密度となるようにイオン注入する。さらに、例えば、ボロンBを5keV以上10keV以下のイオン注入エネルギーで2×1013以上5×1013/cm2以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はHVMOSのタップ領域20並びにMVMOSのソース領域32b及びドレイン領域34bとして必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
その後、イオン活性化処理が行われる。HVMOSのソース領域16b及びドレイン領域18並びにLVMOSのソース領域32及びドレイン領域34並びにHVMOSのタップ領域20並びにMVMOSのソース領域32b及びドレイン領域34bへドーパントを注入した後、半導体基板10を1000℃~1050℃程度の高温でスパイクアニール(加熱)することによって半導体基板10内のドーパントを活性化させる。ただし、加熱温度及び時間は、HVMOSのソース領域16b及びドレイン領域18並びにLVMOSのソース領域32及びドレイン領域34並びにHVMOSのタップ領域20並びにMVMOSのソース領域32b及びドレイン領域34bとして必要な特性に応じて適宜設定すればよい。ドーパントが活性化した領域はHVMOSのソース領域16b及びドレイン領域18並びにLVMOSのソース領域32及びドレイン領域34並びにHVMOSのタップ領域20並びにMVMOSのソース領域32b及びドレイン領域34bとなる。
[本実施の形態における半導体デバイスの特性]
図10及び図11は、従来の非対称HVMOSの構造及び本実施の形態における半導体デバイス100の構造とした場合のソース領域近傍のドーパントの2次元濃度プロファイルをTCADシミュレーションした結果を示す。当該シミュレーションは、LVMOSのゲート長が100nm以下となり、LVMOSのソース領域32及びドレイン領域34のイオン注入エネルギーが小さくされた場合について想定したものである。図10(a)は、従来の非対称HVMOSの構造においてゲート絶縁層26の厚さを77nmとした場合のドーパントの2次元濃度プロファイルを示す。また、図10(b)は、本実施の形態における半導体デバイス100の構造においてゲート絶縁層26の厚さを77nmとした場合の2次元濃度プロファイルを示す。図11(a)は、従来の非対称HVMOSの構造においてゲート絶縁層26の厚さを87nmとした場合のドーパントの2次元濃度プロファイルを示す。また、図11(b)は、本実施の形態における半導体デバイス100の構造においてゲート絶縁層26の厚さを87nmとした場合の2次元濃度プロファイルを示す。
図10(a)及び図11(a)に示されるように、ゲート絶縁層26の厚さが77nm及び87nmのいずれにおいても、従来の非対称HVMOSの構造の場合にはソース領域におけるドーパントの拡がりが十分でなく、ゲート電極28に対するゲート絶縁層26の幅のマージン距離X1を超えてゲート電極28下のチャネル領域Cまでドーパントが拡がらなかった。一方、図10(b)及び図11(b)に示されるように、ゲート絶縁層26の厚さが77nm及び87nmのいずれにおいても、拡張ソース領域16aを設けた本実施の形態における半導体デバイス100の構造の場合には拡張ソース領域16a及びソース領域16bにおける電界の拡がりが大きくなり、ゲート電極28に対するゲート絶縁層26の幅のマージン距離X1を超えてゲート電極28下のチャネル領域Cまで十分にドーパントが拡がった。
図12は、従来の非対称HVMOSの構造及び本実施の形態における半導体デバイス100の構造とした場合のゲート-ソース電圧(Vgs)とドレイン-ソース電流(Ids)との関係をTCADシミュレーションした結果を示す。図12(a)は、従来の非対称HVMOSの構造に対するゲート-ソース電圧(Vgs)とドレイン-ソース電流(Ids)との関係を示す。図12(b)は、半導体デバイス100の構造に対するゲート-ソース電圧(Vgs)とドレイン-ソース電流(Ids)との関係を示す。
従来の非対称HVMOSの構造では、ゲート絶縁層26の厚さを77nmから87nmへ増加させると、ゲート-ソース電圧(Vgs)とドレイン-ソース電流(Ids)との関係が大きく変動した。これに対して、本実施の形態における半導体デバイス100の構造では、ゲート絶縁層26の厚さを77nmから87nmへ増加させたとしてもゲート-ソース電圧(Vgs)とドレイン-ソース電流(Ids)との関係の変動は従来の非対称HVMOSの構造より小さくなった。
図13(a)及び図13(b)は、それぞれ従来の非対称HVMOSの構造及び本実施の形態の半導体デバイス100におけるゲート絶縁層26の膜厚と閾値電圧(Vth)とドレイン-ソース電流(Ids)との関係を示す。
図13(a)に示されるように、本実施の形態の半導体デバイス100におけるゲート絶縁層26の膜厚の変化に対する閾値電圧(Vth)の変化の幅は、従来の非対称HVMOSの構造における閾値電圧(Vth)の変化の幅より小さくなった。すなわち、本実施の形態の半導体デバイス100では、ゲート絶縁層26の膜厚に対して閾値電圧(Vth)を安定にすることができた。
また、図13(b)に示されるように、本実施の形態の半導体デバイス100におけるゲート絶縁層26の膜厚の変化に対するドレイン-ソース電流(Ids)の変化の幅は、従来の非対称HVMOSの構造におけるドレイン-ソース電流(Ids)の変化の幅より小さくなった。すなわち、本実施の形態の半導体デバイス100では、ゲート絶縁層26の膜厚に対してドレイン-ソース電流(Ids)を安定にすることができた。
なお、ゲート絶縁層26の膜厚に対してのみならず、マージン距離X1のばらつきに対しても閾値電圧(Vth)やソース-ドレイン電流(Ids)の素子毎のバラツキを抑制することができる。
以上のように、本発明によれば、非対称構造のHVMOSを含む半導体デバイスの特性を向上させる。すなわち、非対称構造のHVMOSを含む半導体デバイスにおいて閾値電圧(Vth)やソース-ドレイン電流(Ids)の素子毎のバラツキを抑制し、デバイス性能を安定化させることができる。特に、LVMOSのゲート長が100nm以下であるような構成において有効である。また、そのような良好な特性を有する非対称構造のHVMOSとMVMOS及びLVMOSを含む半導体デバイスにおいて製造工程を簡素化することを可能とし、製造コストを低減させることができる。