JP2024048439A - 半導体デバイス及び半導体デバイスの製造方法 - Google Patents

半導体デバイス及び半導体デバイスの製造方法 Download PDF

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秀隆 夏目
浩 石田
真敏 田矢
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Abstract

【課題】ホットキャリアを抑制し、次世代のDDICプラットフォームに適用可能な半導体デバイス及び半導体デバイスの製造方法を提供する。
【解決手段】ゲート電極28の端部に対してオフセット距離D0を持ってゲート電極28上に形成されたフォトレジスト層Rを介してイオン注入を行うことによって、トランジスタのチャネル領域16とドレイン領域20との間に第1LDD領域22及び第2LDD領域24を形成し、第2LDD領域24は、半導体基板10の表面から第1LDD領域22より浅く、第1LDD領域22と第2LDD領域24の境界はゲート電極28の端部より内側に位置する構成とする。
【選択図】図2

Description

本発明は、半導体デバイス及び半導体デバイスの製造方法に関する。
ディスプレイドライバIC(DDIC)のプラットフォームに搭載される中電圧(MV)のMOSFETは、通常、低濃度不純物ドレイン(LDD:Lightly Doped Drain)構造を採用している。LDD領域の設計は、デバイスが要求性能を満たすために重要である。特に、N型チャネルのMOSFET(MVNMOS)では、ドレイン側の電界制御が非常に重要である。DDICプラットフォームのMVMOSに要求される電源電圧は6V~8Vと比較的高いため、ドレイン側の電界を最適化しなければホットキャリア注入(HCI:Hot Carrier Injection)が深刻な問題となる。通常、ドレイン側の電界が弱ければHCIが発生し難くなる。そのため、ドレイン側の電界を下げるために、ゲート電極のサイドウォールスペーサを広くし、LDD領域を深くすることが好適である。
一方、テクノロジーノードが微細化されるとコアデバイスの性能向上とポリシリコンのギャップ充填時のプロセス上の問題を回避するために、ゲート電極Gであるポリシリコンの膜厚を薄くし、ゲート電極GのサイドウォールスペーサWSの幅を狭くすることが一般的である。DDICプラットフォームにおいてコアデバイスとMVMOSを同一チップ上に搭載する場合、このようなポリシリコンの膜厚の薄膜化に伴ってMVMOSのLDD部に注入するイオンがポリシリコンを突き抜けてチャネル領域Cに侵入しないように、LDD領域の深さを浅くする必要がある。また、サイドウォールスペーサWSの幅が狭くなると、図12に示すように、サイドウォールスペーサWSをマスクとしたイオン注入によって形成されるLDD領域の幅WLDDが短くなる。そして、これらの要因により、LDD領域内の電界が増加し、HCIが悪化する。
そこで、図13に示すように、LDD領域の形成時にゲート電極上においてポリシリコンの端部から内側にオフセット幅WOFFを設けるようにフォトレジスト層Rを形成し、ポリシリコン及びフォトレジスト層Rをマスクとしてデバイス表面に対して垂直方向からイオン注入する技術が開示されている(特許文献1)。これによって、LDD領域内の電界が増加しないようLDD領域への注入を深くした場合でも、フォトレジスト層R下のチャネル領域にはイオン注入されず、フォトレジスト層Rがないポリシリコン下にはポリシリコンを突き抜けてイオン注入された浅いLDD領域を形成することができる。
欧州特許公開第0683531号公報
上記従来技術では、ゲート電極Gであるポリシリコン下に延設される浅いLDD領域の幅は、フォトレジスト層Rを形成したときのオフセット幅WOFFにほぼ一致する。これは、ポリシリコン及びフォトレジスト層Rをマスクとしてデバイス表面に対して垂直方向からイオン注入するためである。なお、オフセット幅WOFFは、0.2μm~1.0μmとされている。0.2μm~1.0μmのLDD領域の幅は、テクノロジーノードが進んだDDICプラットフォームに使用されるゲート長の最小寸法が1.0μm以下のMVNMOSには大きすぎる。また、上記従来技術によって形成されたMOSFETでは、ホットキャリアの抑制効果も十分でない。
本発明の1つの態様は、半導体デバイスであって、基板の表面領域に形成されたトランジスタを含み、前記トランジスタのゲート電極下において、チャネル領域の各端部にLDD領域が設けられており、前記LDD領域は、第1LDD領域と、前記基板の表面から前記第1LDD領域より浅く、前記チャネル領域に近い第2LDD領域を含み、前記第1LDD領域と前記第2LDD領域の境界は前記ゲート電極の端部より前記チャネル領域側である内側に位置していることを特徴とする半導体デバイスである。
ここで、前記第1LDD領域及び前記第2LDD領域は、前記ゲート電極の端部に対してオフセット距離を持って前記ゲート電極上に形成されたマスク層を介してイオン注入を行うことで形成されたものであることが好適である。
また、前記イオン注入は、前記基板の表面の垂直方向に対して20°以上45°以下の角度で行われることが好適である。
また、前記マスク層の端部は、前記トランジスタのソース領域からドレイン領域に向かうゲート長の方向に沿って前記ゲート電極の端部から内側にオフセット距離D0を有し、前記ゲート長の方向に直角なゲート幅の方向に沿って前記チャネル領域の端部から外側にオフセット距離D1を有することが好適である。
また、前記オフセット距離D1は前記オフセット距離D0より大きいことが好適である。
本発明の別の態様は、基板の表面領域に形成されたトランジスタを含む半導体デバイスの製造方法であって、前記トランジスタのゲート電極の端部に対してオフセット距離を持って前記ゲート電極上に形成されたマスク層を介してイオン注入を行うことによって、前記トランジスタのチャネル領域とドレイン領域との間にLDD領域を形成し、前記LDD領域は、第1LDD領域と、前記基板の表面から前記第1LDD領域より浅い第2LDD領域を含み、前記第1LDD領域と前記第2LDD領域の境界は前記ゲート電極の端部より前記チャネル領域側である内側に位置することを特徴とする半導体デバイスの製造方法である。
ここで、前記イオン注入は、前記基板の表面の垂直方向に対して20°以上45°以下の角度で行われることが好適である。
また、前記トランジスタのソース領域からドレイン領域に向かうゲート長の方向に沿ってオフセット距離D0を有することが好適である。
また、前記マスク層の端部は、前記トランジスタのソース領域からドレイン領域に向かうゲート長の方向に沿って前記ゲート電極の端部から内側にオフセット距離D0を有し、前記ゲート長の方向に直角なゲート幅の方向に沿って前記チャネル領域の端部から外側にオフセット距離D1を有することが好適である。
また、前記オフセット距離D1は前記オフセット距離D0より大きいことが好適である。
本発明によれば、ホットキャリアを抑制し、次世代のDDICプラットフォームに適用可能な半導体デバイス及び半導体デバイスの製造方法を提供することができる。
本発明の実施の形態における半導体デバイスの基本構成を示す平面模式図である。 本発明の実施の形態における半導体デバイスの基本構成を示す断面模式図である。 本発明の実施の形態における半導体デバイスの基本構成を示す断面模式図である。 本発明の実施の形態における半導体デバイスの製造方法を示す図である。 本発明の実施の形態における半導体デバイスの製造方法を示す図である。 本発明の実施の形態における半導体デバイスの製造方法を示す図である。 本発明の実施の形態におけるオフセット距離の好適な条件を示す図である。 本発明の実施の形態におけるオフセット距離の好適な条件を示す図である。 本発明の実施の形態におけるゲート長と閾値電圧との関係を示す図である。 本発明の実施の形態におけるイオン注入のエネルギー及び角度と基板電流との関係を示す図である。 本発明の実施の形態におけるオフセット距離と閾値電圧との関係を示す図である。 従来の半導体デバイスの基本構成を示す断面模式図である。 従来の半導体デバイスの製造方法を示す断面模式図である。
図1は、本発明の実施の形態における半導体デバイス100の基本構成の平面図を示す。図2及び図3は、半導体デバイス100のラインA-A及びラインB-Bに沿った断面模式図を示す。なお、図1~図3は、半導体デバイス100の基本構成を説明するための模式図であり、各構成要素を強調して示しており、各部の寸法は実際の比を示していない場合がある。また、説明を明確にするためにデバイスの一部を除外して記載している。
半導体デバイス100は、MOS型電界効果トランジスタ(MOSFET)の基本構成を有する。本実施の形態における半導体デバイス100の利用目的は、特に限定されるものではないが、DDICプラットフォーム用のMOSFETとして利用することができる。
半導体デバイス100は、半導体基板10、ウェル領域12、分離領域14、チャネル領域16、ソース領域18、ドレイン領域20、第1LDD領域22、第2LDD領域24、ゲート絶縁層26、ゲート電極28及びサイドウォール30を含んで構成される。
以下、半導体デバイス100に含まれるMOSFETは、nチャネル型として説明する。この場合、以下の説明において、第1導電型はp型であり、第1導電型の反対の第2導電型はn型である。ただし、半導体デバイス100に含まれるMOSFETは、nチャネル型に限定されるものではなく、pチャネル型のMOSFESとしてもよい。この場合、第1導電型はn型であり、第1導電型の反対の第2導電型はp型として読み替えればよい。
半導体基板10は、半導体デバイス100が表面領域に形成される基板である。半導体基板10は、例えばシリコン基板することができる。半導体基板10は、第1導電型とする。半導体基板10は、例えばp型とすることができる。ウェル領域12は、半導体基板10の表面領域に形成される。ウェル領域12は、半導体基板10よりドーパント濃度が高い領域である。ウェル領域12は、第1導電型とする。ウェル領域12は、例えばp型のボロン(B)をドーパントとして添加する。ウェル領域12のドーパント濃度は、1×1016/cm以上5×1017/cm以下とすることが好適である。
分離領域14は、隣り合う素子間を絶縁するための絶縁領域である。分離領域14は、ソース領域18、ドレイン領域20、第1LDD領域22、第2LDD領域24、ゲート絶縁層26及びゲート電極28を取り囲むように設けられる。分離領域14は、シャロートレンチアイソレーション(STI:Shallow Trench Isolation)領域とすることができる。
チャネル領域16は、半導体デバイス100のMOSFETのチャネルとして機能する領域である。チャネル領域16は、第1導電型とする。チャネル領域16は、例えばp型のボロン(B)をドーパントとして添加する。チャネル領域16は、ウェル領域12より浅く、半導体基板10の表面近傍に形成される。チャネル領域16は、例えば、半導体基板10の表面から数10nm~数100nmの厚さとすることが好適である。チャネル領域16のドーパント濃度は、1×1016/cm以上5×1017/cm以下とすることが好適である。ただし、チャネル領域16の厚さ及びドーパント濃度は、半導体デバイス100に必要とされる特性に応じて設定すればよい。
ソース領域18は、半導体デバイス100のMOSFETのソースとして機能する領域である。ドレイン領域20は、半導体デバイス100のMOSFETのドレインとして機能する領域である。ソース領域18及びドレイン領域20は、第1導電型と反対の第2導電型とする。ソース領域18及びドレイン領域20は、例えばn型の燐(P)や砒素(As)をドーパントとして添加する。ソース領域18及びドレイン領域20のドーパント濃度は、1×1019/cm以上1×1021/cm以下とすることが好適である。ただし、ソース領域18及びドレイン領域20のドーパント濃度は、半導体デバイス100に必要とされる特性に応じて設定すればよい。
第1LDD領域22及び第2LDD領域24は、ソース領域18及びドレイン領域20と同じ導電型、すなわち第2導電型とする。第1LDD領域22及び第2LDD領域24は、ソース領域18とゲート絶縁層26下のチャネル領域とを繋ぐ領域、及び、ドレイン領域20とゲート絶縁層26下のチャネル領域とを繋ぐ領域に形成される。第1LDD領域22及び第2LDD領域24は、例えばn型の燐(P)をドーパントとして添加する。第1LDD領域22及び第2LDD領域24のドーパント濃度は、1×1018/cm以上1×1019/cm以下とすることが好適である。ただし、第1LDD領域22及び第2LDD領域24のドーパント濃度は、半導体デバイス100に必要とされる特性に応じて設定すればよい。
MOSFETの微細化が進むとソース領域18とドレイン領域20の間の電界が大きくなる。このような高電界で電子やホールのキャリアが加速されると、ドレイン領域20の近傍でホットキャリアとなり、ゲート絶縁層26へ飛び込んで損傷を生じ、キャリアに対するトラップを形成するおそれがある。そこで、ドレイン領域20の端部にドレイン領域20よりもドーパント濃度が低い第1LDD領域22及び第2LDD領域24を設けることによって、ドレイン領域20の近傍における電界強度を減少させ、ホットキャリアの発生を抑制することができる。
第1LDD領域22は、少なくとも第2LDD領域24よりも半導体基板10の表面からの深く形成される。第1LDD領域22は、半導体基板10の表面から0.1μm以上0.5μm以下の深さとすることが好適であり、0.2μm以上0.25μm以下の深さとすることがより好適である。また、第2LDD領域24は、半導体基板10の表面から0.05μm以下の深さとすることが好適であり、0.02μm以上0.03μm以下の深さとすることがより好適である。
第1LDD領域22と第2LDD領域24は半導体基板10の表面から異なる深さを有するので、第1LDD領域22と第2LDD領域24とが接続する領域ではウェル領域12との界面が変曲点Pを有する。半導体基板10の表面側からみた平面図において、変曲点Pは、ゲート電極28の端部Xより内側に位置する。
ゲート絶縁層26は、半導体デバイス100のMOSFETのゲートを構成する絶縁層である。ゲート絶縁層26は、半導体基板10の表面領域においてソース領域18側の第1LDD領域22及び第2LDD領域24とドレイン領域20側の第1LDD領域22及び第2LDD領域24との間に跨がるように設けられる。ゲート絶縁層26は、シリコン酸化層(SiO)、シリコン窒化層(SiN)、シリコン酸窒化膜(SiOxNy)とすることができる。半導体デバイス100では、ゲート絶縁層26の膜厚は、5nm以上50nm以下、好ましくは12nm以上20nm以下とすることが好適である。ただし、ゲート絶縁層26の膜厚は、半導体デバイス100に必要とされる特性に応じて設定すればよい。
ゲート電極28は、半導体デバイス100のゲートに電圧を印加するための電極である。ゲート電極28は、ゲート絶縁層26上に形成される。ゲート電極28は、例えば、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。半導体デバイス100では、ゲート電極28の膜厚は、50nm以上500nm以下、好ましくは60nm以上120nm以下とすることが好適である。ただし、ゲート電極28の膜厚は、半導体デバイス100に必要とされる特性に応じて設定すればよい。
サイドウォール30は、ゲート絶縁層26及びゲート電極28の側面を覆うように形成される。サイドウォール30は、シリコン酸化層(SiO)、シリコン窒化層(SiN)、シリコン酸窒化膜(SiOxNy)又はこれらの積層構造とすることができる。サイドウォール30の厚さ及び幅は、例えば2nm以上10nm以下、好ましくは3nm以上6nm以下とすることが好適である。
ゲート絶縁層26上のゲート電極28にゲート電圧を印加することによって、ソース領域18とドレイン領域20との間のウェル領域12にチャネルが形成される。このとき、ソース領域18とドレイン領域20との間に電圧を印加することによってソース-ドレイン電流が流れる。すなわち、ゲート電極28に印加するゲート電圧を調整することによって、ソース-ドレイン電流を制御することができる。
半導体デバイス100は、半導体基板10の表面領域上に形成され、異なる厚さのゲート絶縁層を有する複数のMOSFETを含むことができる。DDICプラットフォーム用のMOSFETに加えて、1つ又は複数のコアとなるMOSFETを半導体基板10の表面領域に形成することもできる。
[製造方法]
以下、図4~図6を参照して、半導体デバイス100の製造方法について説明する。図4及び図5は半導体デバイス100の製造方法を示す断面模式図である。図6は、半導体デバイス100の製造方法を示す平面模式図である。なお、図4~図6では、半導体デバイス100を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。また、図6において、第1LDD領域22及び第2LDD領域24の領域にそれぞれ異なるハッチングを施して示している。
半導体基板10は、第1導電型としてp型にドーピングされたシリコン基板として説明する。
ステップS10では、ウェル領域12及び分離領域14が形成される。分離領域14は、マスクを利用した既存のSTIプロセスによって形成することができる。STIプロセスでは、酸化シリコン(SiO)及び窒化シリコン(SiN)をマスクとして用いてデバイス領域の周辺領域をレンチエッチングし、そのトレンチ内に高密度プラズマCVD等を用いて絶縁膜を埋め込んだ後、当該領域を化学機械研磨法(CMP)で平坦化することで分離領域14を形成することができる。
ウェル領域12は、p型ドーパント(ボロンB又は二フッ化ボロンBF)を半導体基板10の表面にイオン注入して形成する。例えば、半導体基板10に対してボロン(B)を100keV~250keV程度のエネルギーで1.0×1012/cm以上5.0×1013/cm以下程度で注入する。イオン注入は、多段階注入としてもよい。ただし、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス100のサイズや特性に応じて適宜設定すればよい。イオン注入後、イオン拡散処理が行われる。ウェル領域12へドーパントを注入した後、半導体基板10を1000℃程度のアニール処理を適用することによってウェル領域12を形成することができる。ただし、加熱温度及び時間は、半導体デバイス100のサイズや特性に応じて適宜設定すればよい。
ステップS12では、ゲート絶縁層26及びゲート電極28が形成される。ゲート絶縁層26は、酸素(O)等の酸素含有ガスや窒素(N)等の窒素含有ガスを用いた熱酸化法により形成することができる。半導体基板10の表面においてソース領域18側の第1LDD領域22及び第2LDD領域24並びにドレイン領域20側の第1LDD領域22及び第2LDD領域24となる表面領域に跨がるようにゲート絶縁層26が形成される。ゲート絶縁層26の膜厚は10nm以上100nm以下とすることが好適である。MOSFETの動作電圧範囲を3V~6V程度とする場合、ゲート絶縁層26の膜厚は5nm以上50nm以下、好ましくは12nm以上20nm以下程度とすることが好適である。例えば、半導体基板10を1050℃の温度に加熱した状態で酸化ガスを供給することによって15nm程度の膜厚のゲート絶縁層26を形成する。
ゲート絶縁層26上にゲート電極28が形成される。ゲート電極28の形成方法は、特に限定されるものではないが、多結晶シリコン層(ポリシリコン層)とする場合にはシラン(SiH)等のシリコン含有ガスを用いた化学気相成長法(CVD法)とすることができる。ゲート電極28を金属層とする場合、蒸着法、スパッタリング法、化学気相成長法(CVD法)等を適用することができる。ゲート電極28の膜厚は、50nm以上500nm以下、好ましくは60nm以上120nm以下とすることが好適である。例えば、ゲート電極28の膜厚は100nmとする。
ステップS14では、ゲート絶縁層26及びゲート電極28がパターニングされる。ゲート絶縁層26及びゲート電極28は、従来のフォトリソグラフィ技術及びエッチング技術を適用して、半導体デバイス100の必要な領域にパターニングされる。すなわち、ゲート絶縁層26及びゲート電極28の上にフォトレジスト層を形成し、フォトリソグラフィ技術によってフォトレジスト層をパターニングし、フォトレジスト層をマスクとして不要な領域のゲート絶縁層26及びゲート電極28をエッチング技術にて除去することによって領域のゲート絶縁層26及びゲート電極28をパターニングすることができる。
ステップS16では、第1LDD領域22及び第2LDD領域24が形成される。まず、ゲート電極28上にフォトレジスト層Rを形成する。フォトレジスト層Rは、第1LDD領域22及び第2LDD領域24を形成するためのイオン注入に対するマスクとして利用される。フォトレジスト層Rは、図6に示すように、ゲート電極28が形成された領域よりも小さい領域にパターニングされる。具体的には、ソース領域18からドレイン領域20に向かうゲート長Lgに沿ったフォトレジスト層Rの端部は、ゲート電極28であるポリシリコンの端部からオフセット距離D0だけ内側に位置するようにパターニングされる。また、ソース領域18からドレイン領域20に向かうゲート長Lgの方向に直角なゲート幅Wgの方向に沿ったフォトレジスト層Rの端部は、チャネル領域16の端部からオフセット距離D1だけ外側に位置するようにパターニングされる。
次に、フォトレジスト層Rをマスクとして、第1LDD領域22及び第2LDD領域24を形成するためのイオン注入を行う。第2導電型がn型である場合、n型ドーパント(燐P又は砒素As)を半導体基板10の表面にイオン注入する。イオン注入では、燐(P)を50keV以上100keV以下のイオン注入エネルギーで1.0×1013/cm以上5.0×1013/cm以下程度でイオン注入することが好適である。イオン注入は、半導体基板10の表面に垂直な方向に対して角度θを付けて行うことが好適である。また、イオン注入は、半導体基板10を平面上で回転させつつ、複数の方向から半導体基板10の表面に垂直な方向に対して角度θを付けて複数回行うことが好適である。例えば、半導体基板10を平面上で90°ずつ回転させ、それぞれの方向から半導体基板10の表面に垂直な方向に対して角度θを付けて4回に分けて行うことが好適である。
オフセット距離D0は、半導体デバイス100の仕様に応じて設定することが好適である。図7は、オフセット距離D0及びイオン注入の角度の好適な条件を示す。すなわち、ゲート電極28への印加電圧が3V~4Vであり、ゲート電極28のゲート長Lgが0.4μm~0.5μmである場合、オフセット距離D0は0.015μm以上0.025μm以下とすることが好適である。ゲート電極28の印加電圧が4V~5.5Vであり、ゲート電極28のゲート長Lgが0.5μm~0.6μm程度である場合、オフセット距離D0は0.025μm以上0.04μm以下とすることが好適である。ゲート電極28の印加電圧が5.5V~7Vであり、ゲート電極28のゲート長Lgが0.6μm~0.7μm程度である場合、オフセット距離D0は0.04μm以上0.06μm以下とすることが好適である。また、イオン注入の角度θは、20°以上45°以下とすることが好適である。
ただし、オフセット距離D0は、上記条件に限定されるものではなく、0より大きく、イオン注入によって形成される第1LDD領域22及び第2LDD領域24によってホットキャリアの抑制効果が十分になるような値であればよい。
オフセット距離D1は、少なくともオフセット距離D0よりも大きく設定することが好適である。オフセット距離D1は、ゲート電極28の膜厚及びイオン注入の角度θに応じて設定することが好適である。図8は、オフセット距離D1の好適な条件を示す。例えば、ゲート電極28の膜厚が0.06μmであり、イオン注入の角度θが20°の場合、オフセット距離D1は0.13μmとすることが好適である。また、例えば、ゲート電極28の膜厚が0.12μmであり、イオン注入の角度θが45°の場合、オフセット距離D1は0.22μmとすることが好適である。他の条件についても、図8に示すオフセット距離D1とすることが好適である。
ゲート絶縁層26及びゲート電極28並びにフォトレジスト層Rがイオン注入の障壁にならない領域では、半導体基板10の表面側に第1LDD領域22が形成される。また、フォトレジスト層Rがイオン注入の障壁にならず、ゲート絶縁層26及びゲート電極28のみがイオン注入の障壁になっている領域では、ゲート絶縁層26及び/又はゲート電極28を貫いてイオン注入が行われる。したがって、当該領域では半導体基板10の表面側に第1LDD領域22よりも浅い第2LDD領域24が形成される。ゲート絶縁層26及びゲート電極28並びにフォトレジスト層Rがイオン注入の障壁となる領域では、ゲート絶縁層26及びゲート電極28並びにフォトレジスト層Rによってイオン注入によるイオンが半導体基板10の表面まで届かないように遮られる。したがって、当該領域では半導体基板10の表面側には第1LDD領域22及び第2LDD領域24のいずれも形成されない。
ここで、半導体基板10の表面に垂直な方向に対して角度を付けてイオン注入を行うことによって、ゲート電極28の端部より内側(チャネル領域16側)に延びた形状の第2LDD領域24を形成することができる。ここで、図2に示すように、第1LDD領域22と第2LDD領域24が接続される変曲点Pがゲート電極28の端部Xより内側(チャネル領域16側)に位置することが好適である。変曲点Pの位置は、エネルギー分散型X線分光法(SEM-EDX)、高解像度(TEM)、二次イオン質量分析(SIMS)等によって調べることができる。
例えば、半導体基板10を平面内で90°ずつ回転させながら、燐(P)を半導体基板10の表面に垂直な方向に対して20°以上45°以下の角度において50keV以上100keV以下のイオン注入エネルギーで1.0×1013/cm以上5.0×1013/cm以下程度になるように4回注入する。イオン注入を行った後、フォトレジスト層Rを除去する。
なお、イオン注入されるドーパントの密度、注入深さ、注入角度及び注入回数等は半導体デバイス100のサイズや特性に応じて適宜設定すればよい。
このように、第1LDD領域22及び第2LDD領域24を形成することによって、チャネル領域16とドレイン領域20間のの電界を充分に緩和できる第1LDD領域22及び第2LDD領域24を形成することができる。さらに、半導体基板10の表面に垂直な方向に対してイオン注入の角度を傾けることによって、ゲート電極28下のウェル領域12にも延伸された第2LDD領域24を形成することができる。すなわち、ゲート電極28が形成された領域に対して充分にオーバーラップした第2LDD領域24を形成することができる。さらに、フォトレジスト層Rのブロッキングにより、イオン注入中においてイオンがフォトレジスト層R、ゲート電極28及びゲート絶縁層26を通過してチャネル領域16の中央領域に入ることが困難になり、MOSFETのより高い信頼性を保証する。
ステップS18では、サイドウォール30並びにソース領域18及びドレイン領域20が形成される。ゲート電極28の上面からゲート絶縁層26及びゲート電極28の側面及び半導体基板10の表面を覆うように酸化シリコン膜(SiO)が形成される。酸化シリコン膜(SiO)は、テトラエトキシシラン(TEOS)を用いた化学気相成長法(CVD)により形成することができる。また、酸化シリコン膜(SiO)は、酸素(O)等の酸素含有ガスや窒素(N)等の窒素含有ガスを用いた化学気相成長法(CVD)により形成してもよい。フォトリソグラフィ技術を利用したエッチングを適用して酸化シリコン膜(SiO)をエッチングすることによって、ゲート絶縁層26及びゲート電極28の側面を覆うようにサイドウォール30が形成される。サイドウォール30は、ゲート絶縁層26及びゲート電極28の端部から2nm以上10nm以下程度の幅で設けることが好適である。
サイドウォール30を形成した後、ソース領域18及びドレイン領域20が形成される。ソース領域18及びドレイン領域20は、ドーパントのイオン注入処理及びアニールによる拡散処理によって形成される。
第2導電型がn型である場合、ゲート絶縁層26、ゲート電極28及びサイドウォール30をマスクとしてn型ドーパント(燐P又は砒素As)を半導体基板10の表面にイオン注入する。イオン注入は、多段階注入とすることが好適である。具体的には、n型ドーパントを5keV以上50keV以下のイオン注入エネルギーで1×1015/cm以上5×1015/cm以下の密度となるように多段階注入することが好適である。ただし、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス100のソース領域18及びドレイン領域20として必要な特性に応じて適宜設定すればよい。その後、高温でスパイクアニール(加熱)することによって半導体基板10内のドーパントを活性化させる。例えば、1000℃程度のスパイクアニールを行う。これによって、ソース領域18及びドレイン領域20が形成される。
[半導体デバイスの特性]
以下、半導体デバイス100の特性についてシミュレーションによって解析した結果を示す。
図9は、ゲート電極28のゲート長Lgと半導体デバイス100の閾値電圧Vthとの関係を示す。図9に示すように、オフセット距離D0が小さい値から大きい値まで変化させることによって、動作電圧及びゲート長Lgに対して閾値電圧Vthを適切な値に設定することができる。
図10は、第1LDD領域22及び第2LDD領域24を形成する際のイオン注入のエネルギーと角度θに対する基板電流Isubとの関係を示す。図10(a)に示すように、イオン注入のエネルギーを40keV程度から90keV程度まで増加させるにつれて基板電流Isubは低下した。また、図10(b)に示すように、イオン注入の角度θを20°以上にすることによって基板電流Isubが低下する傾向を示した。一般的に、基板電流Isubはホットキャリアの発生と比例関係があると考えられており、基板電流Isubが低下するほどホットキャリアの発生を抑制する効果が高くなっているといえる。特に、イオン注入の角度θは、製造装置の構造上の上限も考慮して20°以上45°以下とすることが好適である。
図11は、オフセット距離D1と半導体デバイス100の閾値電圧Vthとの関係を示す。図11に示すように、オフセット距離D1が小さくなると、閾値電圧Vthが低下し始めるオフセット距離D1が存在する。これは、第1LDD領域22及び第2LDD領域24を形成する際に、フォトレジスト層Rがイオン注入の障壁にならず、ゲート絶縁層26及びゲート電極28のみがイオン注入の障壁になっている領域においては、ゲート絶縁層26及び/又はゲート電極28を貫いてイオン注入が行われるため、オフセット距離D1が小さくなると、ゲート幅Wgの方向に沿ってチャネル領域の端部にまでイオン注入によるイオンが到達してしまうためと推察される。したがって、オフセット距離D1は、第1LDD領域22及び第2LDD領域24を形成する際のイオン注入のエネルギー及び角度θに基づいて適切に設定することが好適である。
以上のように、本実施の形態によれば、ホットキャリアを抑制し、次世代のDDICプラットフォームに適用可能な半導体デバイス及び半導体デバイスの製造方法を提供することができる。
10 半導体基板、12 ウェル領域、14 分離領域、16 チャネル領域、18 ソース領域、20 ドレイン領域、22 第1LDD領域、24 第2LDD領域、26 ゲート絶縁層、28 ゲート電極、30 サイドウォール、100 半導体デバイス。

Claims (10)

  1. 半導体デバイスであって、
    基板の表面領域に形成されたトランジスタを含み、
    前記トランジスタのゲート電極下において、チャネル領域の各端部にLDD領域が設けられており、
    前記LDD領域は、第1LDD領域と、前記基板の表面から前記第1LDD領域より浅く、前記チャネル領域に近い第2LDD領域を含み、
    前記第1LDD領域と前記第2LDD領域の境界は前記ゲート電極の端部より前記チャネル領域側である内側に位置していることを特徴とする半導体デバイス。
  2. 請求項1に記載の半導体デバイスであって、
    前記第1LDD領域及び前記第2LDD領域は、前記ゲート電極の端部に対してオフセット距離を持って前記ゲート電極上に形成されたマスク層を介してイオン注入を行うことで形成されたものであることを特徴とする半導体デバイス。
  3. 請求項2に記載の半導体デバイスであって、
    前記イオン注入は、前記基板の表面の垂直方向に対して20°以上45°以下の角度で行われることを特徴とする半導体デバイス。
  4. 請求項2又は3に記載の半導体デバイスであって、
    前記マスク層の端部は、前記トランジスタのソース領域からドレイン領域に向かうゲート長の方向に沿って前記ゲート電極の端部から内側にオフセット距離D0を有し、前記ゲート長の方向に直角なゲート幅の方向に沿って前記チャネル領域の端部から外側にオフセット距離D1を有することを特徴とする半導体デバイス。
  5. 請求項4に記載の半導体デバイスであって、
    前記オフセット距離D1は前記オフセット距離D0より大きいことを特徴とする半導体デバイス。
  6. 基板の表面領域に形成されたトランジスタを含む半導体デバイスの製造方法であって、
    前記トランジスタのゲート電極の端部に対してオフセット距離を持って前記ゲート電極上に形成されたマスク層を介してイオン注入を行うことによって、前記トランジスタのチャネル領域とドレイン領域との間にLDD領域を形成し、
    前記LDD領域は、第1LDD領域と、前記基板の表面から前記第1LDD領域より浅い第2LDD領域を含み、前記第1LDD領域と前記第2LDD領域の境界は前記ゲート電極の端部より前記チャネル領域側である内側に位置することを特徴とする半導体デバイスの製造方法。
  7. 請求項6に記載の半導体デバイスの製造方法であって、
    前記イオン注入は、前記基板の表面の垂直方向に対して20°以上45°以下の角度で行われることを特徴とする半導体デバイスの製造方法。
  8. 請求項6又は7に記載の半導体デバイスの製造方法であって、
    前記トランジスタのソース領域からドレイン領域に向かうゲート長の方向に沿ってオフセット距離D0を有することを特徴とする半導体デバイスの製造方法。
  9. 請求項6又は7に記載の半導体デバイスの製造方法であって、
    前記マスク層の端部は、前記トランジスタのソース領域からドレイン領域に向かうゲート長の方向に沿って前記ゲート電極の端部から内側にオフセット距離D0を有し、前記ゲート長の方向に直角なゲート幅の方向に沿って前記チャネル領域の端部から外側にオフセット距離D1を有することを特徴とする半導体デバイスの製造方法。
  10. 請求項9に記載の半導体デバイスの製造方法であって、
    前記オフセット距離D1は前記オフセット距離D0より大きいことを特徴とする半導体デバイスの製造方法。
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