JP2024048439A - 半導体デバイス及び半導体デバイスの製造方法 - Google Patents

Abstract

【課題】ホットキャリアを抑制し、次世代のＤＤＩＣプラットフォームに適用可能な半導体デバイス及び半導体デバイスの製造方法を提供する。
【解決手段】ゲート電極２８の端部に対してオフセット距離Ｄ０を持ってゲート電極２８上に形成されたフォトレジスト層Ｒを介してイオン注入を行うことによって、トランジスタのチャネル領域１６とドレイン領域２０との間に第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４を形成し、第２ＬＤＤ領域２４は、半導体基板１０の表面から第１ＬＤＤ領域２２より浅く、第１ＬＤＤ領域２２と第２ＬＤＤ領域２４の境界はゲート電極２８の端部より内側に位置する構成とする。
【選択図】図２

Description

本発明は、半導体デバイス及び半導体デバイスの製造方法に関する。

ディスプレイドライバＩＣ（ＤＤＩＣ）のプラットフォームに搭載される中電圧（ＭＶ）のＭＯＳＦＥＴは、通常、低濃度不純物ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用している。ＬＤＤ領域の設計は、デバイスが要求性能を満たすために重要である。特に、Ｎ型チャネルのＭＯＳＦＥＴ（ＭＶＮＭＯＳ）では、ドレイン側の電界制御が非常に重要である。ＤＤＩＣプラットフォームのＭＶＭＯＳに要求される電源電圧は６Ｖ～８Ｖと比較的高いため、ドレイン側の電界を最適化しなければホットキャリア注入（ＨＣＩ：Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ）が深刻な問題となる。通常、ドレイン側の電界が弱ければＨＣＩが発生し難くなる。そのため、ドレイン側の電界を下げるために、ゲート電極のサイドウォールスペーサを広くし、ＬＤＤ領域を深くすることが好適である。

一方、テクノロジーノードが微細化されるとコアデバイスの性能向上とポリシリコンのギャップ充填時のプロセス上の問題を回避するために、ゲート電極Ｇであるポリシリコンの膜厚を薄くし、ゲート電極ＧのサイドウォールスペーサＷＳの幅を狭くすることが一般的である。ＤＤＩＣプラットフォームにおいてコアデバイスとＭＶＭＯＳを同一チップ上に搭載する場合、このようなポリシリコンの膜厚の薄膜化に伴ってＭＶＭＯＳのＬＤＤ部に注入するイオンがポリシリコンを突き抜けてチャネル領域Ｃに侵入しないように、ＬＤＤ領域の深さを浅くする必要がある。また、サイドウォールスペーサＷＳの幅が狭くなると、図１２に示すように、サイドウォールスペーサＷＳをマスクとしたイオン注入によって形成されるＬＤＤ領域の幅Ｗ_ＬＤＤが短くなる。そして、これらの要因により、ＬＤＤ領域内の電界が増加し、ＨＣＩが悪化する。

そこで、図１３に示すように、ＬＤＤ領域の形成時にゲート電極上においてポリシリコンの端部から内側にオフセット幅Ｗ_ＯＦＦを設けるようにフォトレジスト層Ｒを形成し、ポリシリコン及びフォトレジスト層Ｒをマスクとしてデバイス表面に対して垂直方向からイオン注入する技術が開示されている（特許文献１）。これによって、ＬＤＤ領域内の電界が増加しないようＬＤＤ領域への注入を深くした場合でも、フォトレジスト層Ｒ下のチャネル領域にはイオン注入されず、フォトレジスト層Ｒがないポリシリコン下にはポリシリコンを突き抜けてイオン注入された浅いＬＤＤ領域を形成することができる。

欧州特許公開第０６８３５３１号公報

上記従来技術では、ゲート電極Ｇであるポリシリコン下に延設される浅いＬＤＤ領域の幅は、フォトレジスト層Ｒを形成したときのオフセット幅Ｗ_ＯＦＦにほぼ一致する。これは、ポリシリコン及びフォトレジスト層Ｒをマスクとしてデバイス表面に対して垂直方向からイオン注入するためである。なお、オフセット幅Ｗ_ＯＦＦは、０．２μｍ～１．０μｍとされている。０．２μｍ～１．０μｍのＬＤＤ領域の幅は、テクノロジーノードが進んだＤＤＩＣプラットフォームに使用されるゲート長の最小寸法が１．０μｍ以下のＭＶＮＭＯＳには大きすぎる。また、上記従来技術によって形成されたＭＯＳＦＥＴでは、ホットキャリアの抑制効果も十分でない。

本発明の１つの態様は、半導体デバイスであって、基板の表面領域に形成されたトランジスタを含み、前記トランジスタのゲート電極下において、チャネル領域の各端部にＬＤＤ領域が設けられており、前記ＬＤＤ領域は、第１ＬＤＤ領域と、前記基板の表面から前記第１ＬＤＤ領域より浅く、前記チャネル領域に近い第２ＬＤＤ領域を含み、前記第１ＬＤＤ領域と前記第２ＬＤＤ領域の境界は前記ゲート電極の端部より前記チャネル領域側である内側に位置していることを特徴とする半導体デバイスである。

ここで、前記第１ＬＤＤ領域及び前記第２ＬＤＤ領域は、前記ゲート電極の端部に対してオフセット距離を持って前記ゲート電極上に形成されたマスク層を介してイオン注入を行うことで形成されたものであることが好適である。

また、前記イオン注入は、前記基板の表面の垂直方向に対して２０°以上４５°以下の角度で行われることが好適である。

また、前記マスク層の端部は、前記トランジスタのソース領域からドレイン領域に向かうゲート長の方向に沿って前記ゲート電極の端部から内側にオフセット距離Ｄ０を有し、前記ゲート長の方向に直角なゲート幅の方向に沿って前記チャネル領域の端部から外側にオフセット距離Ｄ１を有することが好適である。

また、前記オフセット距離Ｄ１は前記オフセット距離Ｄ０より大きいことが好適である。

本発明の別の態様は、基板の表面領域に形成されたトランジスタを含む半導体デバイスの製造方法であって、前記トランジスタのゲート電極の端部に対してオフセット距離を持って前記ゲート電極上に形成されたマスク層を介してイオン注入を行うことによって、前記トランジスタのチャネル領域とドレイン領域との間にＬＤＤ領域を形成し、前記ＬＤＤ領域は、第１ＬＤＤ領域と、前記基板の表面から前記第１ＬＤＤ領域より浅い第２ＬＤＤ領域を含み、前記第１ＬＤＤ領域と前記第２ＬＤＤ領域の境界は前記ゲート電極の端部より前記チャネル領域側である内側に位置することを特徴とする半導体デバイスの製造方法である。

ここで、前記イオン注入は、前記基板の表面の垂直方向に対して２０°以上４５°以下の角度で行われることが好適である。

また、前記トランジスタのソース領域からドレイン領域に向かうゲート長の方向に沿ってオフセット距離Ｄ０を有することが好適である。

また、前記マスク層の端部は、前記トランジスタのソース領域からドレイン領域に向かうゲート長の方向に沿って前記ゲート電極の端部から内側にオフセット距離Ｄ０を有し、前記ゲート長の方向に直角なゲート幅の方向に沿って前記チャネル領域の端部から外側にオフセット距離Ｄ１を有することが好適である。

また、前記オフセット距離Ｄ１は前記オフセット距離Ｄ０より大きいことが好適である。

本発明によれば、ホットキャリアを抑制し、次世代のＤＤＩＣプラットフォームに適用可能な半導体デバイス及び半導体デバイスの製造方法を提供することができる。

本発明の実施の形態における半導体デバイスの基本構成を示す平面模式図である。 本発明の実施の形態における半導体デバイスの基本構成を示す断面模式図である。 本発明の実施の形態における半導体デバイスの基本構成を示す断面模式図である。 本発明の実施の形態における半導体デバイスの製造方法を示す図である。 本発明の実施の形態における半導体デバイスの製造方法を示す図である。 本発明の実施の形態における半導体デバイスの製造方法を示す図である。 本発明の実施の形態におけるオフセット距離の好適な条件を示す図である。 本発明の実施の形態におけるオフセット距離の好適な条件を示す図である。 本発明の実施の形態におけるゲート長と閾値電圧との関係を示す図である。 本発明の実施の形態におけるイオン注入のエネルギー及び角度と基板電流との関係を示す図である。 本発明の実施の形態におけるオフセット距離と閾値電圧との関係を示す図である。 従来の半導体デバイスの基本構成を示す断面模式図である。 従来の半導体デバイスの製造方法を示す断面模式図である。

図１は、本発明の実施の形態における半導体デバイス１００の基本構成の平面図を示す。図２及び図３は、半導体デバイス１００のラインＡ－Ａ及びラインＢ－Ｂに沿った断面模式図を示す。なお、図１～図３は、半導体デバイス１００の基本構成を説明するための模式図であり、各構成要素を強調して示しており、各部の寸法は実際の比を示していない場合がある。また、説明を明確にするためにデバイスの一部を除外して記載している。

半導体デバイス１００は、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）の基本構成を有する。本実施の形態における半導体デバイス１００の利用目的は、特に限定されるものではないが、ＤＤＩＣプラットフォーム用のＭＯＳＦＥＴとして利用することができる。

半導体デバイス１００は、半導体基板１０、ウェル領域１２、分離領域１４、チャネル領域１６、ソース領域１８、ドレイン領域２０、第１ＬＤＤ領域２２、第２ＬＤＤ領域２４、ゲート絶縁層２６、ゲート電極２８及びサイドウォール３０を含んで構成される。

以下、半導体デバイス１００に含まれるＭＯＳＦＥＴは、ｎチャネル型として説明する。この場合、以下の説明において、第１導電型はｐ型であり、第１導電型の反対の第２導電型はｎ型である。ただし、半導体デバイス１００に含まれるＭＯＳＦＥＴは、ｎチャネル型に限定されるものではなく、ｐチャネル型のＭＯＳＦＥＳとしてもよい。この場合、第１導電型はｎ型であり、第１導電型の反対の第２導電型はｐ型として読み替えればよい。

半導体基板１０は、半導体デバイス１００が表面領域に形成される基板である。半導体基板１０は、例えばシリコン基板することができる。半導体基板１０は、第１導電型とする。半導体基板１０は、例えばｐ型とすることができる。ウェル領域１２は、半導体基板１０の表面領域に形成される。ウェル領域１２は、半導体基板１０よりドーパント濃度が高い領域である。ウェル領域１２は、第１導電型とする。ウェル領域１２は、例えばｐ型のボロン（Ｂ）をドーパントとして添加する。ウェル領域１２のドーパント濃度は、１×１０^１６／ｃｍ^３以上５×１０^１７／ｃｍ^３以下とすることが好適である。

分離領域１４は、隣り合う素子間を絶縁するための絶縁領域である。分離領域１４は、ソース領域１８、ドレイン領域２０、第１ＬＤＤ領域２２、第２ＬＤＤ領域２４、ゲート絶縁層２６及びゲート電極２８を取り囲むように設けられる。分離領域１４は、シャロートレンチアイソレーション（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域とすることができる。

チャネル領域１６は、半導体デバイス１００のＭＯＳＦＥＴのチャネルとして機能する領域である。チャネル領域１６は、第１導電型とする。チャネル領域１６は、例えばｐ型のボロン（Ｂ）をドーパントとして添加する。チャネル領域１６は、ウェル領域１２より浅く、半導体基板１０の表面近傍に形成される。チャネル領域１６は、例えば、半導体基板１０の表面から数１０ｎｍ～数１００ｎｍの厚さとすることが好適である。チャネル領域１６のドーパント濃度は、１×１０^１６／ｃｍ^３以上５×１０^１７／ｃｍ^３以下とすることが好適である。ただし、チャネル領域１６の厚さ及びドーパント濃度は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。

ソース領域１８は、半導体デバイス１００のＭＯＳＦＥＴのソースとして機能する領域である。ドレイン領域２０は、半導体デバイス１００のＭＯＳＦＥＴのドレインとして機能する領域である。ソース領域１８及びドレイン領域２０は、第１導電型と反対の第２導電型とする。ソース領域１８及びドレイン領域２０は、例えばｎ型の燐（Ｐ）や砒素（Ａｓ）をドーパントとして添加する。ソース領域１８及びドレイン領域２０のドーパント濃度は、１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下とすることが好適である。ただし、ソース領域１８及びドレイン領域２０のドーパント濃度は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。

第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４は、ソース領域１８及びドレイン領域２０と同じ導電型、すなわち第２導電型とする。第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４は、ソース領域１８とゲート絶縁層２６下のチャネル領域とを繋ぐ領域、及び、ドレイン領域２０とゲート絶縁層２６下のチャネル領域とを繋ぐ領域に形成される。第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４は、例えばｎ型の燐（Ｐ）をドーパントとして添加する。第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４のドーパント濃度は、１×１０^１８／ｃｍ^３以上１×１０^１９／ｃｍ^３以下とすることが好適である。ただし、第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４のドーパント濃度は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。

ＭＯＳＦＥＴの微細化が進むとソース領域１８とドレイン領域２０の間の電界が大きくなる。このような高電界で電子やホールのキャリアが加速されると、ドレイン領域２０の近傍でホットキャリアとなり、ゲート絶縁層２６へ飛び込んで損傷を生じ、キャリアに対するトラップを形成するおそれがある。そこで、ドレイン領域２０の端部にドレイン領域２０よりもドーパント濃度が低い第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４を設けることによって、ドレイン領域２０の近傍における電界強度を減少させ、ホットキャリアの発生を抑制することができる。

第１ＬＤＤ領域２２は、少なくとも第２ＬＤＤ領域２４よりも半導体基板１０の表面からの深く形成される。第１ＬＤＤ領域２２は、半導体基板１０の表面から０．１μｍ以上０．５μｍ以下の深さとすることが好適であり、０．２μｍ以上０．２５μｍ以下の深さとすることがより好適である。また、第２ＬＤＤ領域２４は、半導体基板１０の表面から０．０５μｍ以下の深さとすることが好適であり、０．０２μｍ以上０．０３μｍ以下の深さとすることがより好適である。

第１ＬＤＤ領域２２と第２ＬＤＤ領域２４は半導体基板１０の表面から異なる深さを有するので、第１ＬＤＤ領域２２と第２ＬＤＤ領域２４とが接続する領域ではウェル領域１２との界面が変曲点Ｐを有する。半導体基板１０の表面側からみた平面図において、変曲点Ｐは、ゲート電極２８の端部Ｘより内側に位置する。

ゲート絶縁層２６は、半導体デバイス１００のＭＯＳＦＥＴのゲートを構成する絶縁層である。ゲート絶縁層２６は、半導体基板１０の表面領域においてソース領域１８側の第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４とドレイン領域２０側の第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４との間に跨がるように設けられる。ゲート絶縁層２６は、シリコン酸化層（ＳｉＯ_２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）とすることができる。半導体デバイス１００では、ゲート絶縁層２６の膜厚は、５ｎｍ以上５０ｎｍ以下、好ましくは１２ｎｍ以上２０ｎｍ以下とすることが好適である。ただし、ゲート絶縁層２６の膜厚は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。

ゲート電極２８は、半導体デバイス１００のゲートに電圧を印加するための電極である。ゲート電極２８は、ゲート絶縁層２６上に形成される。ゲート電極２８は、例えば、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。半導体デバイス１００では、ゲート電極２８の膜厚は、５０ｎｍ以上５００ｎｍ以下、好ましくは６０ｎｍ以上１２０ｎｍ以下とすることが好適である。ただし、ゲート電極２８の膜厚は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。

サイドウォール３０は、ゲート絶縁層２６及びゲート電極２８の側面を覆うように形成される。サイドウォール３０は、シリコン酸化層（ＳｉＯ_２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）又はこれらの積層構造とすることができる。サイドウォール３０の厚さ及び幅は、例えば２ｎｍ以上１０ｎｍ以下、好ましくは３ｎｍ以上６ｎｍ以下とすることが好適である。

ゲート絶縁層２６上のゲート電極２８にゲート電圧を印加することによって、ソース領域１８とドレイン領域２０との間のウェル領域１２にチャネルが形成される。このとき、ソース領域１８とドレイン領域２０との間に電圧を印加することによってソース－ドレイン電流が流れる。すなわち、ゲート電極２８に印加するゲート電圧を調整することによって、ソース－ドレイン電流を制御することができる。

半導体デバイス１００は、半導体基板１０の表面領域上に形成され、異なる厚さのゲート絶縁層を有する複数のＭＯＳＦＥＴを含むことができる。ＤＤＩＣプラットフォーム用のＭＯＳＦＥＴに加えて、１つ又は複数のコアとなるＭＯＳＦＥＴを半導体基板１０の表面領域に形成することもできる。

［製造方法］
以下、図４～図６を参照して、半導体デバイス１００の製造方法について説明する。図４及び図５は半導体デバイス１００の製造方法を示す断面模式図である。図６は、半導体デバイス１００の製造方法を示す平面模式図である。なお、図４～図６では、半導体デバイス１００を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。また、図６において、第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４の領域にそれぞれ異なるハッチングを施して示している。

半導体基板１０は、第１導電型としてｐ型にドーピングされたシリコン基板として説明する。

ステップＳ１０では、ウェル領域１２及び分離領域１４が形成される。分離領域１４は、マスクを利用した既存のＳＴＩプロセスによって形成することができる。ＳＴＩプロセスでは、酸化シリコン（ＳｉＯ_２）及び窒化シリコン（ＳｉＮ）をマスクとして用いてデバイス領域の周辺領域をレンチエッチングし、そのトレンチ内に高密度プラズマＣＶＤ等を用いて絶縁膜を埋め込んだ後、当該領域を化学機械研磨法（ＣＭＰ）で平坦化することで分離領域１４を形成することができる。

ウェル領域１２は、ｐ型ドーパント（ボロンＢ又は二フッ化ボロンＢＦ_２）を半導体基板１０の表面にイオン注入して形成する。例えば、半導体基板１０に対してボロン（Ｂ）を１００ｋｅＶ～２５０ｋｅＶ程度のエネルギーで１．０×１０^１２／ｃｍ^２以上５．０×１０^１３／ｃｍ^２以下程度で注入する。イオン注入は、多段階注入としてもよい。ただし、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス１００のサイズや特性に応じて適宜設定すればよい。イオン注入後、イオン拡散処理が行われる。ウェル領域１２へドーパントを注入した後、半導体基板１０を１０００℃程度のアニール処理を適用することによってウェル領域１２を形成することができる。ただし、加熱温度及び時間は、半導体デバイス１００のサイズや特性に応じて適宜設定すればよい。

ステップＳ１２では、ゲート絶縁層２６及びゲート電極２８が形成される。ゲート絶縁層２６は、酸素（Ｏ_２）等の酸素含有ガスや窒素（Ｎ_２）等の窒素含有ガスを用いた熱酸化法により形成することができる。半導体基板１０の表面においてソース領域１８側の第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４並びにドレイン領域２０側の第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４となる表面領域に跨がるようにゲート絶縁層２６が形成される。ゲート絶縁層２６の膜厚は１０ｎｍ以上１００ｎｍ以下とすることが好適である。ＭＯＳＦＥＴの動作電圧範囲を３Ｖ～６Ｖ程度とする場合、ゲート絶縁層２６の膜厚は５ｎｍ以上５０ｎｍ以下、好ましくは１２ｎｍ以上２０ｎｍ以下程度とすることが好適である。例えば、半導体基板１０を１０５０℃の温度に加熱した状態で酸化ガスを供給することによって１５ｎｍ程度の膜厚のゲート絶縁層２６を形成する。

ゲート絶縁層２６上にゲート電極２８が形成される。ゲート電極２８の形成方法は、特に限定されるものではないが、多結晶シリコン層（ポリシリコン層）とする場合にはシラン（ＳｉＨ_４）等のシリコン含有ガスを用いた化学気相成長法（ＣＶＤ法）とすることができる。ゲート電極２８を金属層とする場合、蒸着法、スパッタリング法、化学気相成長法（ＣＶＤ法）等を適用することができる。ゲート電極２８の膜厚は、５０ｎｍ以上５００ｎｍ以下、好ましくは６０ｎｍ以上１２０ｎｍ以下とすることが好適である。例えば、ゲート電極２８の膜厚は１００ｎｍとする。

ステップＳ１４では、ゲート絶縁層２６及びゲート電極２８がパターニングされる。ゲート絶縁層２６及びゲート電極２８は、従来のフォトリソグラフィ技術及びエッチング技術を適用して、半導体デバイス１００の必要な領域にパターニングされる。すなわち、ゲート絶縁層２６及びゲート電極２８の上にフォトレジスト層を形成し、フォトリソグラフィ技術によってフォトレジスト層をパターニングし、フォトレジスト層をマスクとして不要な領域のゲート絶縁層２６及びゲート電極２８をエッチング技術にて除去することによって領域のゲート絶縁層２６及びゲート電極２８をパターニングすることができる。

ステップＳ１６では、第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４が形成される。まず、ゲート電極２８上にフォトレジスト層Ｒを形成する。フォトレジスト層Ｒは、第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４を形成するためのイオン注入に対するマスクとして利用される。フォトレジスト層Ｒは、図６に示すように、ゲート電極２８が形成された領域よりも小さい領域にパターニングされる。具体的には、ソース領域１８からドレイン領域２０に向かうゲート長Ｌｇに沿ったフォトレジスト層Ｒの端部は、ゲート電極２８であるポリシリコンの端部からオフセット距離Ｄ０だけ内側に位置するようにパターニングされる。また、ソース領域１８からドレイン領域２０に向かうゲート長Ｌｇの方向に直角なゲート幅Ｗｇの方向に沿ったフォトレジスト層Ｒの端部は、チャネル領域１６の端部からオフセット距離Ｄ１だけ外側に位置するようにパターニングされる。

次に、フォトレジスト層Ｒをマスクとして、第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４を形成するためのイオン注入を行う。第２導電型がｎ型である場合、ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。イオン注入では、燐（Ｐ）を５０ｋｅＶ以上１００ｋｅＶ以下のイオン注入エネルギーで１．０×１０^１３／ｃｍ^２以上５．０×１０^１３／ｃｍ^２以下程度でイオン注入することが好適である。イオン注入は、半導体基板１０の表面に垂直な方向に対して角度θを付けて行うことが好適である。また、イオン注入は、半導体基板１０を平面上で回転させつつ、複数の方向から半導体基板１０の表面に垂直な方向に対して角度θを付けて複数回行うことが好適である。例えば、半導体基板１０を平面上で９０°ずつ回転させ、それぞれの方向から半導体基板１０の表面に垂直な方向に対して角度θを付けて４回に分けて行うことが好適である。

オフセット距離Ｄ０は、半導体デバイス１００の仕様に応じて設定することが好適である。図７は、オフセット距離Ｄ０及びイオン注入の角度の好適な条件を示す。すなわち、ゲート電極２８への印加電圧が３Ｖ～４Ｖであり、ゲート電極２８のゲート長Ｌｇが０．４μｍ～０．５μｍである場合、オフセット距離Ｄ０は０．０１５μｍ以上０．０２５μｍ以下とすることが好適である。ゲート電極２８の印加電圧が４Ｖ～５．５Ｖであり、ゲート電極２８のゲート長Ｌｇが０．５μｍ～０．６μｍ程度である場合、オフセット距離Ｄ０は０．０２５μｍ以上０．０４μｍ以下とすることが好適である。ゲート電極２８の印加電圧が５．５Ｖ～７Ｖであり、ゲート電極２８のゲート長Ｌｇが０．６μｍ～０．７μｍ程度である場合、オフセット距離Ｄ０は０．０４μｍ以上０．０６μｍ以下とすることが好適である。また、イオン注入の角度θは、２０°以上４５°以下とすることが好適である。

ただし、オフセット距離Ｄ０は、上記条件に限定されるものではなく、０より大きく、イオン注入によって形成される第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４によってホットキャリアの抑制効果が十分になるような値であればよい。

オフセット距離Ｄ１は、少なくともオフセット距離Ｄ０よりも大きく設定することが好適である。オフセット距離Ｄ１は、ゲート電極２８の膜厚及びイオン注入の角度θに応じて設定することが好適である。図８は、オフセット距離Ｄ１の好適な条件を示す。例えば、ゲート電極２８の膜厚が０．０６μｍであり、イオン注入の角度θが２０°の場合、オフセット距離Ｄ１は０．１３μｍとすることが好適である。また、例えば、ゲート電極２８の膜厚が０．１２μｍであり、イオン注入の角度θが４５°の場合、オフセット距離Ｄ１は０．２２μｍとすることが好適である。他の条件についても、図８に示すオフセット距離Ｄ１とすることが好適である。

ゲート絶縁層２６及びゲート電極２８並びにフォトレジスト層Ｒがイオン注入の障壁にならない領域では、半導体基板１０の表面側に第１ＬＤＤ領域２２が形成される。また、フォトレジスト層Ｒがイオン注入の障壁にならず、ゲート絶縁層２６及びゲート電極２８のみがイオン注入の障壁になっている領域では、ゲート絶縁層２６及び／又はゲート電極２８を貫いてイオン注入が行われる。したがって、当該領域では半導体基板１０の表面側に第１ＬＤＤ領域２２よりも浅い第２ＬＤＤ領域２４が形成される。ゲート絶縁層２６及びゲート電極２８並びにフォトレジスト層Ｒがイオン注入の障壁となる領域では、ゲート絶縁層２６及びゲート電極２８並びにフォトレジスト層Ｒによってイオン注入によるイオンが半導体基板１０の表面まで届かないように遮られる。したがって、当該領域では半導体基板１０の表面側には第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４のいずれも形成されない。

ここで、半導体基板１０の表面に垂直な方向に対して角度を付けてイオン注入を行うことによって、ゲート電極２８の端部より内側（チャネル領域１６側）に延びた形状の第２ＬＤＤ領域２４を形成することができる。ここで、図２に示すように、第１ＬＤＤ領域２２と第２ＬＤＤ領域２４が接続される変曲点Ｐがゲート電極２８の端部Ｘより内側（チャネル領域１６側）に位置することが好適である。変曲点Ｐの位置は、エネルギー分散型Ｘ線分光法（ＳＥＭ－ＥＤＸ）、高解像度（ＴＥＭ）、二次イオン質量分析（ＳＩＭＳ）等によって調べることができる。

例えば、半導体基板１０を平面内で９０°ずつ回転させながら、燐（Ｐ）を半導体基板１０の表面に垂直な方向に対して２０°以上４５°以下の角度において５０ｋｅＶ以上１００ｋｅＶ以下のイオン注入エネルギーで１．０×１０^１３／ｃｍ^２以上５．０×１０^１３／ｃｍ^２以下程度になるように４回注入する。イオン注入を行った後、フォトレジスト層Ｒを除去する。

なお、イオン注入されるドーパントの密度、注入深さ、注入角度及び注入回数等は半導体デバイス１００のサイズや特性に応じて適宜設定すればよい。

このように、第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４を形成することによって、チャネル領域１６とドレイン領域２０間のの電界を充分に緩和できる第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４を形成することができる。さらに、半導体基板１０の表面に垂直な方向に対してイオン注入の角度を傾けることによって、ゲート電極２８下のウェル領域１２にも延伸された第２ＬＤＤ領域２４を形成することができる。すなわち、ゲート電極２８が形成された領域に対して充分にオーバーラップした第２ＬＤＤ領域２４を形成することができる。さらに、フォトレジスト層Ｒのブロッキングにより、イオン注入中においてイオンがフォトレジスト層Ｒ、ゲート電極２８及びゲート絶縁層２６を通過してチャネル領域１６の中央領域に入ることが困難になり、ＭＯＳＦＥＴのより高い信頼性を保証する。

ステップＳ１８では、サイドウォール３０並びにソース領域１８及びドレイン領域２０が形成される。ゲート電極２８の上面からゲート絶縁層２６及びゲート電極２８の側面及び半導体基板１０の表面を覆うように酸化シリコン膜（ＳｉＯ_２）が形成される。酸化シリコン膜（ＳｉＯ_２）は、テトラエトキシシラン（ＴＥＯＳ）を用いた化学気相成長法（ＣＶＤ）により形成することができる。また、酸化シリコン膜（ＳｉＯ_２）は、酸素（Ｏ_２）等の酸素含有ガスや窒素（Ｎ_２）等の窒素含有ガスを用いた化学気相成長法（ＣＶＤ）により形成してもよい。フォトリソグラフィ技術を利用したエッチングを適用して酸化シリコン膜（ＳｉＯ_２）をエッチングすることによって、ゲート絶縁層２６及びゲート電極２８の側面を覆うようにサイドウォール３０が形成される。サイドウォール３０は、ゲート絶縁層２６及びゲート電極２８の端部から２ｎｍ以上１０ｎｍ以下程度の幅で設けることが好適である。

サイドウォール３０を形成した後、ソース領域１８及びドレイン領域２０が形成される。ソース領域１８及びドレイン領域２０は、ドーパントのイオン注入処理及びアニールによる拡散処理によって形成される。

第２導電型がｎ型である場合、ゲート絶縁層２６、ゲート電極２８及びサイドウォール３０をマスクとしてｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。イオン注入は、多段階注入とすることが好適である。具体的には、ｎ型ドーパントを５ｋｅＶ以上５０ｋｅＶ以下のイオン注入エネルギーで１×１０^１５／ｃｍ^２以上５×１０^１５／ｃｍ^２以下の密度となるように多段階注入することが好適である。ただし、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス１００のソース領域１８及びドレイン領域２０として必要な特性に応じて適宜設定すればよい。その後、高温でスパイクアニール（加熱）することによって半導体基板１０内のドーパントを活性化させる。例えば、１０００℃程度のスパイクアニールを行う。これによって、ソース領域１８及びドレイン領域２０が形成される。

［半導体デバイスの特性］
以下、半導体デバイス１００の特性についてシミュレーションによって解析した結果を示す。

図９は、ゲート電極２８のゲート長Ｌｇと半導体デバイス１００の閾値電圧Ｖｔｈとの関係を示す。図９に示すように、オフセット距離Ｄ０が小さい値から大きい値まで変化させることによって、動作電圧及びゲート長Ｌｇに対して閾値電圧Ｖｔｈを適切な値に設定することができる。

図１０は、第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４を形成する際のイオン注入のエネルギーと角度θに対する基板電流Ｉｓｕｂとの関係を示す。図１０（ａ）に示すように、イオン注入のエネルギーを４０ｋｅＶ程度から９０ｋｅＶ程度まで増加させるにつれて基板電流Ｉｓｕｂは低下した。また、図１０（ｂ）に示すように、イオン注入の角度θを２０°以上にすることによって基板電流Ｉｓｕｂが低下する傾向を示した。一般的に、基板電流Ｉｓｕｂはホットキャリアの発生と比例関係があると考えられており、基板電流Ｉｓｕｂが低下するほどホットキャリアの発生を抑制する効果が高くなっているといえる。特に、イオン注入の角度θは、製造装置の構造上の上限も考慮して２０°以上４５°以下とすることが好適である。

図１１は、オフセット距離Ｄ１と半導体デバイス１００の閾値電圧Ｖｔｈとの関係を示す。図１１に示すように、オフセット距離Ｄ１が小さくなると、閾値電圧Ｖｔｈが低下し始めるオフセット距離Ｄ１が存在する。これは、第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４を形成する際に、フォトレジスト層Ｒがイオン注入の障壁にならず、ゲート絶縁層２６及びゲート電極２８のみがイオン注入の障壁になっている領域においては、ゲート絶縁層２６及び／又はゲート電極２８を貫いてイオン注入が行われるため、オフセット距離Ｄ１が小さくなると、ゲート幅Ｗｇの方向に沿ってチャネル領域の端部にまでイオン注入によるイオンが到達してしまうためと推察される。したがって、オフセット距離Ｄ１は、第１ＬＤＤ領域２２及び第２ＬＤＤ領域２４を形成する際のイオン注入のエネルギー及び角度θに基づいて適切に設定することが好適である。

以上のように、本実施の形態によれば、ホットキャリアを抑制し、次世代のＤＤＩＣプラットフォームに適用可能な半導体デバイス及び半導体デバイスの製造方法を提供することができる。

１０ 半導体基板、１２ ウェル領域、１４ 分離領域、１６ チャネル領域、１８ ソース領域、２０ ドレイン領域、２２ 第１ＬＤＤ領域、２４ 第２ＬＤＤ領域、２６ ゲート絶縁層、２８ ゲート電極、３０ サイドウォール、１００ 半導体デバイス。

Claims (10)

1. 半導体デバイスであって、
   基板の表面領域に形成されたトランジスタを含み、
   前記トランジスタのゲート電極下において、チャネル領域の各端部にＬＤＤ領域が設けられており、
   前記ＬＤＤ領域は、第１ＬＤＤ領域と、前記基板の表面から前記第１ＬＤＤ領域より浅く、前記チャネル領域に近い第２ＬＤＤ領域を含み、
   前記第１ＬＤＤ領域と前記第２ＬＤＤ領域の境界は前記ゲート電極の端部より前記チャネル領域側である内側に位置していることを特徴とする半導体デバイス。
2. 請求項１に記載の半導体デバイスであって、
   前記第１ＬＤＤ領域及び前記第２ＬＤＤ領域は、前記ゲート電極の端部に対してオフセット距離を持って前記ゲート電極上に形成されたマスク層を介してイオン注入を行うことで形成されたものであることを特徴とする半導体デバイス。
3. 請求項２に記載の半導体デバイスであって、
   前記イオン注入は、前記基板の表面の垂直方向に対して２０°以上４５°以下の角度で行われることを特徴とする半導体デバイス。
4. 請求項２又は３に記載の半導体デバイスであって、
   前記マスク層の端部は、前記トランジスタのソース領域からドレイン領域に向かうゲート長の方向に沿って前記ゲート電極の端部から内側にオフセット距離Ｄ０を有し、前記ゲート長の方向に直角なゲート幅の方向に沿って前記チャネル領域の端部から外側にオフセット距離Ｄ１を有することを特徴とする半導体デバイス。
5. 請求項４に記載の半導体デバイスであって、
   前記オフセット距離Ｄ１は前記オフセット距離Ｄ０より大きいことを特徴とする半導体デバイス。
6. 基板の表面領域に形成されたトランジスタを含む半導体デバイスの製造方法であって、
   前記トランジスタのゲート電極の端部に対してオフセット距離を持って前記ゲート電極上に形成されたマスク層を介してイオン注入を行うことによって、前記トランジスタのチャネル領域とドレイン領域との間にＬＤＤ領域を形成し、
   前記ＬＤＤ領域は、第１ＬＤＤ領域と、前記基板の表面から前記第１ＬＤＤ領域より浅い第２ＬＤＤ領域を含み、前記第１ＬＤＤ領域と前記第２ＬＤＤ領域の境界は前記ゲート電極の端部より前記チャネル領域側である内側に位置することを特徴とする半導体デバイスの製造方法。
7. 請求項６に記載の半導体デバイスの製造方法であって、
   前記イオン注入は、前記基板の表面の垂直方向に対して２０°以上４５°以下の角度で行われることを特徴とする半導体デバイスの製造方法。
8. 請求項６又は７に記載の半導体デバイスの製造方法であって、
   前記トランジスタのソース領域からドレイン領域に向かうゲート長の方向に沿ってオフセット距離Ｄ０を有することを特徴とする半導体デバイスの製造方法。
9. 請求項６又は７に記載の半導体デバイスの製造方法であって、
   前記マスク層の端部は、前記トランジスタのソース領域からドレイン領域に向かうゲート長の方向に沿って前記ゲート電極の端部から内側にオフセット距離Ｄ０を有し、前記ゲート長の方向に直角なゲート幅の方向に沿って前記チャネル領域の端部から外側にオフセット距離Ｄ１を有することを特徴とする半導体デバイスの製造方法。
10. 請求項９に記載の半導体デバイスの製造方法であって、
    前記オフセット距離Ｄ１は前記オフセット距離Ｄ０より大きいことを特徴とする半導体デバイスの製造方法。