JP7429211B2 - 半導体デバイス及び半導体デバイスの製造方法 - Google Patents

Description

本発明は、半導体デバイス及び半導体デバイスの製造方法に関する。

短チャネル効果を低減した半導体デバイスが開示されている（特許文献１）。当該先行技術文献の図５に示されているように、フィンの上部には第２方向に延びるダミーゲートスタック構造が形成される。また、図６に示されるように、第１のゲートスペーサーがデバイス全体に形成され、図７に示されるように、フィンは選択的にエッチングされ、ソース／ドレイントレンチは、第１の方向に沿ってダミーゲートスタック構造の両側のフィン内に形成される。さらに、図８に示されるように、第１のゲートスペーサー層及びダミーゲートスタック構造をマスクとして使用して、ソース／ドレイントレンチにおいて露出されるフィンに軽くドープされたイオン注入を実行する。そして、図９に示されるように、ソース／ドレイントレンチ内にソース領域及びドレイン領域をエピタキシャル成長させ、ソース領域及びドレイン領域の上にそれぞれ高濃度ドープされたソース領域及びドレイン領域がエピタキシャル成長される。

また、ゲート絶縁膜が薄いトランジスタにおいて、ゲート電極の空乏を抑えることができる半導体デバイスが開示されている（特許文献２）。該先行技術文献では、複数のタイプのＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）が基板上に形成される。コアとなるＭＯＳＦＥＴのゲート絶縁膜は、入出力（Ｉ／Ｏ）用のＭＯＳＦＥＴのゲート絶縁膜よりも薄く、コアとなるＭＯＳＦＥＴのゲート電極用のポリシリコンは、Ｉ／Ｏ用のＭＯＳＦＥＴのゲート電極用のポリシリコンよりも低く設けられる。

また、歪みの高いキャリア移動領域における寄生抵抗及びエネルギー障壁を小さくするための半導体装置が開示されている（特許文献３）。当該半導体装置では、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板のうちゲート電極の下方に形成されるチャネル領域と、チャネル領域の両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層と、第１の炭化シリコン層上にチャネル領域に接合して形成され、第１リン濃度より多い第２リン濃度でリンを含み、第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層とを有する。このとき、図１Ｉに示されるように異なるゲートスタックが基板上に形成され、図１Ｊに示されるように、窒化ケイ素層が基板及びゲートスタックの表面に沿って形成されている。さらに、図１Ｋに示されるように、窒化ケイ素層がエッチングされて側壁スペーサーを形成され、図１Ｌに示されるように、側壁スペーサー、窒化ケイ素層及びＳＴＩをマスクとして使用してｎウェル及びｐウェルの基板表面部分がエッチングされる。

中国特許公開第１０５４７０１３５号公報 特開２００２－２１７３０７号公報 米国特許公開第２０１３／２８０８９７号公報

シリコン基板上に複数種類のＭＯＳＦＥＴを形成した半導体デバイスの場合、コアと入出力（Ｉ／Ｏ）用のＭＯＳＦＥＴのゲート絶縁体の厚さが異なる。例えば、５５ｎｍノードではゲート電極の膜厚は約１００ｎｍとする必要がある。しかしながら、Ｉ／Ｏ用のＭＯＳＦＥＴのＬＤＤを形成する際、ゲート電極がマスクとして使用されてイオン注入によりＬＤＤが形成される。この場合、ＬＤＤは基板に浸透し、ＨＣＩ（ホットキャリア不安定性）を改善するために深く形成することはできない。

上記の問題を解決するために、特許文献２では、Ｉ／Ｏ用のＭＯＳＦＥＴのゲート電極の膜厚をコアのＭＯＳＦＥＴのゲート電極の膜厚よりも厚くしている。これにより、Ｉ／Ｏ用のＭＯＳＦＥＴにおいて深いＬＤＤを形成する方法を提案している。

しかしながら、異なる膜厚のゲート電極を形成するために２つの追加のマスクが必要であり、それが製造コストを増加させるという技術的な課題がある。

本発明の１つの態様は、半導体デバイスであって、基板の表面領域に形成されたトランジスタを含み、前記トランジスタのゲート絶縁層と前記基板との界面に対してリセス領域を有することを特徴とする半導体デバイスである。

ここで、前記リセス領域は、前記基板の面内において前記トランジスタのゲート電極の端部からオフセットが無く設けられていることが好適である。

また、前記リセス領域の深さは、前記ゲート絶縁層の底面から１０ｎｍ以上４０ｎｍ以下であることが好適である。

また、前記リセス領域が設けられたトランジスタに対して膜厚が異なるゲート絶縁層を有するトランジスタが前記基板の表面領域に形成されていることが好適である。

また、前記リセス領域に前記トランジスタのソース領域及びドレイン領域の少なくとも１つが形成されていることが好適である。

本発明の別の態様は、半導体デバイスの製造方法であって、基板の表面領域にトランジスタを形成し、前記トランジスタのゲート電極プロセスにおいて、前記基板をエッチングして前記トランジスタのゲート絶縁層と前記基板との界面に対してリセス領域を形成することを特徴とする半導体デバイスの製造方法である。

ここで、前記リセス領域は、前記基板の面内において前記トランジスタのゲート電極の端部からオフセットが無く設けられることが好適である。

また、前記基板を１０ｎｍ以上４０ｎｍ以下の深さにエッチングして前記リセス領域を形成することが好適である。

また、前記リセス領域が設けられたトランジスタに対して膜厚が異なるゲート絶縁層を有するトランジスタを前記基板の表面領域に形成することが好適である。

また、前記リセス領域に前記トランジスタのソース領域及びドレイン領域の少なくとも１つを形成するが好適である。

また、前記トランジスタの前記ゲート電極及び前記ゲート絶縁層の上にシリコン窒化膜を形成し、前記シリコン窒化膜をマスクとして利用して前記基板をエッチングすることで前記リセス領域を形成することが好適である。

本発明によれば、適切なＬＤＤ領域を形成するために異なる膜厚のゲート電極を形成する必要がない半導体デバイス及び半導体デバイスの製造方法を提供することができる。

第１の実施の形態における半導体デバイスの基本構成を示す断面模式図である。 第１の実施の形態における半導体デバイスの基本構成の製造方法を示す図である。 本発明の実施の形態における半導体デバイスの特性を示す図である。 本発明の実施の形態における半導体デバイスの特性を示す図である。 第２の実施の形態における半導体デバイスの基本構成を示す断面模式図である。 第２の実施の形態における半導体デバイスの基本構成の製造方法を示す図である。 第３の実施の形態における半導体デバイスの基本構成の製造方法を示す図である。

［第１の実施の形態］
図１は、本発明の実施の形態における半導体デバイス１００の基本構成の断面模式図を示す。半導体デバイス１００は、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）の基本構成の断面模式図を示す。本実施の形態における半導体デバイス１００の利用目的は、特に限定されるものではないが、入出力（Ｉ／Ｏ）用のＭＯＳＦＥＴとして利用することができる。

なお、図１は半導体デバイス１００の基本構成を説明するための模式図であり、各構成要素を強調して示しており、各部の寸法は実際の比を示していない場合がある。また、説明を明確にするためにデバイスの一部を除外して記載している。

半導体デバイス１００は、半導体基板１０、ウェル領域１２、分離領域１４、ソース領域１６、ドレイン領域１８、ＬＤＤ領域２０、ゲート絶縁層２２、ゲート電極２４及びサイドウォール２６を含んで構成される。

以下、半導体デバイス１００に含まれるＭＯＳＦＥＴは、ｎチャネル型として説明する。この場合、以下の説明において、第１導電型はｐ型であり、第１導電型の反対の第２導電型はｎ型である。ただし、半導体デバイス１００に含まれるＭＯＳＦＥＴは、ｎチャネル型に限定されるものではなく、ｐチャネル型のＭＯＳＦＥＳとしてもよい。この場合、第１導電型はｎ型であり、第１導電型の反対の第２導電型はｐ型として読み替えればよい。

半導体基板１０は、半導体デバイス１００が表面領域に形成される基板である。半導体基板１０は、例えばシリコン基板することができる。半導体基板１０は、第１導電型とする。半導体基板１０は、例えばｐ型とすることができる。ウェル領域１２は、半導体基板１０の表面領域に形成される。ウェル領域１２は、半導体基板１０よりドーパント濃度が高い領域である。ウェル領域１２は、第１導電型とする。ウェル領域１２は、例えばｐ型のボロン（Ｂ）をドーパントとして添加する。ウェル領域１２のドーパント濃度は、１×１０^１６／ｃｍ^３以上５×１０^１７／ｃｍ^３以下とすることが好適である。

分離領域１４は、隣り合う素子間を絶縁するための絶縁領域である。分離領域１４は、ソース領域１６、ドレイン領域１８、ＬＤＤ領域２０、ゲート絶縁層２２及びゲート電極２４を取り囲むように設けられる。分離領域１４は、シャロートレンチアイソレーション（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域又はＬＯＣＯＳ領域とすることができる。

ソース領域１６は、半導体デバイス１００のＭＯＳＦＥＴのソースとして機能する領域である。ドレイン領域１８は、半導体デバイス１００のＭＯＳＦＥＴのドレインとして機能する領域である。ソース領域１６及びドレイン領域１８は、第１導電型と反対の第２導電型とする。ソース領域１６及びドレイン領域１８は、例えばｎ型の燐（Ｐ）や砒素（Ａｓ）をドーパントとして添加する。ソース領域１６及びドレイン領域１８のドーパント濃度は、１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下とすることが好適である。ただし、ソース領域１６及びドレイン領域１８のドーパント濃度は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。

ＬＤＤ領域２０は、ソース領域１６及びドレイン領域１８と同じ導電型、すなわち第２導電型とする。ＬＤＤ領域２０は、ソース領域１６とゲート絶縁層２２下のチャネル領域とを繋ぐ領域、及び、ドレイン領域１８とゲート絶縁層２２下のチャネル領域とを繋ぐ領域に形成される。ＬＤＤ領域２０は、第２導電型とする。ＬＤＤ領域２０は、例えばｎ型の燐（Ｐ）をドーパントとして添加する。ＬＤＤ領域２０のドーパント濃度は、１×１０^１８／ｃｍ^３以上１×１０^１９／ｃｍ^３以下とすることが好適である。ただし、ＬＤＤ領域２０のドーパント濃度は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。

なお、半導体デバイス１００では、ソース領域１６、ドレイン領域１８及びＬＤＤ領域２０は、半導体基板１０の表面領域を表面から所定の深さまで掘り込んだリセス領域に形成される。

ゲート絶縁層２２は、半導体デバイス１００のＭＯＳＦＥＴのゲートを構成する絶縁層である。ゲート絶縁層２２は、半導体基板１０の表面領域においてソース領域１６側のＬＤＤ領域２０とドレイン領域１８側のＬＤＤ領域２０との間に跨がるように設けられる。ゲート絶縁層２２は、シリコン酸化層（ＳｉＯ_２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）とすることができる。半導体デバイス１００では、ゲート絶縁層２２の膜厚は、１０ｎｍ以上１００ｎｍ以下とすることが好適である。ただし、ゲート絶縁層２２の膜厚は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。

ゲート電極２４は、半導体デバイス１００のゲートに電圧を印加するための電極である。ゲート電極２４は、ゲート絶縁層２２上に形成される。ゲート電極２４は、例えば、多結晶シリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。半導体デバイス１００では、ゲート電極２４の膜厚は、１００ｎｍ以上２００ｎｍ以下とすることが好適である。ただし、ゲート電極２４の膜厚は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。サイドウォール２６は、ゲート絶縁層２２及びゲート電極２４の側面を覆うように形成される。サイドウォール２６は、シリコン酸化層（ＳｉＯ_２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）とすることができる。サイドウォール２６の幅は、例えば５０ｎｍ程度とすればよい。

ゲート絶縁層２２上のゲート電極２４にゲート電圧を印加することによって、ソース領域１６とドレイン領域１８との間のウェル領域１２にチャネルが形成される。このとき、ソース領域１６とドレイン領域１８との間に電圧を印加することによってソース－ドレイン電流が流れる。すなわち、ゲート電極２４に印加するゲート電圧を調整することによって、ソース－ドレイン電流を制御することができる。

半導体デバイス１００は、半導体基板１０の表面領域上に形成され、異なる厚さのゲート絶縁層を有する複数のＭＯＳＦＥＴを含むことができる。入出力（Ｉ／Ｏ）用のＭＯＳＦＥＴに加えて、１つ又は複数のコアとなるＭＯＳＦＥＴを半導体基板１０の表面領域に形成することもできる。コアとなるＭＯＳＦＥＴと入出力（Ｉ／Ｏ）用のＭＯＳＦＥはどちらも、図１に示す基本構造を持つことができる。ＬＤＤ領域２０は、陥没領域に形成され、ゲート電極２４を貫通できない低エネルギーイオン注入が使用されたとしても入出力（Ｉ／Ｏ）用のＭＯＳＦＥが形成されたＬＤＤ領域２０は依然として十分に低減された電界を有することができる。入出力（Ｉ／Ｏ）用のＭＯＳＦＥのゲート厚がコアとなるＭＯＳＦＥＴのゲート厚よりも大きくなければならないという制限はない。例えば、半導体基板１０の表面積上に形成された複数のＭＯＳＦＥＴのゲート厚さは等しくてもよい。

［製造方法］
以下、図２を参照して、半導体デバイス１００の製造方法について説明する。図２は半導体デバイス１００の製造方法を示す断面模式図であり、半導体デバイス１００を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。

半導体基板１０は、第１導電型としてｐ型にドーピングされたシリコン基板として説明する。

ステップＳ１０では、ウェル領域１２及び分離領域１４が形成される。分離領域１４は、マスクを利用した既存のＬＯＣＯＳプロセス又はＳＴＩプロセスによって形成することができる。ＬＯＣＯＳプロセスでは、シリコン酸化膜（ＳｉＯ_２）やシリコン窒化膜（ＳｉＮ）をマスクとして、酸素（Ｏ_２）を供給しつつ半導体基板１０を加熱することによって半導体基板１０の表面においてマスクの開口領域を熱酸化することによって分離領域１４を形成することができる。また、ＳＴＩプロセスでは、開口領域をトレンチエッチングし、その溝内に高密度プラズマＣＶＤ等を用いて絶縁膜を埋め込んだ後、当該領域を化学機械研磨法（ＣＭＰ）で平坦化することで分離領域１４を形成することができる。

ウェル領域１２は、ｐ型ドーパント（ボロンＢ又は二フッ化ボロンＢＦ_２）を半導体基板１０の表面にイオン注入して形成する。例えば、半導体基板１０に対してボロン（Ｂ）を１８０ｋｅＶで２．０×１０^１３／ｃｍ^２、１００ｋｅＶで８．０×１０^１２／ｃｍ^２及び３０ｋｅＶで２．６×１０^１２／ｃｍ^２で多段階注入する。ただし、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス１００のサイズや特性に応じて適宜設定すればよい。イオン注入後、イオン拡散処理が行われる。ウェル領域１２へドーパントを注入した後、半導体基板１０を１０５０℃で３０秒のアニール処理を適用することによってウェル領域１２を形成することができる。ただし、加熱温度及び時間は、半導体デバイス１００のサイズや特性に応じて適宜設定すればよい。

ステップＳ１２では、ゲート絶縁層２２及びゲート電極２４が形成される。ゲート絶縁層２２は、テトラエトキシシラン（ＴＥＯＳ）を用いた化学気相成長法（ＣＶＤ）により形成することができる。また、ゲート絶縁層２２は、酸素（Ｏ_２）等の酸素含有ガスや窒素（Ｎ_２）等の窒素含有ガスを用いた熱酸化法により形成してもよい。半導体基板１０の表面においてソース領域１６側のＬＤＤ領域２０及びドレイン領域１８側のＬＤＤ領域２０となる表面領域に跨がるようにゲート絶縁層２２が形成される。ゲート絶縁層２２の膜厚は１０ｎｍ以上１００ｎｍ以下とすることが好適である。ＭＯＳＦＥＴの動作電圧範囲を５Ｖ～８Ｖ程度とする場合、ゲート絶縁層２２の膜厚は１０ｎｍ～２０ｎｍ程度とすることが好適である。また、例えば、ＭＯＳＦＥＴの動作電圧範囲を１．２Ｖ～１．５Ｖ程度とする場合、ゲート絶縁層２２の厚さは４ｎｍ以下とすることが好適である。

例えば、半導体基板１０を１０５０℃の温度に加熱した状態で酸化ガスを供給することによって１４．６ｎｍ程度の膜厚のゲート絶縁層２２を形成する。

ゲート絶縁層２２上にゲート電極２４が形成される。ゲート電極２４の形成方法は、特に限定されるものではないが、多結晶シリコン層とする場合にはシラン（ＳｉＨ_４）等のシリコン含有ガスを用いた化学気相成長法（ＣＶＤ法）とすることができる。ゲート電極２４を金属層とする場合、蒸着法、スパッタリング法、化学気相成長法（ＣＶＤ法）等を適用することができる。ゲート電極２４の膜厚は、１００ｎｍ以上２００ｎｍ以下とすることが好適である。例えば、ゲート電極２４の膜厚は１００ｎｍとする。

ゲート絶縁層２２及びゲート電極２４は、従来のフォトリソグラフィ技術及びエッチング技術を適用して、半導体デバイス１００の必要な領域にパターニングされる。すなわち、ゲート絶縁層２２及びゲート電極２４の上にレジスト層Ｒを形成し、フォトリソグラフィ技術によってレジスト層Ｒをパターニングし、レジスト層Ｒをマスクとして不要な領域のゲート絶縁層２２及びゲート電極２４をエッチング技術にて除去することによって領域のゲート絶縁層２２及びゲート電極２４をパターニングすることができる。

ステップＳ１４では、リセス領域Ｘが形成される。ゲート電極２４上に形成したレジスト層Ｒをマスクとして、ゲート絶縁層２２の縁から分離領域１４の縁までの領域に亘る半導体基板１０の表面をエッチングすることによってリセス領域Ｘが形成される。エッチングには、例えば、従来の異方性エッチング技術を適用することができる。これによって、半導体基板１０の面内方向においてゲート絶縁層２２及びゲート電極２４の端部に対して位置的なずれ（オフセット）がないリセス領域Ｘを形成することができる。また、リセス領域Ｘの深さは、１０ｎｍ以上４０ｎｍ以下とすることが好適である。

ステップＳ１６では、ＬＤＤ領域２０が形成される。第２導電型がｎ型である場合、ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。イオン注入では、燐（Ｐ）を１０ｋｅＶ以上１００ｋｅＶ以下のイオン注入エネルギーで１．０×１０^１３／ｃｍ^２以上１．０×１０^１４／ｃｍ^２以下の密度となるようにイオン注入することが好適である。イオン注入は、半導体基板１０の表面に垂直な方向に対して角度を付けて複数回行うことが好適である。半導体基板１０の表面に垂直な方向に対して角度を付けてイオン注入を行うことによって、図１及び図２に示すように、ゲート絶縁層２２の端部に対して位置的なずれ（オフセット）がなく形成されたリセス領域Ｘからゲート絶縁層２２下の領域に亘って、ゲート絶縁層２２の端部より内側（チャネル領域側）に膨らんだ形状を有するＬＤＤ領域２０を形成することができる。ただし、イオン注入されるドーパントの密度、注入深さ、注入角度及び注入回数等は半導体デバイス１００のサイズや特性に応じて適宜設定すればよい。

例えば、燐（Ｐ）を半導体基板１０の表面に垂直な方向に対して４５°の角度において３５ｋｅＶのイオン注入エネルギーで２．０×１０^１３／ｃｍ^２だけ４回注入する。イオン注入を行った後、レジスト層Ｒを除去する。一実施形態では、レジスト層Ｒは、イオン注入の前に除去することもできる。その結果、入出力（Ｉ／Ｏ）用のＭＯＳＦＥＴのゲート及びコアとなるＭＯＳＦＥＴのゲートはイオン注入中にマスクとして使用される。

このように、リセス領域Ｘを形成した後にＬＤＤ領域２０を形成することによって、多結晶シリコン等からなるゲート電極２４を通過しない低エネルギーのイオン注入であってもチャネル領域の電界を充分に緩和できるＬＤＤ領域２０を形成することができる。

さらに、半導体基板１０の表面に垂直な方向に対してイオン注入の角度を傾けることによって、ゲート絶縁層２２下のウェル領域１２にも延伸されたＬＤＤ領域２０を形成することができる。すなわち、ゲート絶縁層２２と充分にオーバーラップしたＬＤＤ領域２０を形成することができる。

ステップＳ１８では、サイドウォール２６並びにソース領域１６及びドレイン領域１８が形成される。ゲート電極２４の上面からリセス領域Ｘの底部に亘ってゲート絶縁層２２及びゲート電極２４の側面並びにリセス領域Ｘの半導体基板１０の側面を覆うようにサイドウォール２６が形成される。サイドウォール２６は、テトラエトキシシラン（ＴＥＯＳ）を用いた化学気相成長法（ＣＶＤ）により形成することができる。また、サイドウォール２６は、酸素（Ｏ_２）等の酸素含有ガスや窒素（Ｎ_２）等の窒素含有ガスを用いた化学気相成長法（ＣＶＤ）により形成してもよい。フォトリソグラフィ技術を利用したエッチングを適用して、ゲート絶縁層２２及びゲート電極２４の側面並びにリセス領域Ｘの半導体基板１０の側面にサイドウォール２６が残るように処理される。サイドウォール２６は、ゲート絶縁層２２及びゲート電極２４の端部から５０ｎｍ程度の幅で設けることが好適である。

サイドウォール２６を形成した後、ソース領域１６及びドレイン領域１８が形成される。ソース領域１６及びドレイン領域１８は、ドーパントのイオン注入処理及びアニールによる拡散処理によって形成される。

第２導電型がｎ型である場合、分離領域１４、ゲート絶縁層２２、ゲート電極２４及びサイドウォール２６をマスクとしてｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。イオン注入は、多段階注入とすることが好適である。具体的には、ｎ型ドーパントを５ｋｅＶ以上５０ｋｅＶ以下のイオン注入エネルギーで１×１０^１３／ｃｍ^２以上５×１０^１５／ｃｍ^２以下の密度となるように多段階注入することが好適である。ただし、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス１００のソース領域１６及びドレイン領域１８として必要な特性に応じて適宜設定すればよい。

例えば、燐Ｐを２６ｋｅＶのイオン注入エネルギーで２．０×１０^１３／ｃｍ^２の密度、砒素Ａｓを２３ｋｅＶのイオン注入エネルギーで４．０×１０^１５／ｃｍ^２の密度及び、燐Ｐを６ｋｅＶのイオン注入エネルギーで８．０×１０^１４／ｃｍ^２の密度となるように多段階でイオン注入する。その後、高温でスパイクアニール（加熱）することによって半導体基板１０内のドーパントを活性化させる。例えば、１０５５℃のスパイクアニールを行う。これによって、ソース領域１６及びドレイン領域１８が形成される。

［半導体デバイスの特性］
以下、半導体デバイス１００の特性についてシミュレーションによって解析した結果を示す。

図３（ａ）は、ドレイン電圧Ｖｄ＝６Ｖの条件下においてリセス領域Ｘの深さを０～４０ｎｍまで変化させたときの最大基板電流Ｉｓｕｂの変化率ΔＩｓｕｂを示す。ここでは、リセス領域Ｘが０のときの最大基板電流Ｉｓｕｂを基準として最大基板電流Ｉｓｕｂの変化率ΔＩｓｕｂを示している。図３（ａ）に示されるように、リセス領域Ｘの深さが深くなるにつれて最大基板電流Ｉｓｕｂは小さくなり、リセス領域Ｘが４０ｎｍのときに３５％程度に抑制できた。

図３（ｂ）は、ドレイン電圧Ｖｄ＝６Ｖ及びゲート電圧Ｖｇ＝－０．５Ｖの条件下においてリセス領域Ｘの深さを０～４０ｎｍまで変化させたときのゲート誘導ドレインリーク電流Ｉｏｆｆ（ＧＩＤＬ）の変化値ｄＩｏｆｆを示す。ここでは、リセス領域Ｘが０のときのゲート誘導ドレインリーク電流Ｉｏｆｆを１００％として規格化したゲート誘導ドレインリーク電流Ｉｏｆｆの変化値ｄＩｏｆｆを示している。図３（ｂ）に示されるように、リセス領域Ｘの深さが５ｎｍではゲート誘導ドレインリーク電流Ｉｏｆｆの変化値ｄＩｏｆｆは大きくなったが、リセス領域Ｘの深さが１０ｎｍ以上になるとゲート誘導ドレインリーク電流Ｉｏｆｆの変化値ｄＩｏｆｆは急激に減少し、リセス領域Ｘの深さが１０ｎｍにおいて３桁程度も低減された。

図３（ｃ）は、ドレイン電圧Ｖｄ＝０．１Ｖの条件下においてリセス領域Ｘの深さを０～４０ｎｍまで変化させたときのゲート閾値電圧Ｖｔｈの変化率ΔＶｔｈを示す。ここでは、リセス領域Ｘが０のときのゲート閾値電圧Ｖｔｈを基準としてゲート閾値電圧Ｖｔｈの変化率ΔＶｔｈを示している。図３（ｃ）に示されるように、リセス領域Ｘの深さが０～４０ｎｍにおいてゲート閾値電圧Ｖｔｈには大きな変動は示さなかった。

図３（ｄ）は、ドレイン電圧Ｖｄ＝６Ｖ及びゲート電圧Ｖｇ＝６Ｖの条件下においてリセス領域Ｘの深さを０～４０ｎｍまで変化させたときのソース－ドレイン電流Ｉｄｓの変化率ΔＩｄｓを示す。ここでは、リセス領域Ｘが０のときのソース－ドレイン電流Ｉｄｓを基準としてソース－ドレイン電流Ｉｄｓの変化率ΔＩｄｓを示している。図３（ｄ）に示されるように、リセス領域Ｘの深さが０～４０ｎｍにおいてソース－ドレイン電流Ｉｄｓには大きな変動は示さなかった。

例えば、リセス領域Ｘが３０ｎｍのとき、リセス領域Ｘが０の場合に対して最大基板電流Ｉｓｕｂは－２６％、ゲート誘導ドレインリーク電流Ｉｏｆｆは３桁減、ゲート閾値電圧Ｖｔｈは＋３ｍＶ、ソース－ドレイン電流Ｉｄｓは＋０．８％の変化を示した。

これらの結果は、リセス領域Ｘの深さが０から４ｎｍに変化すると、半導体デバイス１００においてホットキャリアの生成が抑制され、リーク電流（ＧＩＤＬ）が小さくなったことに起因すると推察される。

図４は、半導体デバイス１００のゲート絶縁層２２とＬＤＤ領域２０及びドレイン領域１８との境界付近の特性を示す。図４（ａ）は、半導体デバイス１００のゲート絶縁層２２とＬＤＤ領域２０及びドレイン領域１８との境界付近の拡大断面図を示す。

図４（ｂ）は、ドレイン電圧Ｖｄ＝６Ｖ及びゲート電圧Ｖｇ＝６Ｖの条件下においてリセス領域Ｘの深さを０又は４０ｎｍとしたときの半導体デバイス１００の深さ方向における電界の強さを示す。図４（ｃ）は、ドレイン電圧Ｖｄ＝６Ｖ及びゲート電圧Ｖｇ＝６Ｖの条件下においてリセス領域Ｘの深さを０又は４０ｎｍとしたときの半導体デバイス１００の深さ方向における衝突電離化の強さを示す。図４（ｄ）は、ドレイン電圧Ｖｄ＝６Ｖ及びゲート電圧Ｖｇ＝０の条件下においてリセス領域Ｘの深さを０又は４０ｎｍとしたときのエネルギーバンド間のトンネル電流の大きさを示す。図４（ｂ）～図４（ｄ）は、いずれも図４（ａ）の一点破線に沿ってゲート絶縁層２２下のＬＤＤ領域２０内の特性をシミュレーションした結果を示している。

図４（ｂ）に示すように、ゲート絶縁層２２とＬＤＤ領域２０及びドレイン領域１８との境界付近におけるゲート絶縁層２２直下の電界は、深さ０．１５μｍ付近までの領域においてリセス領域Ｘが０の場合に比べて４０ｎｍの場合において著しく低減された。また、図４（ｃ）に示すように、ゲート絶縁層２２とＬＤＤ領域２０及びドレイン領域１８との境界付近におけるゲート絶縁層２２直下の衝突電離の強さは、深さ０．０４μｍ付近までの領域においてリセス領域Ｘが０の場合に比べて４０ｎｍの場合において低減された。また、図４（ｄ）に示すように、ゲート絶縁層２２とＬＤＤ領域２０及びドレイン領域１８との境界付近におけるゲート絶縁層２２直下のトンネル電流の大きさは、深さ０．０３μｍ付近までの領域においてリセス領域Ｘが０の場合に比べて４０ｎｍの場合において低減された。

これらの結果は、図３（ａ）及び図３（ｂ）に示したように、半導体デバイス１００においてリセス領域Ｘを設けることによって最大基板電流Ｉｓｕｂ及びゲート誘導ドレインリーク電流Ｉｏｆｆが低減された要因と考えられる。

［第２の実施の形態］
図２に示した半導体デバイス１００の製造方法は、ゲート絶縁層２２及びゲート電極２４をエッチングするためのマスクを利用してリセス領域Ｘを形成した。この場合、例えば入出力（Ｉ／Ｏ）用のＭＯＳＦＥＴにリセス領域Ｘを設けた構造にしようとすると、それ以外のコア用のＭＯＳＦＥＴ等にも同様にリセス領域Ｘが形成されてしまう。

図５は、第２の実施の形態における半導体デバイス２００の構造を示す断面模式図である。なお、図５は半導体デバイス２００の構造を示す断面模式図であり、半導体デバイス２００を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。

半導体デバイス２００は、リセス領域Ｘを設けた入出力（Ｉ／Ｏ）用ＭＯＳＦＥＴとリセス領域Ｘを設けていないコア用ＭＯＳＦＥＴとの両方を備える。入出力（Ｉ／Ｏ）用ＭＯＳＦＥＴは、半導体デバイス１００と同様の構成であるので説明を省略する。

コア用ＭＯＳＦＥＴは、ソース領域３０、ドレイン領域３２、ＬＤＤ領域３４、ゲート絶縁層３６、ゲート電極３８及びサイドウォール４０を含んで構成される。なお、半導体基板１０、ウェル領域１２及び分離領域１４は、半導体デバイス１００と共通に設けられる。

以下、コア用ＭＯＳＦＥＴは、ｎチャネル型として説明する。この場合、以下の説明において、第１導電型はｐ型であり、第１導電型の反対の第２導電型はｎ型である。ただし、コア用ＭＯＳＦＥＴは、ｎチャネル型に限定されるものではなく、ｐチャネル型のＭＯＳＦＥＳとしてもよい。この場合、第１導電型はｎ型であり、第１導電型の反対の第２導電型はｐ型として読み替えればよい。

ソース領域３０は、コア用ＭＯＳＦＥＴのソースとして機能する領域である。ドレイン領域３２は、コア用ＭＯＳＦＥＴのドレインとして機能する領域である。ソース領域３０及びドレイン領域３２は、第１導電型と反対の第２導電型とする。ソース領域３０及びドレイン領域３２は、例えば、燐Ｐを２６ｋｅＶのイオン注入エネルギーで２．０×１０^１３／ｃｍ^２の密度、砒素Ａｓを２３ｋｅＶのイオン注入エネルギーで４．０×１０^１５／ｃｍ^２の密度及び、燐Ｐを６ｋｅＶのイオン注入エネルギーで８．０×１０^１４／ｃｍ^２の密度となるように多段階でイオン注入する。ソース領域３０及びドレイン領域３２のドーパント濃度は、１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下とすることが好適である。ただし、ソース領域３０及びドレイン領域３２のドーパント濃度は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。

ＬＤＤ領域３４は、ソース領域３０及びドレイン領域３２と同じ導電型、すなわち第２導電型とする。ＬＤＤ領域３４は、ソース領域３０とゲート絶縁層３６下のチャネル領域とを繋ぐ領域、及び、ドレイン領域３２とゲート絶縁層３６下のチャネル領域とを繋ぐ領域に形成される。ＬＤＤ領域３４は、第２導電型とする。ＬＤＤ領域３４は、例えばｎ型の燐（Ｐ）又は砒素（Ａｓ）をドーパントとして添加する。同時に、短チャネル効果の防止用のために、第１導電型のインジウム（Ｉｎ）やボロン（Ｂ）、さらにはゲルマニウム（Ｇｅ）を添加してもよい。ＬＤＤ領域３４のドーパント濃度は、１×１０^１８／ｃｍ^３以上１×１０^２０／ｃｍ^３以下とすることが好適である。ただし、ＬＤＤ領域３４のドーパント濃度は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。

ゲート絶縁層３６は、コア用ＭＯＳＦＥＴのゲートを構成する絶縁層である。ゲート絶縁層３６は、半導体基板１０の表面領域においてソース領域３０側のＬＤＤ領域３４とドレイン領域３２側のＬＤＤ領域３４との間に跨がるように設けられる。ゲート絶縁層３６は、シリコン酸化層（ＳｉＯ_２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）とすることができる。ゲート絶縁層３６の膜厚は、２ｎｍ以上１００ｎｍ以下とすることが好適である。ただし、ゲート絶縁層３６の膜厚は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。

ゲート電極３８は、コア用ＭＯＳＦＥＴのゲートに電圧を印加するための電極である。ゲート電極３８は、ゲート絶縁層３６上に形成される。ゲート電極３８は、例えば、多結晶シリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。半導体デバイス１００では、ゲート電極３８の膜厚は、１００ｎｍ以上２００ｎｍ以下とすることが好適である。ただし、ゲート電極３８の膜厚は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。サイドウォール４０は、ゲート絶縁層３６及びゲート電極３８の側面を覆うように形成される。サイドウォール４０は、シリコン酸化層（ＳｉＯ_２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）とすることができる。

ゲート絶縁層３６上のゲート電極３８にゲート電圧を印加することによって、ソース領域３０とドレイン領域３２との間のウェル領域１２にチャネルが形成される。このとき、ソース領域３０とドレイン領域３２との間に電圧を印加することによってソース－ドレイン電流が流れる。すなわち、ゲート電極３８に印加するゲート電圧を調整することによって、ソース－ドレイン電流を制御することができる。

以下、図６を参照しつつ、半導体デバイス２００の製造方法について説明する。図６は半導体デバイス２００の製造方法を示す断面模式図であり、半導体デバイス２００を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。

半導体基板１０は、第１導電型としてｐ型にドーピングされたシリコン基板として説明する。また、半導体デバイス１００は、リセス領域Ｘを設けた入出力（Ｉ／Ｏ）用のＭＯＳＦＥＴとリセス領域Ｘを設けないコア用のＭＯＳＦＥＴを備える構成を例とする。

ステップＳ２０では、ウェル領域１２及び分離領域１４が形成される。当該ステップは、上記ステップＳ１０と同様であるので説明を省略する。

ステップＳ２２では、入出力（Ｉ／Ｏ）用ＭＯＳＦＥＴのゲート絶縁層２２及びゲート電極２４並びにコア用ＭＯＳＦＥＴのゲート絶縁層３６及びゲート電極３８が形成される。ゲート絶縁層２２及びゲート絶縁層３６は、テトラエトキシシラン（ＴＥＯＳ）を用いた化学気相成長法（ＣＶＤ）により形成することができる。また、ゲート絶縁層２２及びゲート絶縁層３６は、酸素（Ｏ_２）等の酸素含有ガスや窒素（Ｎ_２）等の窒素含有ガスを用いた熱酸化法により形成してもよい。

ゲート絶縁層２２及びゲート絶縁層３６上にそれぞれゲート電極２４及びゲート電極３８が形成される。ゲート電極２４及びゲート電極３８の形成方法は、特に限定されるものではないが、多結晶シリコン層とする場合にはシラン（ＳｉＨ_４）等のシリコン含有ガスを用いた化学気相成長法（ＣＶＤ法）とすることができる。ゲート電極２４及びゲート電極３８を金属層とする場合、蒸着法、スパッタリング法、化学気相成長法（ＣＶＤ法）等を適用することができる。ゲート電極２４及びゲート電極３８は、同じ堆積及びエッチングプロセスによって形成することができる。その結果、ゲート電極２４及びゲート電極３８は、同じ厚さを有することができる。

具体的には、まず、半導体基板１０の表面においてソース領域１６側のＬＤＤ領域２０及びドレイン領域１８側のＬＤＤ領域２０となる表面領域に跨がるようにゲート絶縁層２２が形成される。例えば、半導体基板１０を１０５０℃の温度に加熱した状態で酸化ガスを供給することによって１４ｎｍ程度の膜厚のゲート絶縁層２２を形成することができる。続いて、ゲート絶縁層２２上にゲート電極２４が形成される。そして、フォトリソグラフィ技術及びエッチング技術を適用して、ゲート絶縁層２２及びゲート電極２４を半導体デバイス１００の必要な領域にパターニングする。ゲート絶縁層２２及びゲート電極２４の形成方法は、半導体デバイス１００と同様である。

次に、半導体基板１０の表面においてソース領域３０側のＬＤＤ領域３４及びドレイン領域３２側のＬＤＤ領域３４となる表面領域に跨がるようにゲート絶縁層３６が形成される。ゲート絶縁層３６の膜厚は２ｎｍ以上１００ｎｍ以下とすることが好適である。ＭＯＳＦＥＴの動作電圧範囲を５Ｖ～８Ｖ程度とする場合、ゲート絶縁層３６の膜厚は１０ｎｍ～２０ｎｍ程度とすることが好適である。また、例えば、ＭＯＳＦＥＴの動作電圧範囲を１．２Ｖ～１．５Ｖ程度とする場合、ゲート絶縁層３６の厚さは４ｎｍ以下とすることが好適である。例えば、半導体基板１０を１０８０℃の温度に加熱した状態で酸化ガスを供給することによって１．３５ｎｍ程度の膜厚のゲート絶縁層３６を形成する。続いて、ゲート絶縁層３６上にゲート電極３８が形成される。ゲート電極３８の膜厚は、１００ｎｍ以上２００ｎｍ以下とすることが好適である。例えば、ゲート電極３８の膜厚は１００ｎｍとする。そして、フォトリソグラフィ技術及びエッチング技術を適用して、ゲート絶縁層３６及びゲート電極３８を半導体デバイス１００の必要な領域にパターニングする。

ステップＳ２４では、入出力（Ｉ／Ｏ）用ＭＯＳＦＥＴのリセス領域Ｘ及びＬＤＤ領域２０が形成される。ゲート電極２４及びコア用ＭＯＳＦＥＴの領域に形成したレジスト層Ｒをマスクとして、ゲート絶縁層２２の縁から分離領域１４の縁までの領域に亘る半導体基板１０の表面をエッチングすることによってリセス領域Ｘが形成される。エッチングには、例えば、従来の異方性エッチング技術を適用することができる。これによって、半導体基板１０の面内方向においてゲート絶縁層２２及びゲート電極２４の端部に対して位置的なずれ（オフセット）がないリセス領域Ｘを形成することができる。また、リセス領域Ｘの深さは、１０ｎｍ以上４０ｎｍ以下とすることが好適である。

さらに、ＬＤＤ領域２０が形成される。第２導電型がｎ型である場合、ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。ＬＤＤ領域２０の形成方法は、半導体デバイス１００と同様に行うことができる。例えば、燐（Ｐ）を半導体基板１０の表面に垂直な方向に対して３０°の角度において９０ｋｅＶのイオン注入エネルギーで２．０×１０^１３／ｃｍ^２だけ４回注入する。イオン注入を行った後、レジスト層Ｒを除去する。

ステップＳ２６では、コア用のＭＯＳＦＥＴのＬＤＤ領域３４が形成される。ゲート電極３８及び入出力（Ｉ／Ｏ）用ＭＯＳＦＥＴの領域上に形成したレジスト層Ｒをマスクとして、ゲート絶縁層３６の縁から分離領域１４の縁までの領域に亘る半導体基板１０の表面にイオン注入を行う。第２導電型がｎ型である場合、ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。ＬＤＤ領域３４は、イオン注入では、砒素（Ａｓ）を２ｋｅＶ以上１００ｋｅＶ以下のイオン注入エネルギーで１．０×１０^１３／ｃｍ^２以上１．０×１０¹⁵／ｃｍ^２以下の密度となるようにイオン注入することが好適である。

例えば、砒素（Ａｓ）を半導体基板１０の表面に対して垂直に２ｋｅＶのイオン注入エネルギーで９．０×１０^１４／ｃｍ^２だけ４回注入する。同時に、短チャネル効果の防止用に第１導電型のインジウム（Ｉｎ）を半導体基板１０の表面に対して３５°の角度において５０ｋｅＶのイオン注入エネルギーで１．０×１０^１３／ｃｍ^２だけ４回注入する。また、ボロン（Ｂ）を半導体基板１０の表面に対して３０°の角度において６ｋｅＶのイオン注入エネルギーで３．５×１０^１３／ｃｍ^２だけ４回注入する。さらにはゲルマニウム（Ｇｅ）を半導体基板１０の表面に対して垂直に１６ｋｅＶのイオン注入エネルギーで４．０×１０^１４／ｃｍ^２だけ４回注入する。

ステップＳ２８では、サイドウォール２６及びサイドウォール４０並びにソース領域１６、ドレイン領域１８、ソース領域３０及びドレイン領域３２が形成される。ゲート電極２４の上面からリセス領域Ｘの底部に亘ってゲート絶縁層２２及びゲート電極２４の側面並びにリセス領域Ｘの半導体基板１０の側面を覆うようにサイドウォール２６が形成される。また、ゲート電極３８の上面からゲート絶縁層３６の底部に亘ってサイドウォール４０が形成される。サイドウォール２６及びサイドウォール４０は、テトラエトキシシラン（ＴＥＯＳ）を用いた化学気相成長法（ＣＶＤ）により形成することができる。また、サイドウォール２６及びサイドウォール４０は、酸素（Ｏ_２）等の酸素含有ガスや窒素（Ｎ_２）等の窒素含有ガスを用いた化学気相成長法（ＣＶＤ）により形成してもよい。エッチングを適用して、ゲート絶縁層２２及びゲート電極２４の側面並びにリセス領域Ｘの半導体基板１０の側面にサイドウォール２６が残り、ゲート絶縁層３６及びゲート電極３８の側面にサイドウォール４０が残るように処理される。サイドウォール２６は、ゲート絶縁層２２及びゲート電極２４の端部から５０ｎｍ程度の幅で設けることが好適である。また、サイドウォール４０は、ゲート絶縁層３６及びゲート電極３８の端部から５０ｎｍ程度の幅で設けることが好適である。

サイドウォール２６及びサイドウォール４０を形成した後、ソース領域１６及びドレイン領域１８並びにソース領域３０及びドレイン領域３２が形成される。ソース領域１６及びドレイン領域１８並びにソース領域３０及びドレイン領域３２は、ドーパントのイオン注入処理及びアニールによる拡散処理によって形成される。

分離領域１４、ゲート絶縁層２２、ゲート電極２４及びサイドウォール２６並びにゲート絶縁層３６、ゲート電極３８及びサイドウォール４０をマスクとして半導体基板１０の表面にイオン注入する。イオン注入は、多段階注入とすることが好適である。例えば、燐Ｐを２６ｋｅＶのイオン注入エネルギーで２．０×１０^１３／ｃｍ^２の密度、砒素Ａｓを２３ｋｅＶのイオン注入エネルギーで４．０×１０^１５／ｃｍ^２の密度及び、燐Ｐを６ｋｅＶのイオン注入エネルギーで８．０×１０^１４／ｃｍ^２の密度となるように多段階でイオン注入する。

その後、高温でスパイクアニール（加熱）することによって半導体基板１０内のドーパントを活性化させる。例えば、１０５５℃のスパイクアニールを行う。これによって、ソース領域１６及びドレイン領域１８並びにソース領域３０及びドレイン領域３２が形成される。

以上のように、追加のマスクを必要とせず、リセス領域Ｘを設けた入出力（Ｉ／Ｏ）用ＭＯＳＦＥＴとリセス領域Ｘを設けていないコア用ＭＯＳＦＥＴとの両方を備えた半導体デバイス２００を製造することができる。

なお、半導体デバイス２００におけるリセス領域Ｘを設けた入出力（Ｉ／Ｏ）用ＭＯＳＦＥＴは、半導体デバイス１００と同様の特性を有する。すなわち、半導体デバイス２００に入出力（Ｉ／Ｏ）用ＭＯＳＦＥＴでは、ホットキャリアの生成が抑制され、リーク電流を小さくすることができる。

［第３の実施の形態］
図７は、半導体デバイス２００の別の製造方法を示す。図７は半導体デバイス２００の製造方法を示す断面模式図であり、半導体デバイス２００を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。

第３の実施の形態では、ゲート絶縁層２２及びゲート電極２４並びにゲート絶縁層３６及びゲート電極３８にシリコン窒化層（ＳｉＮ）４２を積層してマスクとして利用する点で第２の実施の形態と異なる。すなわち、リセス領域Ｘを形成する際にレジスト層Ｒの代わりにシリコン窒化層４２を利用する。

ステップＳ３０では、ウェル領域１２及び分離領域１４が形成される。当該ステップは、上記ステップＳ２０と同様であるので説明を省略する。

ステップＳ３２では、入出力（Ｉ／Ｏ）用ＭＯＳＦＥＴのゲート絶縁層２２及びゲート電極２４並びにコア用ＭＯＳＦＥＴのゲート絶縁層３６及びゲート電極３８が形成される。当該処理は、上記ステップＳ２０と同様であるので説明を省略する。さらに、ゲート電極２４及びゲート電極３８上にシリコン窒化層４２が形成される。例えば、シリコン窒化層４２は、半導体基板１０を７５０℃に加熱した状態において窒化ガスを供給することによって形成することができる。シリコン窒化層４２の膜厚は、例えば１２０ｎｍとする。そして、レジスト層Ｒを用いてフォトリソグラフィ技術及びエッチング技術を適用して、ゲート絶縁層３６、ゲート電極３８及びシリコン窒化層４２並びゲート絶縁層３６、ゲート電極３８並びにシリコン窒化層４２を半導体デバイス１００の必要な領域にパターニングする。パターニング後、レジスト層Ｒを除去する。

ステップＳ３４では、入出力（Ｉ／Ｏ）用ＭＯＳＦＥＴのリセス領域Ｘ及びＬＤＤ領域２０が形成される。入出力（Ｉ／Ｏ）用ＭＯＳＦＥＴのシリコン窒化層４２及びコア用ＭＯＳＦＥＴの領域に形成したレジスト層Ｒをマスクとして、ゲート絶縁層２２の縁から分離領域１４の縁までの領域に亘る半導体基板１０の表面をエッチングすることによってリセス領域Ｘが形成される。エッチングには、例えば、従来の異方性エッチング技術を適用することができる。本実施の形態では、シリコン窒化層４２をマスクとして利用することによって、レジスト層Ｒを用いたリソグラフィにおけるオーバーレイを生じさせることなく、ゲート絶縁層２２及びゲート電極２４の端部に対して位置的なずれ（オフセット）がないリセス領域Ｘを形成することができる。リセス領域Ｘの深さは、１０ｎｍ以上４０ｎｍ以下とすることが好適である。

さらに、ＬＤＤ領域２０が形成される。第２導電型がｎ型である場合、ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。ＬＤＤ領域２０の形成方法は、上記ステップＳ２４と同様に行うことができる。

ステップＳ３６では、コア用のＭＯＳＦＥＴのＬＤＤ領域３４が形成される。入出力（Ｉ／Ｏ）用のＭＯＳＦＥＴのレジスト層Ｒと、コアとなるＭＯＳＦＥＴ領域に形成されたシリコン窒化層４２とゲート電極３８をマスクとして、ゲート絶縁層３６の縁から分離領域１４の縁までの領域に亘る半導体基板１０の表面にイオン注入を行う。イオン注入は、上記ステップＳ２６と同様に行うことができる。イオン注入を行った後、レジスト層Ｒを除去する。さらに、エッチング処理によってシリコン窒化層４２を除去する。

ステップＳ３８では、サイドウォール２６及びサイドウォール４０並びにソース領域１６、ドレイン領域１８、ソース領域３０及びドレイン領域３２が形成される。当該ステップは、上記ステップＳ２８と同様に行うことができる。

以上のように、レジスト層Ｒの代わりにシリコン窒化層４２をマスクとして利用することで、リセス領域Ｘを形成する際のアライメントの精度を高めることができる。なお、本実施の形態の製造方法にて形成された半導体デバイス２００におけるリセス領域Ｘを設けた入出力（Ｉ／Ｏ）用ＭＯＳＦＥＴは、半導体デバイス１００と同様の特性を有する。すなわち、半導体デバイス２００に入出力（Ｉ／Ｏ）用ＭＯＳＦＥＴでは、ホットキャリアの生成が抑制され、リーク電流を小さくすることができる。

上記第１～第３の実施の形態によれば、同一の半導体基板１０に入出力（Ｉ／Ｏ）用ＭＯＳＦＥＴとコア用ＭＯＳＦＥＴを形成する際にそれぞれに対して異なる厚さのゲートを形成するために２つのマスクを必要としない。また、上記第１～第３の実施の形態によれば、コストを増大させることなく、ホットキャリアに対して高い抵抗及び低い漏れ電流特性を有するＭＯＳＦＥＴを提供することができる。したがって、高電圧駆動デバイスの高い信頼性に対応する最適な設計を実行することが可能である。

１０ 半導体基板、１２ ウェル領域、１４ 分離領域、１６ ソース領域、１８ ドレイン領域、２０ ＬＤＤ領域、２２ ゲート絶縁層、２４ ゲート電極、２６ サイドウォール、３０ ソース領域、３２ ドレイン領域、３４ ＬＤＤ領域、３６ ゲート絶縁層、３８ ゲート電極、４０ サイドウォール、４２ シリコン窒化層、１００ 半導体デバイス、２００ 半導体デバイス。

Claims (11)

1. 半導体デバイスであって、
   基板の表面領域に形成されたトランジスタを含み、前記トランジスタのゲート絶縁層と前記基板との界面に対してリセス領域と、
   前記基板において前記リセス領域に対応する領域に、前記トランジスタのチャネル領域に向けて延設されたＬＤＤ領域と、を有し、
   前記リセス領域の深さは、前記ゲート絶縁層の底面から１０ｎｍ以上３０ｎｍ以下であり、
   前記リセス領域は、前記基板から垂直に立ち上がり、前記ゲート絶縁層の側面と同一平面内にあるサイドウォールを備え、
   前記リセス領域が設けられたトランジスタに対して膜厚が異なるゲート絶縁層を有するトランジスタが前記基板の表面領域に形成されており、
   前記リセス領域が設けられたトランジスタは、Ｉ／Ｏ用トランジスタであり、
   前記膜厚が異なるゲート絶縁層を有するトランジスタは、コア用トランジスタであり、リセス領域が設けられていないことを特徴とする半導体デバイス。
2. 請求項１に記載の半導体デバイスであって、
   前記リセス領域は、前記基板の面内において前記トランジスタのゲート電極の端部からオフセットが無く設けられていることを特徴とする半導体デバイス。
3. 請求項１又は２に記載の半導体デバイスであって、
   前記リセス領域に前記トランジスタのソース領域及びドレイン領域の少なくとも１つが形成されていることを特徴とする半導体デバイス。
4. 半導体デバイスの製造方法であって、
   基板の表面領域にトランジスタを形成し、
   前記基板を１０ｎｍ以上３０ｎｍ以下の深さにエッチングして前記トランジスタのゲート絶縁層と前記基板との界面に対してリセス領域を形成し、
   前記基板において前記リセス領域に対応する領域に、前記トランジスタのチャネル領域に向けて延設されたＬＤＤ領域を形成し、
   前記リセス領域が設けられたトランジスタに対して膜厚が異なるゲート絶縁層を有するトランジスタを前記基板の表面領域に形成し、
   前記リセス領域の深さは、前記ゲート絶縁層の底面から１０ｎｍ以上３０ｎｍ以下であり、
   前記リセス領域は、前記基板から垂直に立ち上がり、前記ゲート絶縁層の側面と同一平面内にあるサイドウォールを備え、
   前記リセス領域が設けられたトランジスタは、Ｉ／Ｏ用トランジスタであり、
   前記膜厚が異なるゲート絶縁層を有するトランジスタは、コア用トランジスタであり、リセス領域が設けられていないことを特徴とする半導体デバイスの製造方法。
5. 請求項４に記載の半導体デバイスの製造方法であって、
   前記リセス領域は、前記基板の面内において前記トランジスタのゲート電極の端部からオフセットが無く設けられることを特徴とする半導体デバイスの製造方法。
6. 請求項４又は５に記載の半導体デバイスの製造方法であって、
   前記トランジスタのゲート上に堆積されたレジスト層をマスクとして使用して前記基板をエッチングすることにより前記リセス領域が形成されることを特徴とする半導体デバイスの製造方法。
7. 請求項６に記載の半導体デバイスの製造方法であって、
   前記リセス領域が形成された後、前記レジスト層をマスクとして使用してイオンを注入することによって、前記基板内の前記リセス領域に対応する位置に前記ＬＤＤ領域を形成することを特徴とする半導体デバイスの製造方法。
8. 請求項６に記載の半導体デバイスの製造方法であって、
   前記リセス領域が形成された後、前記レジスト層を除去し、前記トランジスタのゲートをマスクとして使用してイオンを注入することによって、前記基板内の前記リセス領域に対応する位置に前記ＬＤＤ領域を形成することを特徴とする半導体デバイスの製造方法。
9. 請求項７又は８に記載の半導体デバイスの製造方法であって、
   前記リセス領域に前記トランジスタのソース領域及びドレイン領域の少なくとも１つを形成することを特徴とする半導体デバイスの製造方法。
10. 請求項７又は８に記載の半導体デバイスの製造方法であって、
    前記ＬＤＤ領域は、前記基板の表面の法線方向に対して鋭角を形成する方向にイオンを注入することによって形成されることを特徴とする半導体デバイスの製造方法。
11. 請求項４又は５に記載の半導体デバイスの製造方法であって、
    前記トランジスタのゲート電極の上にシリコン窒化膜を形成し、前記シリコン窒化膜をマスクとして利用して前記基板をエッチングすることで前記リセス領域を形成することを特徴とする半導体デバイスの製造方法。

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