JP2005228806A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2005228806A JP2005228806A JP2004033670A JP2004033670A JP2005228806A JP 2005228806 A JP2005228806 A JP 2005228806A JP 2004033670 A JP2004033670 A JP 2004033670A JP 2004033670 A JP2004033670 A JP 2004033670A JP 2005228806 A JP2005228806 A JP 2005228806A
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- film
- manufacturing
- semiconductor device
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 title claims abstract description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 83
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 83
- 239000010703 silicon Substances 0.000 claims abstract description 83
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 150000004767 nitrides Chemical class 0.000 claims description 15
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 10
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 13
- 239000013078 crystal Substances 0.000 abstract description 7
- 230000007547 defect Effects 0.000 abstract description 5
- 238000012545 processing Methods 0.000 abstract description 3
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 114
- 230000035882 stress Effects 0.000 description 27
- 239000010410 layer Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000005530 etching Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- -1 phosphorus ions Chemical class 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012530 fluid Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】５μｍ以上の深さを有する絶縁トレンチ面積の全ウェハ面積に対する比率を高くしても、ウェハ処理工程でのウェハ反りを抑制すると共に、応力に起因するリーク電流を増大し難くし、結晶欠陥の増大に起因する温度特性の劣化や信頼性劣化の少ない半導体装置の製造方法の提供。
【解決手段】複数のストライプ状矩形トレンチ４間のシリコン半導体基板５がすべて酸化膜化された後に前記トレンチ内に空隙７ａを有するシリコン半導体基板とするように表面に複数の所定の幅のストライプ状矩形トレンチ４を形成する工程と、前記シリコン半導体基板を熱酸化して前記トレンチ４間のシリコン半導体基板５をすべてシリコン酸化膜にする工程とを有し、さらに前記トレンチ４内の前記シリコン酸化膜の間隙７ａに絶縁膜８を充填する工程とを含む半導体装置の製造方法において、前記絶縁膜が前記シリコン半導体基板とシリコン酸化膜間に発生する応力を緩和する性質を有する膜である半導体装置の製造方法とする。
【選択図】 図１
【解決手段】複数のストライプ状矩形トレンチ４間のシリコン半導体基板５がすべて酸化膜化された後に前記トレンチ内に空隙７ａを有するシリコン半導体基板とするように表面に複数の所定の幅のストライプ状矩形トレンチ４を形成する工程と、前記シリコン半導体基板を熱酸化して前記トレンチ４間のシリコン半導体基板５をすべてシリコン酸化膜にする工程とを有し、さらに前記トレンチ４内の前記シリコン酸化膜の間隙７ａに絶縁膜８を充填する工程とを含む半導体装置の製造方法において、前記絶縁膜が前記シリコン半導体基板とシリコン酸化膜間に発生する応力を緩和する性質を有する膜である半導体装置の製造方法とする。
【選択図】 図１
Description
本発明は、半導体基板の表面領域に絶縁トレンチを有する半導体装置の製造方法に関し、詳しくは、トレンチに絶縁材料もしくは絶縁膜を埋め込むことにより、深さ５μｍ以上、幅５μｍ以上の絶縁領域を半導体基板面積の所定比率以上形成しても、ウェハのそりを少なくでき、半導体特性への影響も小さくできる半導体装置の製造方法に関する。
近年、パワーＩＣなどのように、同一の半導体基板上にロジック領域と共に形成される横型高耐圧ＭＯＳＦＥＴにおいては、絶縁物（膜）で埋め込まれたトレンチ構造を採用することにより、高効率な素子面積で高耐圧と低オン抵抗とを両立させ得ることが知られている。さらに、トレンチ間のシリコン柱（または壁）の全酸化後、トレンチ内に残った間隙を酸化膜で埋めて絶縁物バルク相当（絶縁領域）を形成する技術も開示されている（特許文献１−００１１〜００１７段落、００２０〜００２２段落、特許文献２）。
ＩＣの素子分離法として、応力集中や絶縁特性の低下を招かないようにするために、シリコン基板に形成された溝内に形成された酸化膜上に、絶縁性が高いが成膜応力も大きい窒化シリコン膜（シリコン比率小）と、絶縁性が低いが成膜応力が小さい窒化シリコン膜（シリコン比率大）とを埋めることにより、高絶縁性で、応力による特性劣化の少ない素子分離を実現する半導体装置の発明が知られている（特許文献３−００１１から００１２段落）。
ＩＣの素子分離法として、応力集中や絶縁特性の低下を招かないようにするために、シリコン基板に形成された溝内に形成された酸化膜上に、絶縁性が高いが成膜応力も大きい窒化シリコン膜（シリコン比率小）と、絶縁性が低いが成膜応力が小さい窒化シリコン膜（シリコン比率大）とを埋めることにより、高絶縁性で、応力による特性劣化の少ない素子分離を実現する半導体装置の発明が知られている（特許文献３−００１１から００１２段落）。
シリコン基板上に形成された溝に埋め込まれる絶縁層をシリコンと熱膨張係数の略等しい酸窒化シリコン層とすることにより、界面応力を少なくし、結晶欠陥を減らす分離溝の形成方法の発明についても公知である（特許文献４−０００７〜００１３段落）。
厚さまたは熱膨張係数の異なる複数の窒化シリコン膜をトレンチ内に形成し、トレンチの内壁に形成される絶縁膜を応力緩和用の薄膜として堆積させトレンチ内で応力をバランスさせて半導体基板に現れる応力を減少する製造方法も公知である（特許文献５−課題、解決手段）。
配線導体直下に厚いフィールド絶縁層を形成して寄生容量を減少させ高周波特性を改善する方法に関し、複数のトレンチ柱を熱酸化し、その隙間を熱ストレスの小さいＢＰＳＧやＳｉＯＮで埋め込む製造方法も公開されている（特許文献６−０００４、００１３段落）。
厚さまたは熱膨張係数の異なる複数の窒化シリコン膜をトレンチ内に形成し、トレンチの内壁に形成される絶縁膜を応力緩和用の薄膜として堆積させトレンチ内で応力をバランスさせて半導体基板に現れる応力を減少する製造方法も公知である（特許文献５−課題、解決手段）。
配線導体直下に厚いフィールド絶縁層を形成して寄生容量を減少させ高周波特性を改善する方法に関し、複数のトレンチ柱を熱酸化し、その隙間を熱ストレスの小さいＢＰＳＧやＳｉＯＮで埋め込む製造方法も公開されている（特許文献６−０００４、００１３段落）。
図２の（ａ）〜（ｅ）は従来の半導体装置の製造方法のうち、半導体基板の表面領域に平行に複数形成されるストライプ状のシリコン柱１５を絶縁領域化することに係る製造工程を示す縦断面図である。図３は前記図２（ｃ）におけるトレンチ１６形成のためのエッチング用マスクパターン図である。なお、前記図２（ｂ）は前記図３に示すマスクパターンのＡ−Ａ線に相当する位置での半導体基板の縦断面図である。
図２（ａ）に示すように、シリコン半導体基板１１を熱酸化して、その表面に厚さ約８００ｎｍの全面熱酸化膜１２を形成する。
図２（ｂ）に示すように、全面熱酸化膜１２上にフォトレジスト１３を塗布し、図３に示すマスクパターンを用いて露光および現像を行い、矩形トレンチ１６の短辺の長さ１６ｂを１．４μｍ、長辺の長さを適宜（たとえば２０μｍ）にするための矩形の複数の島状領域１６ａを１．４μｍ間隔で配置してなるパターンのフォトレジストマスク１３を形成する。ＣＨＦ３、ＣＦ４、およびＡｒの混合ガスを用いて酸化膜の異方性ドライエッチングを行い、酸化膜マスクパターン１４を形成する。酸化膜マスクパターン１４は図３に示すように、複数の矩形の島状領域１６ａが平行に並ぶパターンを有する。この島状領域１６ａの短辺の長さおよび間隔は１．４μｍ、長辺は２０μｍである。
図２（ａ）に示すように、シリコン半導体基板１１を熱酸化して、その表面に厚さ約８００ｎｍの全面熱酸化膜１２を形成する。
図２（ｂ）に示すように、全面熱酸化膜１２上にフォトレジスト１３を塗布し、図３に示すマスクパターンを用いて露光および現像を行い、矩形トレンチ１６の短辺の長さ１６ｂを１．４μｍ、長辺の長さを適宜（たとえば２０μｍ）にするための矩形の複数の島状領域１６ａを１．４μｍ間隔で配置してなるパターンのフォトレジストマスク１３を形成する。ＣＨＦ３、ＣＦ４、およびＡｒの混合ガスを用いて酸化膜の異方性ドライエッチングを行い、酸化膜マスクパターン１４を形成する。酸化膜マスクパターン１４は図３に示すように、複数の矩形の島状領域１６ａが平行に並ぶパターンを有する。この島状領域１６ａの短辺の長さおよび間隔は１．４μｍ、長辺は２０μｍである。
図２（ｃ）に示すように、塩素と酸素の混合ガスを用いて半導体基板１１の異方性ドライエッチングを行い、深さ２０μｍのトレンチ１６を形成する。
図２（ｄ）に示すように、前記半導体基板１１に水蒸気雰囲気で、１１００℃、１０時間程度の熱処理を加えると、前記シリコン柱１５の部分はすべて酸化される（シリコン酸化柱とする）。シリコン柱部分が酸化によりシリコン酸化柱に変わると同時に、シリコン酸化柱は膨張により膨らみトレンチ空間が埋められて消滅する。すなわち、前記トレンチは酸化膜ですべて充填されたような状態１７ａになる。この状態の半導体基板をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ−化学機械研磨）装置により、表面研磨すると図２（ｅ）に示す酸化物バルク（絶縁領域）１７ができあがる。その後、前記特許文献１に記載されているように所要の機能領域を形成する工程を追加することにより、横型ＭＯＳＦＥＴなどの半導体装置が完成する。
特開２００３−３７２６７号公報
特開平８−９７４１１号公報
特開平５−３０４２０５号公報
特開平７−３０７３８２号公報
特開２００３−１２４３０２号公報
特開平５−１９０６６３号公報
図２（ｄ）に示すように、前記半導体基板１１に水蒸気雰囲気で、１１００℃、１０時間程度の熱処理を加えると、前記シリコン柱１５の部分はすべて酸化される（シリコン酸化柱とする）。シリコン柱部分が酸化によりシリコン酸化柱に変わると同時に、シリコン酸化柱は膨張により膨らみトレンチ空間が埋められて消滅する。すなわち、前記トレンチは酸化膜ですべて充填されたような状態１７ａになる。この状態の半導体基板をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ−化学機械研磨）装置により、表面研磨すると図２（ｅ）に示す酸化物バルク（絶縁領域）１７ができあがる。その後、前記特許文献１に記載されているように所要の機能領域を形成する工程を追加することにより、横型ＭＯＳＦＥＴなどの半導体装置が完成する。
しかしながら、このような酸化物バルクを横型ＭＯＳＦＥＴに適用しようとすると、ウェハのそりにより、その後の機能領域を形成するためのウェハ工程がスムースに進行しなくなること、および、この酸化物バルクの近傍にゲート構造やドレイン構造を配置することになるので、酸化物バルクの形成に起因する応力の発生が、前記ゲートやドレインに影響が及び、リーク電流を増大させ、信頼性の低下につながる惧れの大きいことが分かってきた。
これらの問題について詳述する。（単結晶）シリコンの熱膨張係数は約２．５×１０−６／℃で、シリコン酸化物の熱膨張係数は約０．５×１０−６／℃と大きく異なるので、前述の特許文献１および前記図２に示すようなシリコン酸化物で充填されたシリコン基板１１（ウェハ）はバイメタル作用によって反り易いのである。たとえば、シリコン基板１１に温度１０００℃の熱処理により、通常よく用いられる厚さ１μｍの熱酸化膜を成長させた後充分に徐冷したシリコン基板の、片面の酸化膜を除去したウェハの反りの大きさは、厚さ６２５μｍ、６インチウェハで約７０μｍである（反りの方向はシリコン基板側が凹部、酸化膜側が凸部となる）。ウェハの製造プロセスにおける反りの許容度は厚さ６２５μｍの６インチウェハで７０μｍ以下である。
これらの問題について詳述する。（単結晶）シリコンの熱膨張係数は約２．５×１０−６／℃で、シリコン酸化物の熱膨張係数は約０．５×１０−６／℃と大きく異なるので、前述の特許文献１および前記図２に示すようなシリコン酸化物で充填されたシリコン基板１１（ウェハ）はバイメタル作用によって反り易いのである。たとえば、シリコン基板１１に温度１０００℃の熱処理により、通常よく用いられる厚さ１μｍの熱酸化膜を成長させた後充分に徐冷したシリコン基板の、片面の酸化膜を除去したウェハの反りの大きさは、厚さ６２５μｍ、６インチウェハで約７０μｍである（反りの方向はシリコン基板側が凹部、酸化膜側が凸部となる）。ウェハの製造プロセスにおける反りの許容度は厚さ６２５μｍの６インチウェハで７０μｍ以下である。
厚さ６２５μｍ、６インチウェハの表面に形成された深さ２０μｍ、幅２０μｍの領域に前記酸化膜バルク７を埋め込んだ絶縁領域（絶縁トレンチ領域）と、前記ウェハと同厚同径の未処理ウェハの片面に厚さ１μｍの熱酸化膜を形成した場合の反りの大きさを比較すると、絶縁領域面積／ウェハ全面積の比率が百分率で５％のとき、両者の反りの大きさは約７０μｍで同等となる。すなわち、製造プロセスで障害となる反りの大きさの限度は前述のように７０μｍであるので、前述のシリコン酸化膜バルク７が埋め込まれた絶縁領域を用いて半導体装置を製造する場合、ウェハの反りを７０μｍ以内に抑えるには、ウェハ面積に対して、絶縁領域面積比率は２０μｍ深さの場合、５％以下にしなければならない。
一方、横型ＭＯＳＦＥＴでは高耐圧になるほどオフセットドレインの距離を長くする必要があるので、半導体装置（チップ）寸法も高耐圧になるにつれて大きくなる。前記特許文献１、２によれば、高耐圧の横型ＭＯＳＦＥＴにおいて、オフセットドレインに絶縁トレンチ構造を採用すると非絶縁トレンチ構造のものに比して、半導体装置（チップ）寸法を縮小することができてコストダウンが可能であるが、前述のような理由で絶縁トレンチ面積比率に制限があると、そのことが設計上の制約となるため高耐圧横型ＭＯＳＦＥＴのコストダウンに対する大きな障害であった。
一方、横型ＭＯＳＦＥＴでは高耐圧になるほどオフセットドレインの距離を長くする必要があるので、半導体装置（チップ）寸法も高耐圧になるにつれて大きくなる。前記特許文献１、２によれば、高耐圧の横型ＭＯＳＦＥＴにおいて、オフセットドレインに絶縁トレンチ構造を採用すると非絶縁トレンチ構造のものに比して、半導体装置（チップ）寸法を縮小することができてコストダウンが可能であるが、前述のような理由で絶縁トレンチ面積比率に制限があると、そのことが設計上の制約となるため高耐圧横型ＭＯＳＦＥＴのコストダウンに対する大きな障害であった。
さらに、前記特許文献３によれば、溝に埋める窒化シリコン膜の組成を変えることにより埋め込みに起因する応力を緩和させることができるが、この文献発明は素子分離を目的としており、解決すべきとする問題点は成膜応力の緩和による半導体特性への悪影響の緩和であって、厚い酸化物バルクの形成という観点での開示は全く無い。従って、この文献発明からは、前述のような深い絶縁領域を必要とする横型ＭＯＳＦＥＴのオフセットドレインに対して価値のある情報を得られないし、また、深い酸化物バルクの形成に伴なって発生する応力によりウェハプロセスを困難にするほどの大きなウェハ反りの発生という問題点についても全く想定できないと思われる。
また、前記特許文献４によれば、シリコンと熱膨張係数の略等しい酸窒化シリコン層を溝に埋めることにより、界面応力を少なくし、結晶欠陥を減らす発明の記載はあるが、この文献に記載の酸窒化シリコン層は絶縁性が低いことが、機能素子の能動領域、特に横型トレンチＭＯＳＦＥＴのトレンチ構造に適用する場合には問題となる。
また、前記特許文献４によれば、シリコンと熱膨張係数の略等しい酸窒化シリコン層を溝に埋めることにより、界面応力を少なくし、結晶欠陥を減らす発明の記載はあるが、この文献に記載の酸窒化シリコン層は絶縁性が低いことが、機能素子の能動領域、特に横型トレンチＭＯＳＦＥＴのトレンチ構造に適用する場合には問題となる。
さらに、前記特許文献５のような熱膨張係数の異なる複数の窒化シリコン膜を応力緩和膜として溝に埋める発明は、素子分離法に関するものであり、前記特許文献３と同様に溝深さが異なるなど、技術分野が異なることに伴なって求められる応力緩和のレベルが異なると考えられる
さらにまた、特許文献６のような、複数のトレンチ柱を熱酸化し、その隙間を熱ストレスの小さいＢＰＳＧやＳｉＯＮで埋め込むことにより、通常の方法ではできなかった厚い酸化物バルク相当の層、たとえば、２μｍ以上の絶縁層を形成できるとあるが、この文献６の開示では絶縁層を厚くすることによる寄生容量の低減効果のみに着目され、反り応力との関係については、ＢＰＳＧやＳｉＯＮの埋め込みという記載のみであり、それらの熱膨張係数はいずれも（単結晶）シリコンより小さく、前記のように酸化膜の間隙を埋め込んでも酸化膜で生じた応力を低減できることはできないと思われ、ウェハそりや特性への悪影響という問題は解決されない。
さらにまた、特許文献６のような、複数のトレンチ柱を熱酸化し、その隙間を熱ストレスの小さいＢＰＳＧやＳｉＯＮで埋め込むことにより、通常の方法ではできなかった厚い酸化物バルク相当の層、たとえば、２μｍ以上の絶縁層を形成できるとあるが、この文献６の開示では絶縁層を厚くすることによる寄生容量の低減効果のみに着目され、反り応力との関係については、ＢＰＳＧやＳｉＯＮの埋め込みという記載のみであり、それらの熱膨張係数はいずれも（単結晶）シリコンより小さく、前記のように酸化膜の間隙を埋め込んでも酸化膜で生じた応力を低減できることはできないと思われ、ウェハそりや特性への悪影響という問題は解決されない。
本発明は、以上述べた点に鑑みてなされたものであり、５μｍ以上の深さを有する絶縁トレンチ面積の全ウェハ面積に対する比率を高くしても、ウェハ処理工程で反りによる問題の生じない範囲のウェハ反りに抑えることができると共に、応力に起因するリーク電流を増大し難くし、結晶欠陥の増大に起因する温度特性の劣化や信頼性劣化の少ない半導体装置の製造方法を提供することを目的とする。
特許請求の範囲の請求項１記載の発明によれば、複数のストライプ状矩形トレンチ間のシリコン半導体基板がすべて酸化膜化された後に前記トレンチ内に間隙を有するシリコン半導体基板とするように、表面に複数の所定の幅のストライプ状矩形トレンチを形成する工程と、前記シリコン半導体基板を熱酸化して前記トレンチ間のシリコン半導体基板をすべてシリコン酸化膜にする工程とを有し、さらに前記トレンチ内の前記シリコン酸化膜の前記間隙に絶縁膜を充填する工程とを含む半導体装置の製造方法において、前記絶縁膜が前記シリコン半導体基板とシリコン酸化膜間に発生する応力を緩和する性質を有する膜である半導体装置の製造方法とすることにより、前記目的は達成される。
特許請求の範囲の請求項２記載の発明によれば、絶縁膜が２種類以上の異なる膜からなる特許請求の範囲の請求項１記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項２記載の発明によれば、絶縁膜が２種類以上の異なる膜からなる特許請求の範囲の請求項１記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、少なくともいずれか一方の絶縁膜の熱膨張係数がシリコン半導体基板の熱膨張係数より大である特許請求の範囲の請求項２記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項４記載の発明によれば、絶縁膜がシリコン半導体基板の熱膨張係数より大である第一の膜と、シリコン半導体基板の熱膨張係数より小である第二の膜からなる特許請求の範囲の請求項１乃至３のいずれか一項に記載の半導体装置の製造方法とすることが好適である
特許請求の範囲の請求項５記載の発明によれば、第一の絶縁膜が減圧ＣＶＤ法による窒化膜であり、第二の絶縁膜が熱酸化膜である請求項４記載の半導体装置の製造方法とすることがより好適である。
特許請求の範囲の請求項４記載の発明によれば、絶縁膜がシリコン半導体基板の熱膨張係数より大である第一の膜と、シリコン半導体基板の熱膨張係数より小である第二の膜からなる特許請求の範囲の請求項１乃至３のいずれか一項に記載の半導体装置の製造方法とすることが好適である
特許請求の範囲の請求項５記載の発明によれば、第一の絶縁膜が減圧ＣＶＤ法による窒化膜であり、第二の絶縁膜が熱酸化膜である請求項４記載の半導体装置の製造方法とすることがより好適である。
特許請求の範囲の請求項６記載の発明によれば、減圧ＣＶＤ法による窒化膜からなる第一の絶縁膜と、熱酸化膜からなる第二の絶縁膜との膜厚比率、第一絶縁膜／第二絶縁膜が０．４乃至０．２８である請求項５記載の半導体装置の製造方法とすることがいっそう好適である。
特許請求の範囲の請求項７記載の発明によれば、ストライプ状矩形トレンチの深さが５μｍ以上である特許請求の範囲の請求項１乃至６のいずれか一項に記載の半導体装置の製造方法とすることがより好ましい。
特許請求の範囲の請求項８記載の発明によれば、矩形トレンチの表面パターンの短辺が１．８μｍ乃至２．２μｍから選ばれる長さを有し、前記矩形トレンチの間隔が１．０μｍ乃至１．４μｍから選ばれる幅を有する特許請求の範囲の請求項１乃至７のいずれか一項に記載の半導体装置の製造方法とすることがより望ましい。
特許請求の範囲の請求項７記載の発明によれば、ストライプ状矩形トレンチの深さが５μｍ以上である特許請求の範囲の請求項１乃至６のいずれか一項に記載の半導体装置の製造方法とすることがより好ましい。
特許請求の範囲の請求項８記載の発明によれば、矩形トレンチの表面パターンの短辺が１．８μｍ乃至２．２μｍから選ばれる長さを有し、前記矩形トレンチの間隔が１．０μｍ乃至１．４μｍから選ばれる幅を有する特許請求の範囲の請求項１乃至７のいずれか一項に記載の半導体装置の製造方法とすることがより望ましい。
特許請求の範囲の請求項９記載の発明によれば、請求項１乃至８のいずれか一項に記載の半導体装置の製造方法により形成された絶縁トレンチ領域の周囲にオフドレイン領域を設けて横型トレンチＭＯＳＦＥＴとする半導体装置の製造方法とすることがより好適である。
本発明によれば、５μｍ以上の深さを有する絶縁トレンチ面積の全ウェハ面積に対する比率を高くしても、ウェハ処理工程で、反りによる問題の生じない範囲のウェハ反りに抑えることができると共に、応力に起因するリーク電流を増大し難くし、結晶欠陥の増大に起因する温度特性の劣化や信頼性劣化の少ない半導体装置の製造方法を提供することができる。
以下、本発明にかかる実施例について図面を参照しながら詳細に説明する。
図１は本発明の半導体装置の製造方法にかかるウェハ工程における各工程段階のウェハの縦断面図、図４は本発明にかかるトレンチのマスクパターン、図５は本発明にかかる絶縁トレンチ領域の表面パターン、図６は本発明にかかる横型ＭＯＳＦＥＴの要部断面図、図７は本発明の異なる半導体装置の製造方法にかかるウェハ工程における各工程段階のウェハの縦断面図である。以下の説明では、シリコン半導体基板、ウェハという語句は、原則として、シリコン半導体基板は拡散層などのないもので、ウェハは拡散層を有するシリコン基板を指すが、必ずしも厳密に使い分けられていない。ほぼ同じ語意として使うこともある。シリコン半導体基板を製造工程に流す場合は、ウェハ工程を使うことが多いのでそれに従う。
以下、説明する図１にかかる実施例ではシリコン半導体基板内に形成される半導体装置の一機能領域として作用する深さ約２０μｍ、一辺が約５μｍ（他辺は適宜）の絶縁トレンチ領域（または単に絶縁領域）を形成するためのウェハ工程について説明する。前記一辺の長さ５μｍは実際の横型ＭＯＳＦＥＴのオフセットドレインに適用する場合は、ソース−ドレイン間の耐圧に関連して必要に応じて長くされる。たとえば、７００Ｖのソースドレイン間耐圧とする場合は、２０μｍ（深さ２０μｍの場合）にされる。
以下、説明する図１にかかる実施例ではシリコン半導体基板内に形成される半導体装置の一機能領域として作用する深さ約２０μｍ、一辺が約５μｍ（他辺は適宜）の絶縁トレンチ領域（または単に絶縁領域）を形成するためのウェハ工程について説明する。前記一辺の長さ５μｍは実際の横型ＭＯＳＦＥＴのオフセットドレインに適用する場合は、ソース−ドレイン間の耐圧に関連して必要に応じて長くされる。たとえば、７００Ｖのソースドレイン間耐圧とする場合は、２０μｍ（深さ２０μｍの場合）にされる。
図１（ａ）〜（ｆ）はそれぞれ本発明にかかるウェハ工程におけるウェハの要部縦断面図を示す。
図１（ａ）はシリコン半導体基板１を熱酸化して、その表面に厚さ約１μｍの熱酸化膜２を形成することを示す（水蒸気雰囲気、１１００℃、）。
図１（ｂ）はフォトリソグラフィ技術とＣＨＦ３、ＣＦ４、およびＡｒの混合ガスを用いた異方性ドライエッチングにより前記熱酸化膜２に矩形ストライプパターン３（図４−矩形ストライプの長辺５μｍ、短辺２．２μｍ、ストライプ間の間隔１．４μｍ）を用いてパターンエッチングを行い酸化膜パターン２ａ形成したことを示す。
図１（ｃ）は、前記酸化膜パターン２ａをマスクとし、塩素と酸素の混合ガスを用いて半導体基板１の異方性ドライエッチングを行い、深さ２０μｍ、短辺２．２μｍ、長辺５μｍの矩形状トレンチ４を１．４μｍ間隔で複数形成し、続いてＣＦ４と酸素ガス混合ガスを用いて等方性エッチングを行い、前記トレンチ４の形成時に同時形成された内面保護膜の除去とトレンチ角（エッジ）部の丸め処理を行う。このときのトレンチ４側壁の角度は基板表面に対して８９度程度の傾斜（すなわちトレンチ４底部より開口部が若干広くなる）を有することが好ましい。次に、水蒸気雰囲気で、１１００℃、１０時間の熱酸化処理を行い、トレンチ４間のシリコン半導体基板（以降シリコン柱５またはシリコン壁−幅１．４μｍ）を完全に酸化すると、シリコン柱５は酸化されるときに膨張して図１（ｄ）に示すように、隣接するシリコン酸化膜柱６間に所定の幅（０．８μｍ）の間隙７ａを有するシリコン酸化膜バルク７ｂが得られる。
図１（ａ）はシリコン半導体基板１を熱酸化して、その表面に厚さ約１μｍの熱酸化膜２を形成することを示す（水蒸気雰囲気、１１００℃、）。
図１（ｂ）はフォトリソグラフィ技術とＣＨＦ３、ＣＦ４、およびＡｒの混合ガスを用いた異方性ドライエッチングにより前記熱酸化膜２に矩形ストライプパターン３（図４−矩形ストライプの長辺５μｍ、短辺２．２μｍ、ストライプ間の間隔１．４μｍ）を用いてパターンエッチングを行い酸化膜パターン２ａ形成したことを示す。
図１（ｃ）は、前記酸化膜パターン２ａをマスクとし、塩素と酸素の混合ガスを用いて半導体基板１の異方性ドライエッチングを行い、深さ２０μｍ、短辺２．２μｍ、長辺５μｍの矩形状トレンチ４を１．４μｍ間隔で複数形成し、続いてＣＦ４と酸素ガス混合ガスを用いて等方性エッチングを行い、前記トレンチ４の形成時に同時形成された内面保護膜の除去とトレンチ角（エッジ）部の丸め処理を行う。このときのトレンチ４側壁の角度は基板表面に対して８９度程度の傾斜（すなわちトレンチ４底部より開口部が若干広くなる）を有することが好ましい。次に、水蒸気雰囲気で、１１００℃、１０時間の熱酸化処理を行い、トレンチ４間のシリコン半導体基板（以降シリコン柱５またはシリコン壁−幅１．４μｍ）を完全に酸化すると、シリコン柱５は酸化されるときに膨張して図１（ｄ）に示すように、隣接するシリコン酸化膜柱６間に所定の幅（０．８μｍ）の間隙７ａを有するシリコン酸化膜バルク７ｂが得られる。
図１（ｅ）に示すように、シリコン半導体基板１に減圧ＣＶＤにより窒化膜８を堆積させ、幅０．８μｍの前記間隙７ａを埋める。
図１（ｆ）に示すように、図示しないＣＭＰ装置またはエッチングにより、前記窒化膜８の表面から削り、シリコン半導体基板１面を露出させると熱酸化膜バルク７ｂと窒化膜８とが一体化した絶縁領域９（深さ２０μｍ、一辺５μｍ、他辺適宜）が形成される。この場合のシリコン基板を上方から見た平面パターン１０を図５に示す。点線で示す領域１０ａは前記間隙７ａに減圧ＣＶＤ窒化膜８が埋め込まれた領域を示す。
ウェハ反りの抑制の観点または酸化膜クラック防止の観点などから熱酸化膜２の厚さは、１μｍ以下が好ましく、前記トレンチ４間のシリコン柱５（またはシリコン壁）の幅は１．４μｍ以下が好ましい。シリコン柱５（またはシリコン壁）自体の歪みを抑制する観点からはシリコン柱５（またはシリコン壁）の幅（または厚さ）は０．８μｍ以上（トレンチ深さ５μｍ〜２５μｍの場合）あればよいが、本発明ではウェハ反り抑制の観点から１．０μｍ以上がよい。また、シリコン酸化膜柱６の幅は元のシリコン柱５幅の約２倍になるため、シリコン柱５の下限幅が１．０μｍの場合、ストライプ状矩形トレンチ４の短辺は、シリコン酸化膜柱６の酸化後の膨張代１．０μｍに、窒化膜８の埋め込み用の間隙代０．８μｍを併せて１．８μｍとなる。同様にしてシリコン柱５の上限幅１．４μｍの場合のストライプ状矩形トレンチ４短辺は、２．２μｍとなる（前記柱を壁に置き換えた場合もすべて同じであり、特に意味の違いはない）。
図１（ｆ）に示すように、図示しないＣＭＰ装置またはエッチングにより、前記窒化膜８の表面から削り、シリコン半導体基板１面を露出させると熱酸化膜バルク７ｂと窒化膜８とが一体化した絶縁領域９（深さ２０μｍ、一辺５μｍ、他辺適宜）が形成される。この場合のシリコン基板を上方から見た平面パターン１０を図５に示す。点線で示す領域１０ａは前記間隙７ａに減圧ＣＶＤ窒化膜８が埋め込まれた領域を示す。
ウェハ反りの抑制の観点または酸化膜クラック防止の観点などから熱酸化膜２の厚さは、１μｍ以下が好ましく、前記トレンチ４間のシリコン柱５（またはシリコン壁）の幅は１．４μｍ以下が好ましい。シリコン柱５（またはシリコン壁）自体の歪みを抑制する観点からはシリコン柱５（またはシリコン壁）の幅（または厚さ）は０．８μｍ以上（トレンチ深さ５μｍ〜２５μｍの場合）あればよいが、本発明ではウェハ反り抑制の観点から１．０μｍ以上がよい。また、シリコン酸化膜柱６の幅は元のシリコン柱５幅の約２倍になるため、シリコン柱５の下限幅が１．０μｍの場合、ストライプ状矩形トレンチ４の短辺は、シリコン酸化膜柱６の酸化後の膨張代１．０μｍに、窒化膜８の埋め込み用の間隙代０．８μｍを併せて１．８μｍとなる。同様にしてシリコン柱５の上限幅１．４μｍの場合のストライプ状矩形トレンチ４短辺は、２．２μｍとなる（前記柱を壁に置き換えた場合もすべて同じであり、特に意味の違いはない）。
シリコン基板１及び絶縁領域９中の各絶縁物の熱膨張係数がそれぞれシリコン熱酸化膜バルク７ｂが０．５×１０−６／℃、シリコン基板１が２．５×１０−６／℃、窒化膜８が６．５×１０−６／℃の場合、減圧ＣＶＤ窒化膜８の厚さ（幅）／シリコンの熱酸化膜バルク７ｂの厚さ（幅）を約１／３とすると、シリコン基板１との熱膨張係数の違いに起因して発生する応力が相殺されることにより、全体としてシリコン基板１の熱膨張係数に近づけることができ、ウェハの反りおよび半導体特性への悪影響を小さくすることができることが分かった。前述の例では、窒化膜８と酸化膜バルク７ｂとの膜厚比は０．８／２．０＝０．４〜０．８／２．８＝０．２８となるので、発生応力をかなり相殺することができる。
前記膜厚比が０．２８の場合（シリコン柱５の幅１．０μｍ、ストライプ短辺の幅１．８μｍ）の本発明にかかる絶縁領域９とシリコン基板１との界面の応力を測定したところ、６６ＭＰａであった。比較例として、前記同寸法の絶縁領域内をすべて熱酸化膜で埋めた場合の応力は５９０ＭＰａであった。この結果から、本発明によれば、応力は約９分の１に低減されたことが分かる。
前記膜厚比が０．２８の場合（シリコン柱５の幅１．０μｍ、ストライプ短辺の幅１．８μｍ）の本発明にかかる絶縁領域９とシリコン基板１との界面の応力を測定したところ、６６ＭＰａであった。比較例として、前記同寸法の絶縁領域内をすべて熱酸化膜で埋めた場合の応力は５９０ＭＰａであった。この結果から、本発明によれば、応力は約９分の１に低減されたことが分かる。
前述の本発明にかかる絶縁領域９を横型ＭＯＳＦＥＴのｎ−オフセットドレインの実効的な距離の短縮のために適用した。図６はそのような横型ＭＯＳＦＥＴの要部断面図である。
以下に、本発明にかかる半導体装置の製造方法の一実施例について図面を参照しつつ詳細に説明する。
この横型ＭＯＳＦＥＴは、ｐ型の半導体基板１０１、トレンチ１０２、ｎ−オフセットドレイン領域１０３、トレンチ１０２内を埋める絶縁物（酸化膜と窒化膜）１０４、ｐウェル領域１０５、ｐベース領域１０６、ｎ＋ソース領域１０７、ｎ＋ドレイン領域１０８、ゲート酸化膜１０９、ゲート電極２００、層間絶縁膜２０１、ソース電極２０２、ドレイン電極２０３を備える。
以下に、本発明にかかる半導体装置の製造方法の一実施例について図面を参照しつつ詳細に説明する。
この横型ＭＯＳＦＥＴは、ｐ型の半導体基板１０１、トレンチ１０２、ｎ−オフセットドレイン領域１０３、トレンチ１０２内を埋める絶縁物（酸化膜と窒化膜）１０４、ｐウェル領域１０５、ｐベース領域１０６、ｎ＋ソース領域１０７、ｎ＋ドレイン領域１０８、ゲート酸化膜１０９、ゲート電極２００、層間絶縁膜２０１、ソース電極２０２、ドレイン電極２０３を備える。
トレンチ１０２は、半導体基板１０１の表面部分において、その表面から形成されており、絶縁物１０４で埋められている。ｎ−オフセットドレイン領域１０３はトレンチ１０２の周囲、すなわち側面および底面を囲むように形成されている。ｐウェル領域１０５は、半導体基板１０１の、トレンチ１０２に対してソース側の表面部分において、ｎ−オフセットドレイン領域１０３の外側に隣接して形成されている。ｐベース領域１０６はｐウェル領域１０５の表面部分に形成されている。ｎ＋ソース領域１０７は、ｐベース領域１０６の表面部分において、ｎ−オフセットドレイン領域１０３から離れて形成されている。
ｎ＋ドレイン領域１０８は、ｎ−オフセットドレイン領域１０３の、トレンチ１０２に対してドレイン側（ソース側の反対側）の表面部分に形成されている。ゲート酸化膜１０９はｎ＋ソース領域１０７からｎ−オフセットドレイン領域１０３のソース側部分に至る表面上に形成されている。ゲート電極２００はゲート酸化膜１０９上に形成されている。層間絶縁膜２０１はゲート電極２００およびトレンチ１０２の上部を覆っている。ソース電極２０２はｐベース領域１０６およびｎ＋ソース領域１０７に電気的に接続している。ドレイン電極２０３はｎ＋ドレイン領域１０８に電気的に接続している。
ｎ＋ドレイン領域１０８は、ｎ−オフセットドレイン領域１０３の、トレンチ１０２に対してドレイン側（ソース側の反対側）の表面部分に形成されている。ゲート酸化膜１０９はｎ＋ソース領域１０７からｎ−オフセットドレイン領域１０３のソース側部分に至る表面上に形成されている。ゲート電極２００はゲート酸化膜１０９上に形成されている。層間絶縁膜２０１はゲート電極２００およびトレンチ１０２の上部を覆っている。ソース電極２０２はｐベース領域１０６およびｎ＋ソース領域１０７に電気的に接続している。ドレイン電極２０３はｎ＋ドレイン領域１０８に電気的に接続している。
つぎに、図６に示す構成の横型ＭＯＳＦＥＴの製造プロセスについて説明する。まず、ｐ型の半導体基板１０１を酸化してその表面にたとえば１μｍの厚さの酸化膜２を形成する。さらに、フォトリグラフィ技術により図４に示すパターン３を用いて酸化膜２を開口する。
ついで、開口された酸化膜２をマスクにしてシリコンエッチングをおこない、深さが２０μｍのトレンチ１０２を基板表面に対して垂直に形成する。しかる後、シリコン基板表面に対して斜めの方向からリンイオンを注入する。このときのイオン注入量はたとえば８×１０12ｃｍ-2である。
ついで、基板表面に対して垂直な方向、すなわちトレンチ１０２の側面に対して０°の方向からリンイオンを注入する。この０°イオン注入では、トレンチ１０２の底面に沿う部分にのみリンイオンが注入される。ここで、ｎ−オフセットドレイン領域１０３の、トレンチ１０２の側面に沿う部分と底面に沿う部分とでリンイオンの表面濃度を同一にするため、０°イオン注入時のイオン注入量はたとえば２×１０12ｃｍ-2である。また、先の斜めイオン注入では、トレンチ１０２の底面に沿う部分にリンイオンが注入されないため、トレンチ１０２の底面に沿う部分に局部的なリンイオンの高濃度領域が形成されることはない。
ついで、開口された酸化膜２をマスクにしてシリコンエッチングをおこない、深さが２０μｍのトレンチ１０２を基板表面に対して垂直に形成する。しかる後、シリコン基板表面に対して斜めの方向からリンイオンを注入する。このときのイオン注入量はたとえば８×１０12ｃｍ-2である。
ついで、基板表面に対して垂直な方向、すなわちトレンチ１０２の側面に対して０°の方向からリンイオンを注入する。この０°イオン注入では、トレンチ１０２の底面に沿う部分にのみリンイオンが注入される。ここで、ｎ−オフセットドレイン領域１０３の、トレンチ１０２の側面に沿う部分と底面に沿う部分とでリンイオンの表面濃度を同一にするため、０°イオン注入時のイオン注入量はたとえば２×１０12ｃｍ-2である。また、先の斜めイオン注入では、トレンチ１０２の底面に沿う部分にリンイオンが注入されないため、トレンチ１０２の底面に沿う部分に局部的なリンイオンの高濃度領域が形成されることはない。
ついで、酸化・ドライブをおこない、拡散深さがたとえば６μｍ程度となるようにドライブさせる。これによって、ｎ−オフセットドレイン領域１０３ができる。同時に、トレンチ１０２の側面および底面には熱酸化膜が生成するが、さらにトレンチ１０２間のシリコン基板１０１がすべて酸化膜化されるまで、酸化処理を行う。次に前記図１（ｅ）と同様に減圧ＣＶＤにより窒化膜を堆積して、前記トレンチ１０２内に残っている間隙を埋める。
ついで、酸化膜２を除去し、ｐウェル領域１０５、ｐベース領域１０６、ｎ＋ソース領域１０７、ｎ＋ドレイン領域１０８、ゲート酸化膜１０９およびゲート電極２００を周知の方法により形成する。そして、層間絶縁膜２０１、ソース電極２０２、ドレイン電極２０３をそれぞれ形成して、図６に示す構成の横型トレンチＭＯＳＦＥＴを形成する。
ついで、酸化膜２を除去し、ｐウェル領域１０５、ｐベース領域１０６、ｎ＋ソース領域１０７、ｎ＋ドレイン領域１０８、ゲート酸化膜１０９およびゲート電極２００を周知の方法により形成する。そして、層間絶縁膜２０１、ソース電極２０２、ドレイン電極２０３をそれぞれ形成して、図６に示す構成の横型トレンチＭＯＳＦＥＴを形成する。
前記実施例によれば、シリコン基板１０１の熱酸化後、シリコン基板より熱膨張係数の大きい窒化膜で埋めることにより、熱酸化膜とシリコン基板１０１との間に発生する応力を相殺することができるので、ウェハの反りおよび半導体特性への影響を少なくすることができる。したがって、耐圧が数百ボルト程度の横型高耐圧トレンチＭＯＳＦＥＴの半導体特性への悪影響がなく、高い信頼性のものが得られる。また、耐圧と単位面積当たりのオン抵抗のトレードオフを改善することができる。
本実施例で形成した横型トレンチＭＯＳＦＥＴは、ソース−ドレイン間耐圧７００Ｖであり、従来技術で形成した同耐圧の横型トレンチＭＯＳＦＥＴと比べると、リーク電流値を１３００ｎＡから１３０ｎＡに減少させることができ、温度特性の劣化が少なくなり、半導体特性の信頼性が向上すると共に、ウェハ工程における反りも少なくなり、スムースに製造することができるようになった。
本実施例で形成した横型トレンチＭＯＳＦＥＴは、ソース−ドレイン間耐圧７００Ｖであり、従来技術で形成した同耐圧の横型トレンチＭＯＳＦＥＴと比べると、リーク電流値を１３００ｎＡから１３０ｎＡに減少させることができ、温度特性の劣化が少なくなり、半導体特性の信頼性が向上すると共に、ウェハ工程における反りも少なくなり、スムースに製造することができるようになった。
以下に、本発明にかかる半導体装置の製造方法を異なる実施例について、絶縁領域の形成工程を中心に図面を参照しつつ詳細に説明する。図７は本発明にかかる前述とは異なる製造方法を示すウェハの縦断面図である。ストライプパターン３の短辺長が２．６μｍである点を除いて、図７の（ａ）〜（ｄ）までは前記図１の（ａ）〜（ｄ）と同様であるから説明を省略する。
同（ｄ）でシリコン柱（壁）５を全酸化６した後、同（ｅ）に示すように、減圧ＣＶＤ法により成膜温度６８０℃で、厚さ１μｍのＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｘｙ Ｓｉｌｉｃａｔｅ）膜２１を堆積した。続けて同（ｆ）に示すように減圧ＣＶＤ法によりＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜２２を０．５μｍ堆積した。次に前記図１（ｆ）と同様にＴＥＯＳ膜２１、ＨＴＯ膜２２、シリコン酸化膜２をＣＭＰ装置またはエッチングにより削り、シリコン基板１面を露出させた。このようにして、ＴＥＯＳ膜、ＨＴＯ膜、シリコン酸化膜が一体化した絶縁領域２３が形成できる。この場合は、ＴＥＯＳ膜２１を成膜温度より、高温でアニールすることにより、膜が収縮するので、シリコン基板１より熱膨張係数の大きい絶縁膜とみなすことができ、前述の減圧ＣＶＤ窒化膜８と同様な作用により、応力を相殺し、全体として、熱膨張係数をシリコン基板１に近づけることができる。この場合、ＴＥＯＳ膜２１だけでなく、ＨＴＯ膜２２も堆積させたのは、ＴＥＯＳ膜２１だけの場合クラックが発生し易くなるので、ＴＥＯＳ膜２１の上にさらにＨＴＯ膜２２を重ねることが好ましいのである。
同（ｄ）でシリコン柱（壁）５を全酸化６した後、同（ｅ）に示すように、減圧ＣＶＤ法により成膜温度６８０℃で、厚さ１μｍのＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｘｙ Ｓｉｌｉｃａｔｅ）膜２１を堆積した。続けて同（ｆ）に示すように減圧ＣＶＤ法によりＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜２２を０．５μｍ堆積した。次に前記図１（ｆ）と同様にＴＥＯＳ膜２１、ＨＴＯ膜２２、シリコン酸化膜２をＣＭＰ装置またはエッチングにより削り、シリコン基板１面を露出させた。このようにして、ＴＥＯＳ膜、ＨＴＯ膜、シリコン酸化膜が一体化した絶縁領域２３が形成できる。この場合は、ＴＥＯＳ膜２１を成膜温度より、高温でアニールすることにより、膜が収縮するので、シリコン基板１より熱膨張係数の大きい絶縁膜とみなすことができ、前述の減圧ＣＶＤ窒化膜８と同様な作用により、応力を相殺し、全体として、熱膨張係数をシリコン基板１に近づけることができる。この場合、ＴＥＯＳ膜２１だけでなく、ＨＴＯ膜２２も堆積させたのは、ＴＥＯＳ膜２１だけの場合クラックが発生し易くなるので、ＴＥＯＳ膜２１の上にさらにＨＴＯ膜２２を重ねることが好ましいのである。
前述の実施例の説明では、具体的な半導体装置として横型トレンチＭＯＳＦＥＴを例に挙げたが、これだけでなく、シリコン基板上に半導体プロセスを用いて、５μｍ以上の深さとウェハの反りに影響する程度の面積を占有する絶縁領域を必要とする半導体装置すべてに適用できることは言うまでもない。そのような半導体装置として、μ−ＴＡＳ（マイクロ化学分析システム）、化学センサー、医療センサーなどの流体素子があり、応力を低減して反りを少なくするための製造方法として適用できる。さらにインクジェットデバイスにおいても、シリコン流体素子への適用と同様なメカニズムにより、高精細化およびインク使用量の低減化を図る目的のために適用できる。またさらにシリコンを用いたバルブやマイクロポンプの接続部においても、円滑な流体の流れを得るために適用できる。
１ 半導体基板
２ 酸化膜（熱酸化膜）
４ トレンチ
５ シリコン柱
６ シリコン酸化膜柱
８ 窒化膜（絶縁膜）
９ 絶縁領域
２ 酸化膜（熱酸化膜）
４ トレンチ
５ シリコン柱
６ シリコン酸化膜柱
８ 窒化膜（絶縁膜）
９ 絶縁領域
Claims (9)
- 複数のストライプ状矩形トレンチ間のシリコン半導体基板がすべて酸化膜化された後に前記トレンチ内に間隙を有するシリコン半導体基板とするように、表面に複数の所定の幅のストライプ状矩形トレンチを形成する工程と、前記シリコン半導体基板を熱酸化して前記トレンチ間のシリコン半導体基板をすべてシリコン酸化膜にする工程とを有し、さらに前記トレンチ内の前記シリコン酸化膜の前記間隙に絶縁膜を充填する工程とを含む半導体装置の製造方法において、前記絶縁膜が前記シリコン半導体基板とシリコン酸化膜間に発生する応力を緩和する性質を有する膜であることを特徴とする半導体装置の製造方法。
- 絶縁膜が２種類以上の異なる膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
- 少なくともいずれか一方の絶縁膜の熱膨張係数がシリコン半導体基板の熱膨張係数より大であることを特徴とする請求項２記載の半導体装置の製造方法。
- 絶縁膜がシリコン半導体基板の熱膨張係数より大である第一の膜と、シリコン半導体基板の熱膨張係数より小である第二の膜からなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
- 第一の絶縁膜が減圧ＣＶＤ法による窒化膜であり、第二の絶縁膜が熱酸化膜であることを特徴とする請求項４記載の半導体装置の製造方法。
- 減圧ＣＶＤ法による窒化膜からなる第一の絶縁膜と、熱酸化膜からなる第二の絶縁膜との膜厚比率、第一絶縁膜／第二絶縁膜が０．４乃至０．２８であることを特徴とする請求項５記載の半導体装置の製造方法。
- ストライプ状矩形トレンチの深さが５μｍ以上であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
- 矩形トレンチの表面パターンの短辺が１．８μｍ乃至２．２μｍから選ばれる長さを有し、前記矩形トレンチの間隔が１．０μｍ乃至１．４μｍから選ばれる幅を有することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
- 請求項１乃至８のいずれか一項に記載の半導体装置の製造方法により形成された絶縁トレンチ領域の周囲にオフドレイン領域を設けて横型トレンチＭＯＳＦＥＴとすることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004033670A JP2005228806A (ja) | 2004-02-10 | 2004-02-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004033670A JP2005228806A (ja) | 2004-02-10 | 2004-02-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005228806A true JP2005228806A (ja) | 2005-08-25 |
Family
ID=35003299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004033670A Withdrawn JP2005228806A (ja) | 2004-02-10 | 2004-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005228806A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318125A (ja) * | 2006-05-15 | 2007-12-06 | Toshiba Corp | Ｓｏｉおよびｈｏｔ半導体装置上のｌｏｃｏｓおよびその製造方法 |
| JP2008159863A (ja) * | 2006-12-25 | 2008-07-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7569875B2 (en) | 2006-03-14 | 2009-08-04 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Semiconductor device and a method for producing the same |
| JP2012033648A (ja) * | 2010-07-29 | 2012-02-16 | Renesas Electronics Corp | 半導体装置 |
| JP2012099541A (ja) * | 2010-10-29 | 2012-05-24 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| CN108140541A (zh) * | 2015-09-15 | 2018-06-08 | 信越化学工业株式会社 | SiC复合基板的制造方法 |
| US10381435B2 (en) | 2017-06-08 | 2019-08-13 | Renesas Electronics Corporation | Semiconductor device and manufacturing method therefor |
| US10497652B1 (en) | 2018-07-31 | 2019-12-03 | Macronix International Co., Ltd. | Semiconductor substrate and semiconductor device |
| CN110797309A (zh) * | 2018-08-01 | 2020-02-14 | 旺宏电子股份有限公司 | 半导体基板与半导体装置 |
| TWI702686B (zh) * | 2018-07-25 | 2020-08-21 | 旺宏電子股份有限公司 | 半導體基板與半導體裝置 |
| WO2023000377A1 (zh) * | 2021-07-20 | 2023-01-26 | 长鑫存储技术有限公司 | 晶圆形变的调整方法及半导体结构 |
| CN115995391A (zh) * | 2023-03-23 | 2023-04-21 | 无锡沃达科半导体技术有限公司 | 一种共漏双mosfet结构的制作方法 |
| CN116419566A (zh) * | 2023-02-13 | 2023-07-11 | 北京超弦存储器研究院 | 半导体结构及其制备方法、存储器、电子设备 |
-
2004
- 2004-02-10 JP JP2004033670A patent/JP2005228806A/ja not_active Withdrawn
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7569875B2 (en) | 2006-03-14 | 2009-08-04 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Semiconductor device and a method for producing the same |
| JP2007318125A (ja) * | 2006-05-15 | 2007-12-06 | Toshiba Corp | Ｓｏｉおよびｈｏｔ半導体装置上のｌｏｃｏｓおよびその製造方法 |
| JP2008159863A (ja) * | 2006-12-25 | 2008-07-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2012033648A (ja) * | 2010-07-29 | 2012-02-16 | Renesas Electronics Corp | 半導体装置 |
| JP2012099541A (ja) * | 2010-10-29 | 2012-05-24 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| CN108140541B (zh) * | 2015-09-15 | 2022-11-11 | 信越化学工业株式会社 | SiC复合基板的制造方法 |
| CN108140541A (zh) * | 2015-09-15 | 2018-06-08 | 信越化学工业株式会社 | SiC复合基板的制造方法 |
| US10381435B2 (en) | 2017-06-08 | 2019-08-13 | Renesas Electronics Corporation | Semiconductor device and manufacturing method therefor |
| TWI702686B (zh) * | 2018-07-25 | 2020-08-21 | 旺宏電子股份有限公司 | 半導體基板與半導體裝置 |
| US10497652B1 (en) | 2018-07-31 | 2019-12-03 | Macronix International Co., Ltd. | Semiconductor substrate and semiconductor device |
| CN110797309A (zh) * | 2018-08-01 | 2020-02-14 | 旺宏电子股份有限公司 | 半导体基板与半导体装置 |
| CN110797309B (zh) * | 2018-08-01 | 2021-04-02 | 旺宏电子股份有限公司 | 半导体基板与半导体装置 |
| WO2023000377A1 (zh) * | 2021-07-20 | 2023-01-26 | 长鑫存储技术有限公司 | 晶圆形变的调整方法及半导体结构 |
| CN116419566A (zh) * | 2023-02-13 | 2023-07-11 | 北京超弦存储器研究院 | 半导体结构及其制备方法、存储器、电子设备 |
| CN116419566B (zh) * | 2023-02-13 | 2023-09-19 | 北京超弦存储器研究院 | 半导体结构及其制备方法、存储器、电子设备 |
| CN115995391A (zh) * | 2023-03-23 | 2023-04-21 | 无锡沃达科半导体技术有限公司 | 一种共漏双mosfet结构的制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108565261B (zh) | 半导体器件及其制造方法 | |
| US8058161B2 (en) | Recessed STI for wide transistors | |
| US7842577B2 (en) | Two-step STI formation process | |
| JP2010263129A (ja) | 半導体装置およびその製造方法 | |
| KR101062293B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| JP2005228806A (ja) | 半導体装置の製造方法 | |
| US11538914B2 (en) | Semiconductor device | |
| JP4984106B2 (ja) | フラッシュメモリ素子の製造方法 | |
| US9653560B1 (en) | Method of fabricating power MOSFET | |
| TWI293494B (en) | Method for forming isolation layer in flash memory device | |
| TWI577010B (zh) | 功率金氧半導體場效電晶體 | |
| JP4791723B2 (ja) | 半導体装置及びその製造方法 | |
| US20050087835A1 (en) | Semiconductor device and manufacturing method of the same | |
| US7625805B2 (en) | Passivation of deep isolating separating trenches with sunk covering layers | |
| JP2005353892A (ja) | 半導体基板、半導体装置及びその製造方法 | |
| JP2010027656A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2009302528A (ja) | 半導体素子のトリプルゲート形成方法 | |
| KR20140137222A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3571236B2 (ja) | 半導体装置の製造方法 | |
| KR100929636B1 (ko) | 핀 트랜지스터 제조방법 | |
| JPH11233617A (ja) | 半導体装置の製造方法及び半導体装置 | |
| US10644166B2 (en) | Method for forming semiconductor structure | |
| KR100705212B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20060124855A (ko) | 반도체 소자의 제조 방법 | |
| JP2010135433A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20060615 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080331 |
|
| RD02 | Notification of acceptance of power of attorney |
Effective date: 20081216 Free format text: JAPANESE INTERMEDIATE CODE: A7422 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20100209 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20100409 |