TWI702686B

TWI702686B - 半導體基板與半導體裝置

Info

Publication number: TWI702686B
Application number: TW107125622A
Authority: TW
Inventors: 駱統; 楊令武; 楊大弘; 陳光釗
Original assignee: 旺宏電子股份有限公司
Priority date: 2018-07-25
Filing date: 2018-07-25
Publication date: 2020-08-21
Also published as: TW202008504A

Abstract

一種半導體基板與半導體裝置，所述基板包括數個晶片。每個晶片包括至少一陣列區與至少一周邊電路區。所述半導體基板具有數個溝渠，設置於陣列區以及/或是周邊電路區，其中溝渠的深度與半導體基板的厚度之比在0.001至0.008之間，且所有溝渠的面積佔半導體基板的總面積為5%至90%之間。

Description

半導體基板與半導體裝置

本發明是有關於一種半導體技術，且特別是有關於一種能降低翹曲度(bow height)的半導體基板與半導體裝置。

隨著晶圓尺寸變大、元件尺寸縮小的發展，單一晶圓能同時形成大量的晶片(chip/die)，以降低平均成本。

然而，如欲在晶圓上形成各種元件與電路，單一晶圓會在製程期間因為膜層材料的不同或元件佈局的不同，導致陣列區和周邊(電路)區的應力集中程度不同。如果沒有注意到很容易就會造成高翹曲度。

舉例而言，翹曲度太大(即，翹曲高度正值太高)的話，會影響膜層沉積的均勻度，也可能使晶圓無法被吸附而無法執行相關的製程。再者，翹曲度太低(即，翹曲高度負值太高)的話，會導致臨界尺寸(CD)誤差，也有可能在晶背沉積膜層。

因此，需要一種能在半導體製程中控制晶圓翹曲度的解決方案。

本發明提供一種半導體基板，能降低翹曲度同時不改變原有的元件佈局設計。

本發明提供另一種半導體裝置，其具有上述半導體基板，能在製程期間維持低翹曲度。

本發明的半導體基板包括多個晶片，其中每個晶片包括至少一陣列區與至少一周邊電路區。所述半導體基板於陣列區以及/或是周邊電路區設置有數個溝渠，其中溝渠的深度與半導體基板的厚度之比在0.001至0.008之間，且所有溝渠的面積佔半導體基板的總面積為5%至90%之間。

在本發明的一實施例中，上述溝渠的深度在1µm~6µm之間。

在本發明的一實施例中，上述溝渠的全部面積佔半導體基板的總面積為10%至85%之間。

在本發明的一實施例中，上述溝渠係設置於陣列區內或者設置於周邊電路區內。

在本發明的一實施例中，上述半導體基板還可包括應力層，形成於溝渠的底部。

在本發明的一實施例中，上述應力層包括張應力材料(tensile stress material)層或壓應力材料(compressive stress material)層。

在本發明的一實施例中，上述張應力材料層的材料包括氮化矽、鎢、碳化矽、碳氮化矽、矽化鎳、矽化鈷、其它具張應力的介電材料或上述之組合。

在本發明的一實施例中，上述壓應力材料層的材料包括氮氧化矽、氧化矽、矽鍺或上述之組合。

在本發明的一實施例中，上述應力層的厚度小於等於溝渠的深度。

本發明的半導體裝置具有上述半導體基板。

基於上述，本發明藉由在半導體基板表面形成大範圍且深的溝渠，以減緩製程期間因半導體元件佈局的不同與(沉積)材料的差異，所導致的翹曲問題。另外，若是在上述溝渠內部沉積應力材料(如張應力材料或壓應力材料)，還能進一步降低半導體基板的翹曲度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

下文請參照圖式來瞭解本發明，然而本發明可用多種不同形式來實現，並不侷限於實施例的描述。而在圖式中，為明確起見可能未按比例繪製各層以及區域的尺寸以及相對尺寸。

當文中以一構件或層是「位於另一構件或層上」時，如無特別說明，則表示其可直接位於另一構件或層上，或兩者之間可存在中間構件或層。另外，文中使用如「於……上」、「於……下」及其類似之空間相對用語，來描述圖式中的構件與另一(或多個)構件的關係。然此空間相對用語除圖式顯示的狀態外，還可包括使用中或操作中之構件的方向。舉例而言，若將圖中的構件翻轉，則被描述為位於其他構件或特徵「下」的構件接著將定向成位於其他構件或特徵「上」。

圖1是依照本發明的第一實施例的一種半導體基板的俯視示意圖。圖2是圖1的半導體基板的部份放大圖。

在圖1中，半導體基板100包括多個晶片102。圖2顯示的是圖1的單一晶片102，其包括陣列區200與至少一周邊電路區202，但本發明並不限於此；根據不同的元件佈局設計，陣列區200與周邊電路區202的位置、形狀、數量均可改變。

圖3則是圖2的半導體基板之III-III線段的剖面示意圖。

請參照圖3，半導體基板100可具有多個溝渠300，其設置於陣列區與周邊電路區中至少一者。雖然圖3僅顯示晶片102的範圍，但應知溝渠300可以設置在陣列區、設置在周邊電路區或者跨設於陣列區與周邊電路區。在本實施例中，溝渠300的深度D與半導體基板100的厚度T1之比可在0.001至0.008之間。若是溝渠300的深度D與半導體基板100的厚度T1之比小於0.001，則對於降低翹曲度的成效不高；若是溝渠300的深度D與半導體基板100的厚度T1之比大於0.008，可能會引起基板翹曲度較大的變化。舉例來說，當半導體基板100的厚度T1為800µm，溝渠300的深度D例如在1µm~6µm之間。在本實施例中，所有溝渠300的面積佔半導體基板100的總面積約為5%至90%之間。若是所有溝渠300的面積佔半導體基板100的總面積不到5%，則對於降低翹曲度的成效不高；若是所有溝渠300的面積佔半導體基板100的總面積超過90%，可能如同將半導體基板100削薄一般無法達到降低翹曲度目的。在另一實施例中，溝渠300的面積佔半導體基板100的總面積為10%至85%之間。此外，每個溝渠300可佔每一晶片102的面積的30%以上，較佳是50%以上。

圖4是依照本發明的第二實施例的一種半導體裝置之剖面示意圖，其中使用與第一實施例相同的元件符號來代表相同的構件或區域。

請參照圖4，本實施例中的半導體基板100的陣列區200由於具有溝渠(如圖3的300)，所以比周邊電路區202要低一個溝渠的深度D。因此，在陣列區200形成陣列(Array)膜層400(如半導體3D元件、導電層等)、沉積層間介電層(ILD)402並施行平坦化製程(如CMP)之後，陣列區200內的層間介電層402與陣列膜層400的總厚度T3會大於周邊電路區202內的層間介電層402的厚度T2。由於有上述深溝渠的存在，陣列膜層400可形成在深溝渠內，因此周邊電路區202的層間介電層402不需要長厚到2µ~8µm(如一般3D元件)，而使得周邊電路區202因厚膜而產生的應力大大地降低，進而基板翹曲度也大幅下降。

圖5是第二實施例的另一種半導體裝置之剖面示意圖，其中使用與圖4相同的元件符號來代表相同的構件或區域。

在圖5中，於溝渠的底部300a形成有應力層500，所述應力層500例如張應力材料(tensile stress material)層或壓應力材料(compressive stress material)層。張應力材料層的材料可列舉但不限，氮化矽、鎢、碳化矽、碳氮化矽、矽化鎳、矽化鈷、其它具張應力的介電材料或上述之組合；壓應力材料層的材料可列舉但不限，氮氧化矽、氧化矽、矽鍺或上述之組合。在一實施例中，應力層500的厚度T4小於等於溝渠的深度D；在另一實施例中，若是有陣列膜層400的存在，則應力層500的厚度T4小於等於溝渠的深度D減去陣列膜層400的厚度的值。舉例來說，若是溝渠的深度D在1µm~6µm之間，應力層500的厚度T4例如在20Å~1.5µm之間。所述應力層500可選用與層間介電層402相反應力的材料；舉例來說，層間介電層402的材料若為壓應力材料(如氧化矽)，則應力層500可為張應力材料層(如氮化矽)；反之亦然。因此，藉由沉積於陣列區200內的應力層500，能使半導體基板100之翹曲度降得更低。

以下列舉實驗例來證實本發明之功效，但本發明並不限於此。

〈實驗例1〉

採用如圖1所示的半導體基板100，並進行半導體製程，以形成如圖4所示的陣列膜層400與層間介電層402。所述半導體製程依照順序包括蝕刻上述大範圍的溝渠、形成導體層、圖案化導體層、絕緣製程、在周邊電路區形成STI結構、形成周邊電路區的MOS、ILD(層間介電層)、高溫退火、Contact formation(接觸窗形成)以及後段製程（BEOL）。在圖6中的橫軸代表的是製程階段，其中僅顯示高溫退火來區分前段製程與後段製程。從圖6可以得到，本發明的效果在前段製程尤為明顯。

〈實驗例2〉

採用如圖5所示具有SiN應力層500的半導體基板100，並進行與實驗例1相同的半導體製程。

〈比較例〉

採用一般平坦無溝渠的磊晶矽晶圓片(EPI Wafer)作為基板，並進行與實驗例1相同的半導體製程。

〈分析〉

紀錄實驗例1、實驗例2與比較例於半導體製程期間的最大翹曲度(Maximum bow height value)，並顯示於圖6。

從圖6可得到，比較例的最大翹曲度遠大於實驗例1~2，例如在高溫退火階段的比較例之最大翹曲度要比實驗例1高150µm以上。至於具有SiN應力層的實驗例2在降低翹曲度的效果上優於實驗例1。

綜上所述，本發明的半導體基板表面具有面積佔比大且深的溝渠，因此能減緩半導體基板在製程期間所發生的翹曲度，進而維持半導體元件的效能。另外，在溝渠底部可另加應力層，以進一步抑制半導體基板的翹曲。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧半導體基板102‧‧‧晶片200‧‧‧陣列區202‧‧‧周邊電路區300‧‧‧溝渠400‧‧‧陣列膜層402‧‧‧層間介電層500‧‧‧應力層D‧‧‧深度T1、T2、T3、T4‧‧‧厚度

圖1是依照本發明的第一實施例的一種半導體基板的俯視示意圖。圖2是圖1的半導體基板的部份放大圖。圖3是圖2的半導體基板的剖面示意圖。圖4是依照本發明的第二實施例的一種半導體裝置之剖面示意圖。圖5是第二實施例的另一種半導體裝置之剖面示意圖。圖6是實驗例1~2與比較例隨製程階段變動的最大翹曲度的曲線圖。

100‧‧‧半導體基板

102‧‧‧晶片

300‧‧‧溝渠

D‧‧‧深度

T1‧‧‧厚度

Claims

一種半導體基板，包括多數個晶片，其中：每個所述晶片包括至少一陣列區與至少一周邊電路區；所述半導體基板具有多數個溝渠，設置於所述陣列區內或設置於所述陣列區內與所述周邊電路區內，其中所述多數個溝渠的深度與所述半導體基板的厚度之比在0.001至0.008之間，每個所述溝渠的面積佔每個所述晶片的面積的30%以上，且所述多數個溝渠的面積佔所述半導體基板的總面積為5%至90%之間；陣列(Array)膜層，形成於所述陣列區內的所述溝渠中；以及應力層，形成於所述多數個溝渠的底部與所述陣列膜層之間。
如申請專利範圍第1項所述的半導體基板，其中所述多數個溝渠的所述深度在1μm~6μm之間。
如申請專利範圍第1項所述的半導體基板，其中所述多數個溝渠的所述面積佔所述半導體基板的所述總面積為10%至85%之間。
如申請專利範圍第1項所述的半導體基板，其中所述應力層包括張應力材料(tensile stress material)層或壓應力材料(compressive stress material)層。
如申請專利範圍第4項所述的半導體基板，其中所述張應力材料層的材料包括氮化矽、鎢、碳化矽、碳氮化矽、矽化鎳、矽化鈷或上述之組合。
如申請專利範圍第4項所述的半導體基板，其中所述壓應力材料層的材料包括氮氧化矽、氧化矽、矽鍺或上述之組合。
如申請專利範圍第1項所述的半導體基板，其中所述應力層的厚度小於等於所述多數個溝渠的所述深度。
一種半導體裝置，具有如申請專利範圍第1~7項中任一項所述的半導體基板。