CN108573953B - 一种半导体器件及其制备方法和电子装置 - Google Patents

一种半导体器件及其制备方法和电子装置 Download PDF

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Abstract

本发明提供了一种半导体器件及其制备方法和电子装置。所述半导体器件包括：半导体衬底；底部接触层，位于所述半导体衬底上；介电层，位于所述底部接触层上；焊盘，嵌于所述介电层中并且与所述底部接触层形成电连接；其中，在所述焊盘的边缘位置形成有若干贯穿所述焊盘的柱形结构，所述柱形结构的材料与所述焊盘的材料不同。本发明通过所述柱形结构的设置可以很好的释放所述焊盘中的应力，从而改变所述焊盘与所述介电层之间的接合性能，提高所述焊盘的可靠性，进而提高所述半导体器件的性能和良率。

Description

一种半导体器件及其制备方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制备方法和电子装置。
背景技术
随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。
在器件制备过程中通常会用到互连结构以及金属焊盘，特别是在后段工艺中，其用于器件或芯片的互连。在使用金属铜作为互连焊盘时，由于其具有较大的硬度，进而在互连结构形成之后可靠性变差，甚至失效，最终使器件的性能和良率降低。
因此，为解决现有技术中的上述技术问题，有必要提出一种新的半导体器件及其制备方法和电子装置。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明实施例提供了一种半导体器件，所述半导体器件包括：
半导体衬底；
底部接触层，位于所述半导体衬底上；
介电层，位于所述底部接触层上；
焊盘，嵌于所述介电层中并且与所述底部接触层形成电连接；
其中，在所述焊盘的边缘位置形成有若干贯穿所述焊盘的柱形结构，所述柱形结构的材料与所述焊盘的材料不同。
可选地，所述焊盘呈方形结构，在所述方形结构的四个角上形成有贯穿所述焊盘的柱形结构。
可选地，所述焊盘嵌于所述介电层中并露出所述焊盘顶部的表面。
可选地，所述焊盘和所述底部接触层之间通过嵌于所述介电层中的接触结构电连接。
可选地，所述柱形结构的材料与所述介电层的材料相同。
本发明还提供了一种半导体器件的制备方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上依次形成底部接触层和介电层；
在所述介电层中形成嵌于所述介电层中并且与所述底部接触层形成电连接的焊盘，其中，在所述焊盘的边缘位置形成有若干贯穿所述焊盘的柱形结构，所述柱形结构的材料与所述焊盘的材料不同。
可选地，所述焊盘呈方形结构，在所述方形结构的四个角上形成有贯穿所述焊盘的柱形结构。
可选地，形成所述焊盘的方法包括：
图案化所述介电层，以在所述介电层中形成露出所述底部接触层的开口和位于所述开口上方并且与所述开口连通的凹槽，同时在所述凹槽的边缘形成有若干所述柱形结构；
选用焊盘材料填充所述开口和所述凹槽，以形成焊盘。
可选地，形成所述开口和所述凹槽的方法包括：
在所述底部接触层上依次形成第一介电层和第二介电层，以覆盖所述底部接触层；
图案化所述第二介电层，以在所述第二介电层中形成所述凹槽以及在所述凹槽的边缘形成若干柱形结构；
图案化所述第一介电层，以在所述第一介电层形成开口尺寸小于所述凹槽的所述开口。
可选地，形成所述开口和所述凹槽的方法包括：
在所述第二介电层形成第一掩膜层，所述第一掩膜层中形成所述凹槽和所述柱形结构的图案；
以所述第一掩膜层为掩膜蚀刻所述第二介电层，以在所述第二介电层中形成所述凹槽和所述柱形结构；
去除所述第一掩膜层；
沉积第二掩膜层，以填充所述凹槽；
图案化所述第二掩膜层，形成所述开口的图案；
以所述第二掩膜层为掩膜蚀刻所述第一介电层，以在所述第一介电层中形成所述开口；
去除所述第二掩膜层。
可选地，填充所述开口和所述凹槽之后所述方法还包括平坦化所述焊盘材料层至所述介电层的步骤。
本发明还提供了一种电子装置，所述电子装置包括上述的半导体器件。
在本发明中所述焊盘结构在边缘位置形成有若干贯穿所述焊盘的柱形结构，通过所述柱形结构的设置可以很好的释放所述焊盘中的应力，从而改变所述焊盘与所述介电层之间的接合性能，提高所述焊盘的可靠性，进而提高所述半导体器件的性能和良率。
本发明的半导体器件，由于采用了上述制备方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为本发明的另一个实施例的一种半导体器件的制备方法的示意性流程图；
图2a-图2j为本发明的一实施例中的一种半导体器件的制备方法的相关步骤形成的结构的剖视图，其中2J右侧图形为左侧所示结构的俯视图；
图3示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在... 下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/ 或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和 /或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
在器件制备过程中通常会用到互连结构以及金属焊盘，特别是在后段工艺中，其用于器件或芯片的互连。在使用金属铜作为互连焊盘时，由于其具有较大的硬度，进而在互连结构形成之后可靠性变差，甚至失效，最终使器件的性能和良率降低。
发明人对焊盘可靠性差的原因进行了大量的实验和分析，发现所述焊盘可靠性差主要是由于所述焊盘与所述介电层之间的应力太大。因此为了改善该问题就必须要消除所述焊盘与所述介电层之间的应力。
为此，发明人对焊盘中应力的分布进行了分析和总结，发现在所述焊盘的边缘位置其应力最大，例如当所述焊盘为方形结构时，在所述方形结构的四个角上其应力最大，因此通过实验发现只要能够消除所述焊盘四个角上的应力，即可获得良好的可靠性。
为了解决该问题，发明人提供了一种半导体器件，其特征在于，所述半导体器件包括：
半导体衬底；
底部接触层，位于所述半导体衬底上；
介电层，位于所述底部接触层上；
焊盘，嵌于所述介电层中并且与所述底部接触层形成电连接；
其中，在所述焊盘的边缘位置形成有若干贯穿所述焊盘的柱形结构，所述柱形结构的材料与所述焊盘的材料不同。
在本发明中所述焊盘结构在边缘位置形成有若干贯穿所述焊盘的柱形结构，通过所述柱形结构的设置可以很好的释放所述焊盘中的应力，从而改变所述焊盘与所述介电层之间的接合性能，提高所述焊盘的可靠性，进而提高所述半导体器件的性能和良率。
可选地，为了更好的释放所述焊盘中的应力，所述柱形结构与所述焊盘选用不同的材料，例如所述柱形结构与所述介电层材料相同，以将所述焊盘中的应力通过所述介电层一同分散，进一步降低所述焊盘和所述介电层之间的应力。
此外，本发明还提供了一种半导体器件的制备方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上依次形成底部接触层和介电层；
在所述介电层中形成嵌于所述介电层中并且与所述底部接触层形成电连接的焊盘，其中，在所述焊盘的边缘位置形成有若干贯穿所述焊盘的柱形结构，所述柱形结构的材料与所述焊盘的材料不同。
实施例一
本发明实施例提供一种半导体器件，所述半导体器件包括：
半导体衬底；
底部接触层，位于所述半导体衬底上；
介电层，位于所述底部接触层上；
焊盘，嵌于所述介电层中并且与所述底部接触层形成电连接；
其中，在所述焊盘的边缘位置形成有若干贯穿所述焊盘的柱形结构，所述柱形结构的材料与所述焊盘的材料不同。
其中，所述焊盘嵌于所述介电层中并露出所述焊盘顶部的表面。
可选地，所述焊盘和所述底部接触层之间通过嵌于所述介电层中的接触结构电连接。
在本发明中所述焊盘结构在边缘位置形成有若干贯穿所述焊盘的柱形结构，通过所述柱形结构的设置可以很好的释放所述焊盘中的应力，从而改变所述焊盘与所述介电层之间的接合性能，提高所述焊盘的可靠性，进而提高所述半导体器件的性能和良率。
可选地，为了更好的释放所述焊盘中的应力，所述柱形结构与所述焊盘选用不同的材料，例如所述柱形结构与所述介电层材料相同，以将所述焊盘中的应力通过所述介电层一同分散，进一步降低所述焊盘和所述介电层之间的应力。
其中，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI) 等。
在所述半导体衬底中可以形成各种有源器件、无源器件或者集成电路等，在此均在不赘述。
在所述半导体衬底上形成有底部接触层201，所述底部接触层 201选用金属层，例如铜、铝、钨等材料，但是需要说明的是所述底部接触层201并不局限于所述示例。
所述介电层可以选用常用的氧化物，例如SiO2，所述介电层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举。
可选地，所述介电层包括依次沉积的第一介电层202和第二介电层203，其中，所述第一介电层202和第二介电层203可以选用相同或者不同的材料。
所述第一介电层202和第二介电层203可以采用化学气相沉积法 (CVD)、原子层沉积法(ALD)或者物理气相沉积法(PVD)等适合的工艺形成。
其中，所述第一介电层202和第二介电层203的厚度可以相同或者不同，在该实施例中所述第一介电层202和第二介电层203的厚度相同，并且选用相同的材料。例如可以在同一腔室中分两次沉积形成，所述示例仅仅为示例性的。
其中，所述焊盘在半导体衬底上的投影呈方形结构，例如长方形或者正方形，当然也可以为多边形等。
在本发明中所述焊盘结构在边缘位置形成有若干贯穿所述焊盘的柱形结构，通过所述柱形结构的设置可以很好的释放所述焊盘中的应力，从而改变所述焊盘与所述介电层之间的接合性能，提高所述焊盘的可靠性，进而提高所述半导体器件的性能和良率。
实施例二
下面，参照图1以及图2a至图2j来描述本发明实施例提出的半导体器件的制备方法一个示例性方法的详细步骤。其中，图1为本发明的另一个实施例的一种半导体器件的制备方法的示意性流程图，具体地包括：
步骤S1：提供半导体衬底，在所述半导体衬底上依次形成底部接触层和介电层；
步骤S2：在所述介电层中形成嵌于所述介电层中并且与所述底部接触层形成电连接的焊盘，其中，在所述焊盘的边缘位置形成有若干贯穿所述焊盘的柱形结构，所述柱形结构的材料与所述焊盘的材料不同。
本实施例的半导体器件的制备方法，具体包括如下步骤：
执行步骤一，提供半导体衬底(图中未示出)，在所述半导体衬底上依次形成底部接触层201和介电层。
可选地，如图2a所示，在该步骤中所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅 (SiGeOI)以及绝缘体上锗(GeOI)等。
可选地，在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
然后在所述半导体衬底中形成浅沟槽隔离结构，所述浅沟槽隔离结构的形成方法可以选用现有技术中常用的方法。
在所述半导体衬底中可以形成各种有源器件、无源器件或者集成电路等，在此均在不赘述。
在所述半导体衬底上形成有底部接触层201，所述底部接触层 201选用金属层，例如铜、铝、钨等材料，但是需要说明的是所述底部接触层201并不局限于所述示例。
然后在所述底部接触层201上形成介电层，所述介电层可以选用常用的氧化物，例如SiO2，所述介电层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举。
可选地，所述介电层包括依次沉积的第一介电层202和第二介电层203，其中，所述第一介电层202和第二介电层203可以选用相同或者不同的材料。
所述第一介电层202和第二介电层203可以采用化学气相沉积法 (CVD)、原子层沉积法(ALD)或者物理气相沉积法(PVD)等适合的工艺形成。
其中，所述第一介电层202和第二介电层203的厚度可以相同或者不同，在该实施例中所述第一介电层202和第二介电层203的厚度相同，并且选用相同的材料。例如可以在同一腔室中分两次沉积形成，所述示例仅仅为示例性的。
执行步骤二，图案化所述介电层，以在所述介电层中形成露出所述底部接触层的开口和位于所述开口上方并且与所述开口连通的凹槽，其中，在所述凹槽的边缘形成有若干柱形结构。
具体地，形成所述开口和所述凹槽的方法包括：
步骤1：图案化所述第二介电层203，以在所述第二介电层中形成所述凹槽以及在凹槽的边缘形成有若干柱形结构2031；
步骤2：图案化所述第一介电层202，以在所述第一介电层形成开口尺寸小于所述凹槽的所述开口。
可选地，在所述步骤1中，包括以下步骤：
步骤11：在所述第二介电层上形成第一掩膜层204，所述第一掩膜层204中形成所述凹槽和柱形结构的图案，如图2b所示。
其中，所述第一掩膜层可以选用容易去除的掩膜，例如可以选用光刻胶。
所述第一掩膜层204选用光刻胶时，通过对所述光刻胶进行曝光显影，从而在其中形成凹槽图案。
其中，所述凹槽在半导体衬底上的投影呈方形结构，例如长方形或者正方形，当然可以也为多边形等。
在所述凹槽的边缘形成若干柱形结构，例如所述柱形结构形成于所述方形结构的四个角上。
步骤12：以所述第一掩膜层204为掩膜蚀刻所述第二介电层，以形成所述凹槽和柱形结构。
具体地，如图2c所示，以所述第一掩膜层204为掩膜蚀刻所述第二介电层，以将所述凹槽和柱形结构的图案转移至所述第二介电层中。
其中所述蚀刻方法可以为干法蚀刻或者湿法蚀刻。
在本发明中可以选择N2作为蚀刻气氛，还可以同时加入其它少量气体例如CF4、CO2、O2，所述蚀刻压力可以为50-200mTorr，优选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为 5-80s，更优选10-60s，同时在本发明中选用较大的气体流量，作为优选，在本发明所述N2的流量为30-300sccm，更优选为50-100sccm。
步骤13：去除所述第一掩膜层，如图2d所示。
去除方法可以选用本领域常用的方法，例如可以选用高温灰化法去除。
在所述步骤2中，包括以下步骤：
步骤21：沉积第二掩膜层，以填充所述凹槽，如图2e所示。
步骤22：图案化所述第二掩膜层，形成所述开口的图案；
其中，所述第二掩膜层205选用光刻胶时，通过对所述光刻胶进行曝光显影，从而在其中形成开口，如图2f所示。
其中，所述开口在所述半导体衬底上的投影呈柱方形结构，例如长方形或者正方形，当然可以为多边形等。
其中，所述开口的尺寸小于所述凹槽的尺寸。
步骤23：以所述第二掩膜层为掩膜蚀刻所述第二介电层和第一介电层，以形成所述开口。
在该步骤中以所述第二掩膜层205为掩膜蚀刻所述第二介电层和第一介电层，以将所述开口的图案转移至所述第一介电层中，如图 2g所示。
其中所述蚀刻方法可以为干法蚀刻或者湿法蚀刻。
在本发明中可以选择N2中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF4、CO2、O2，所述蚀刻压力可以为50-200mTorr，优选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，更优选10-60s，同时在本发明中选用较大的气体流量，作为优选，在本发明所述N2的流量为30-300sccm，更优选为50-100 sccm。
步骤24：去除所述第二掩膜层。
去除方法可以选用本领域常用的方法，例如可以选用高温灰化法去除，如图2h所示。
在形成所述开口之后，由于所述开口的尺寸小于所述凹槽的尺寸，因此形成了开口上大下小的形状。
执行步骤三，选用焊盘材料填充所述开口和所述凹槽，以形成焊盘206。
具体地，如图2i所示，在该步骤中选用金属材料，例如选用金属铜填充所述沟槽和开口，在本发明中可以通过物理气相沉积(PVD) 法或者电化学镀铜(ECP)的方法填充所述沟槽并覆盖所述介电层。
作为优选，在本发明中优选采用物理气相沉积(PVD)法填充所述沟槽，并在所述介电层上形成金属铜的覆盖层。
在本发明中需要填充所述沟槽，因此在电镀时需要使用添加剂，所述添加剂为平坦剂(LEVELER)，加速剂(ACCELERATORE)和抑制剂(SUPPRESSOR)。
作为优选，在形成所述金属铜形成后还可以进一步包含退火的步骤，退火可以在80-160℃下进行2-4小时，以促使铜重新结晶，长大晶粒，降低电阻和提高稳定性。
填充所述开口和所述凹槽之后所述方法还包括平坦化所述焊盘材料层至所述介电层，如图2j所示。
至此，完成了本发明实施例的半导体器件制备的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
在本发明所述方法中所述焊盘结构在边缘位置形成有若干贯穿所述焊盘的柱形结构，通过所述柱形结构的设置可以很好的释放所述焊盘中的应力，从而改变所述焊盘与所述介电层之间的接合性能，提高所述焊盘的可靠性，进而提高所述半导体器件的性能和良率。
实施例三
本发明实施例提供一种电子装置，其包括电子组件以及与该电子组件电连接的半导体器件。其中，所述半导体器件包括根据实施例二所述的半导体器件的制备方法制造的半导体器件，或包括实施例一所述的半导体器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、 MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述的半导体器件，或根据实施例二所述的半导体器件的制备方法所制得的半导体器件，包括：半导体衬底；底部接触层，位于所述半导体衬底上；介电层，位于所述底部接触层上；焊盘，嵌于所述介电层中并且与所述底部接触层形成电连接；其中，在所述焊盘的边缘位置形成有若干贯穿所述焊盘的柱形结构，所述柱形结构的材料与所述焊盘的材料不同。
在本发明中所述焊盘结构在边缘位置形成有若干贯穿所述焊盘的柱形结构，通过所述柱形结构的设置可以很好的释放所述焊盘中的应力，从而改变所述焊盘与所述介电层之间的接合性能，提高所述焊盘的可靠性，进而提高所述半导体器件的性能和良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件，其特征在于，所述半导体器件包括：
半导体衬底；
底部接触层，位于所述半导体衬底上；
介电层，位于所述底部接触层上；
焊盘，嵌于所述介电层中并且与所述底部接触层形成电连接；
其中，在所述焊盘的边缘位置形成有若干贯穿所述焊盘的柱形结构，所述柱形结构的材料与所述焊盘的材料不同，用以释放所述焊盘的应力；其中，所述介电层包括由下到上层叠的第一介电层和第二介电层，所述柱形结构位于所述第二介电层中，所述焊盘和所述底部接触层之间通过嵌于所述第一介电层中的接触结构电连接。
2.根据权利要求1所述的半导体器件，其特征在于，所述焊盘呈方形结构，在所述方形结构的四个角上形成有贯穿所述焊盘的柱形结构。
3.根据权利要求1所述的半导体器件，其特征在于，所述焊盘嵌于所述介电层中并露出所述焊盘顶部的表面。
4.根据权利要求1所述的半导体器件，其特征在于，所述焊盘和所述底部接触层之间通过嵌于所述介电层中的接触结构电连接。
5.根据权利要求1所述的半导体器件，其特征在于，所述柱形结构的材料与所述介电层的材料相同。
6.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上依次形成底部接触层和介电层；
在所述介电层中形成嵌于所述介电层中并且与所述底部接触层形成电连接的焊盘，其中，在所述焊盘的边缘位置形成有若干贯穿所述焊盘的柱形结构，所述柱形结构的材料与所述焊盘的材料不同；其中，形成所述焊盘的方法包括：
在所述底部接触层上依次形成第一介电层和第二介电层，以覆盖所述底部接触层；
图案化所述第二介电层，以在所述第二介电层中形成凹槽以及在所述凹槽的边缘形成若干柱形结构；
图案化所述第一介电层，以在所述第一介电层中形成位于所述凹槽下方的开口，所述开口的尺寸小于所述凹槽并且与所述凹槽连通，在所述凹槽的边缘的若干所述柱形结构保留；
选用焊盘材料填充所述开口和所述凹槽，以形成焊盘。
7.根据权利要求6所述的方法，其特征在于，所述焊盘呈方形结构，在所述方形结构的四个角上形成有贯穿所述焊盘的柱形结构。
8.根据权利要求6所述的方法，其特征在于，形成所述开口和所述凹槽的方法包括：
在所述第二介电层形成第一掩膜层，所述第一掩膜层中形成所述凹槽和所述柱形结构的图案；
以所述第一掩膜层为掩膜蚀刻所述第二介电层，以在所述第二介电层中形成所述凹槽和所述柱形结构；
去除所述第一掩膜层；
沉积第二掩膜层，以填充所述凹槽；
图案化所述第二掩膜层，形成所述开口的图案；
以所述第二掩膜层为掩膜蚀刻所述第一介电层，以在所述第一介电层中形成所述开口；
去除所述第二掩膜层。
9.根据权利要求6所述的方法，其特征在于，填充所述开口和所述凹槽之后所述方法还包括平坦化所述焊盘材料至所述介电层的步骤。
10.一种电子装置，其特征在于，所述电子装置包括权利要求1至5之一所述的半导体器件。
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* Cited by examiner, † Cited by third party
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CN109887880B (zh) * 2019-01-04 2021-04-27 长江存储科技有限责任公司 一种半导体连接结构及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1474439A (zh) * 2002-08-08 2004-02-11 联华电子股份有限公司 减少铜导线龟裂与变形的方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727593B2 (en) * 2001-03-01 2004-04-27 Kabushiki Kaisha Toshiba Semiconductor device with improved bonding
JP2005109138A (ja) * 2003-09-30 2005-04-21 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US8729699B2 (en) * 2011-10-18 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Connector structures of integrated circuits
CN105575927A (zh) * 2014-10-16 2016-05-11 中芯国际集成电路制造(上海)有限公司 一种焊垫结构及其制作方法
US9318376B1 (en) * 2014-12-15 2016-04-19 Freescale Semiconductor, Inc. Through substrate via with diffused conductive component

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1474439A (zh) * 2002-08-08 2004-02-11 联华电子股份有限公司 减少铜导线龟裂与变形的方法

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