CN105097662B - 一种半导体器件及其制造方法、电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上依次形成硬掩膜叠层结构和具有硅通孔的图案的光刻胶层；以所述光刻胶层为掩膜，蚀刻硬掩膜叠层结构，直至露出半导体衬底；蚀刻半导体衬底，在半导体衬底中形成硅通孔。根据本发明，可以避免在形成的硅通孔的侧壁的上部发生下切或者凹进现象，有效减小漏电流，提高硅通孔的形成速率，降低工艺成本。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
在消费电子领域，多功能设备日益受到消费者的喜爱，相比于功能简单的设备，多功能设备的制作过程将更加复杂，比如需要在电路版图上集成多个不同功能的芯片，因而出现了3D集成电路技术。3D集成电路被定义为一种系统级集成结构，将多个芯片在垂直与平面的方向上堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的芯片通过金属线互连。但是，上述方式仍然存在很多不足，比如堆叠芯片的数量较多，芯片之间的连接关系比较复杂，需要利用多条金属线，进而导致最终的布线方式比较混乱，而且也会导致电路体积的增加。
因此，现有的3D集成电路技术大都采用硅通孔(Through Silicon Via，TSV)实现多个芯片之间的电连接。硅通孔是一种穿透硅晶圆或芯片的垂直互连，在硅晶圆或芯片上以蚀刻或镭射方式钻孔，再用导电材料如铜、多晶硅、钨等物质填满，从而实现不同硅片之间的互连。
采用现有技术通过蚀刻形成的硅通孔的侧壁的上部通常存在下切或者凹进现象，导致后续在这些位置形成的阻挡层很薄，进而造成后续填充的导体材料在这些位置的扩散加剧，引发漏电流的增加。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成硬掩膜叠层结构和具有硅通孔的图案的光刻胶层；以所述光刻胶层为掩膜，蚀刻所述硬掩膜叠层结构，直至露出所述半导体衬底；蚀刻所述半导体衬底，在所述半导体衬底中形成硅通孔。
在一个示例中，所述硬掩膜叠层结构包括自下而上层叠的第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层的材料为锗硅，所述第二硬掩膜层的材料为氮氧化硅。
在一个示例中，对所述硬掩膜叠层结构的蚀刻包括依次实施的对所述第一硬掩膜层的第一蚀刻和对所述第二硬掩膜层的第二蚀刻。
在一个示例中，所述第一蚀刻使用的蚀刻气体为CF4和CHF3。
在一个示例中，所述第二蚀刻为以SF6和O2作为基础蚀刻气体的反应离子蚀刻，SF6的流量为80sccm-100sccm，O2的流量为8sccm-10sccm，温度为-15℃--10℃，所述半导体衬底的正面压力为8mTorr-12mTorr，所述半导体衬底的背面压力为5Torr-15Torr，源功率为900W-1100W，偏置功率为3W-5W，蚀刻速率大于3.75微米/分。
在一个示例中，对所述半导体衬底的蚀刻为以SF6和C4F8作为基础蚀刻气体的深反应离子蚀刻，使用Ar为载气。
在一个示例中，所述深反应离子蚀刻分三阶段实施：第一阶段为蚀刻聚合物的沉积阶段，在蚀刻出的凹槽的侧壁和底部形成保护层；第二阶段为蚀刻聚合物的清洗阶段，仅去除形成于所述蚀刻出的凹槽的底部的保护层；第三阶段为在所述蚀刻出的凹槽的底部继续向下蚀刻的阶段。
在一个示例中，所述三阶段构成一次操作，实施300-330次所述操作完成所述深反应离子蚀刻。
在一个示例中，形成所述硅通孔之后，还包括依次去除所述光刻胶层和剩余的所述硬掩膜叠层结构的步骤。
在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
根据本发明，可以避免在形成的硅通孔的侧壁的上部发生下切或者凹进现象，有效减小漏电流，提高硅通孔的形成速率，降低工艺成本。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1D为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
通过现有技术形成硅通孔时实施的蚀刻过程包括：首先，在硅片上依次形成硬掩膜层和具有硅通孔的图案的光刻胶层；接着，以所述光刻胶层为掩膜，蚀刻硬掩膜层直至露出硅片；接着，蚀刻露出的硅片以在其中形成硅通孔；最后，去除硬掩膜层和所述光刻胶层。在上述工艺过程中，通常采用介电材料(例如氧化硅或氮化硅)作为硬掩膜层的构成材料。然而，硅通孔的深度一般是大于200微米，则要求在硅片上形成的硬掩膜层的厚度要大于3微米，在硬掩膜层上形成的所述光刻胶层的厚度要大于5微米。由于形成的硬掩膜层的厚度较厚，其本身固有的高应力与电荷累积所产生的协同效应导致在硅片中形成的硅通孔的侧壁的上部通常存在下切或者凹进现象。此外，上述蚀刻对由介电材料构成的硬掩膜层和所述光刻胶层的蚀刻速率相当，因此，所述光刻胶层的厚度要大于硬掩膜层的厚度，这也会导致所述下切或者凹进现象的发生。同时，上述蚀刻对由介电材料构成的硬掩膜层的蚀刻速率较低(通常小于0.1微米/分)，为了提升蚀刻速率，需要采用氟碳聚合物作为蚀刻气体，这会带来较为严重的操作腔室的污染问题。如果将硬掩膜层的构成材料由介电材料替换为金属材料，例如铝、铜、铬、镍等，虽然上述蚀刻对这些金属材料具有较高的蚀刻速率，由此可以避免使用氟碳聚合物作为蚀刻气体，但是，这些金属材料所具有的导电性所引发的电场效应也极易造成所述下切或者凹进现象的发生。
[示例性实施例一]
参照图1A-图1D，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。
在半导体衬底100上形成有前端器件，为了简化，图例中未予示出。所述前端器件是指实施半导体器件的后端制造工艺(BEOL)之前形成的器件，在此并不对所述前端器件的具体结构进行限定。所述前端器件包括栅极结构，作为一个示例，栅极结构包括自下而上依次层叠的栅极介电层和栅极材料层。在栅极结构的两侧形成有侧壁结构，在侧壁结构两侧的半导体衬底100中形成有源/漏区，在源/漏区之间是沟道区；在栅极结构的顶部以及源/漏区上形成有自对准硅化物。
接下来，在半导体衬底100上依次形成硬掩膜叠层结构和具有后续形成的硅通孔的图案104’的光刻胶层103。作为示例，在本实施例中，硬掩膜叠层结构包括自下而上层叠的第一硬掩膜层101和第二硬掩膜层102，第一硬掩膜层101的材料可以为锗硅(SiGe)，第二硬掩膜层102的材料可以为氮氧化硅(SiON)。形成以上各层可以采用本领域技术人员所熟习的任何现有技术，例如，采用化学气相沉积工艺形成硬掩膜叠层结构，通过旋涂、曝光、显影等工艺形成光刻胶层103。
接着，如图1B所示，以光刻胶层103为掩膜，实施第一蚀刻以蚀刻第二硬掩膜层102，直至露出第一硬掩膜层101。作为示例，在本实施例中，所述第一蚀刻使用的蚀刻气体为CF4和CHF3。
接着，如图1C所示，以光刻胶层103和经过所述第一蚀刻的第二硬掩膜层102为掩膜，实施第二蚀刻以蚀刻第一硬掩膜层101，直至露出半导体衬底100。作为示例，在本实施例中，所述第二蚀刻为以SF6和O2作为基础蚀刻气体的反应离子蚀刻，SF6的流量为80sccm-100sccm，O2的流量为8sccm-10sccm，温度为-15℃--10℃，半导体衬底100的正面压力为8mTorr-12mTorr，半导体衬底100的背面压力为5Torr-15Torr，源功率为900W-1100W，偏置功率为3W-5W，蚀刻速率大于3.75微米/分，其中，sccm代表立方厘米/分钟，Torr代表毫米汞柱，mTorr代表毫毫米汞柱。由于所述第二蚀刻对以锗硅为构成材料的第一硬掩膜层101的蚀刻速率至少是现有的蚀刻对以介电材料为构成材料的硬掩膜层的蚀刻速率的37倍，因此，在实施所述第二蚀刻的操作腔室中将会产生较少的蚀刻聚合物残留，大为降低蚀刻硬掩膜层时对操作腔室造成的污染。
接着，如图1D所示，实施第三蚀刻以蚀刻半导体衬底100，在半导体衬底100中形成硅通孔104。作为示例，在本实施例中，所述第三蚀刻为以SF6和C4F8作为基础蚀刻气体的深反应离子蚀刻，使用Ar为载气。所述第三蚀刻分三阶段实施：第一阶段为蚀刻聚合物的沉积阶段，在蚀刻出的凹槽的侧壁和底部形成保护层，其中，SF6的流量为15sccm-25sccm，C4F8的流量为350sccm-450sccm，Ar的流量为50sccm-150sccm，半导体衬底100的正面压力为70mTorr-80mTorr，半导体衬底100的背面压力为5Torr-15Torr，源功率为1700W-1900W，偏置功率为0W，持续时间为1.3-1.5秒；第二阶段为蚀刻聚合物的清洗阶段，仅去除形成于蚀刻出的凹槽的底部的保护层，其中，SF6的流量为750sccm-850sccm，C4F8的流量为15sccm-25sccm，Ar的流量为8sccm-12sccm，半导体衬底100的正面压力为50mTorr-60mTorr，半导体衬底100的背面压力为5Torr-15Torr，源功率为1700W-1900W，偏置功率为110W-130W，持续时间为1.1-1.2秒；第三阶段为在蚀刻出的凹槽的底部继续向下蚀刻的阶段，其中，SF6的流量为750sccm-850sccm，C4F8的流量为15sccm-25sccm，Ar的流量为8sccm-12sccm，半导体衬底100的正面压力为65mTorr-75mTorr，半导体衬底100的背面压力为5Torr-15Torr，源功率为1700W-1900W，偏置功率为20W-40W，持续时间为1.0-1.1秒。上述三阶段构成一次操作，需要实施300-330次所述操作完成所述第三蚀刻。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，可以避免在形成的硅通孔104的侧壁的上部发生下切或者凹进现象，有效减小漏电流，提高硅通孔104的形成速率，降低工艺成本。
参照图2，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。
在步骤201中，提供半导体衬底，在半导体衬底上依次形成硬掩膜叠层结构和具有硅通孔的图案的光刻胶层；
在步骤202中，以所述光刻胶层为掩膜，蚀刻硬掩膜叠层结构，直至露出半导体衬底；
在步骤203中，蚀刻半导体衬底，在半导体衬底中形成硅通孔。
[示例性实施例二]
接下来，可以通过后续工艺完成整个半导体器件的制作，包括：依次去除光刻胶层103和剩余的硬掩膜叠层结构；在硅通孔104的侧壁和底部沉积形成衬垫层；通过干法蚀刻去除位于硅通孔104的底部的衬垫层；在硅通孔104中依次形成阻挡层、导电种子层和导电层；执行化学机械研磨直至露出硅通孔104的顶部。
[示例性实施例三]
本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上依次形成硬掩膜叠层结构和具有硅通孔的图案的光刻胶层；
以所述光刻胶层为掩膜，蚀刻所述硬掩膜叠层结构，直至露出所述半导体衬底；
蚀刻所述半导体衬底，在所述半导体衬底中形成硅通孔，
所述硬掩膜叠层结构包括自下而上层叠的第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层的材料为锗硅，避免在形成的硅通孔的侧壁的上部发生下切或者凹进现象，降低蚀刻硬掩膜层时对操作腔室造成的污染；
对所述硬掩膜叠层结构的蚀刻包括对所述第一硬掩膜层的第二蚀刻，所述第二蚀刻为以SF6和O2作为基础蚀刻气体的反应离子蚀刻，蚀刻速率大于3.75微米/分。
2.根据权利要求1所述的方法，其特征在于，所述第二硬掩膜层的材料为氮氧化硅。
3.根据权利要求2所述的方法，其特征在于，对所述硬掩膜叠层结构的蚀刻包括依次实施的对所述第二硬掩膜层的第一蚀刻和对所述第一硬掩膜层的第二蚀刻。
4.根据权利要求3所述的方法，其特征在于，所述第一蚀刻使用的蚀刻气体为CF4和CHF3。
5.根据权利要求3所述的方法，其特征在于，所述第二蚀刻中SF6的流量为80sccm-100sccm，O2的流量为8sccm-10sccm，温度为-15℃--10℃，所述半导体衬底的正面压力为8mTorr-12mTorr，所述半导体衬底的背面压力为5Torr-15Torr，源功率为900W-1100W，偏置功率为3W-5W。
6.根据权利要求1所述的方法，其特征在于，对所述半导体衬底的蚀刻为以SF6和C4F8作为基础蚀刻气体的深反应离子蚀刻，使用Ar为载气。
7.根据权利要求6所述的方法，其特征在于，所述深反应离子蚀刻分三阶段实施：第一阶段为蚀刻聚合物的沉积阶段，在蚀刻出的凹槽的侧壁和底部形成保护层；第二阶段为蚀刻聚合物的清洗阶段，仅去除形成于所述蚀刻出的凹槽的底部的保护层；第三阶段为在所述蚀刻出的凹槽的底部继续向下蚀刻的阶段。
8.根据权利要求7所述的方法，其特征在于，所述三阶段构成一次操作，实施300-330次所述操作完成所述深反应离子蚀刻。
9.根据权利要求1所述的方法，其特征在于，形成所述硅通孔之后，还包括依次去除所述光刻胶层和剩余的所述硬掩膜叠层结构的步骤。
10.一种采用权利要求1-9之一所述的方法制造的半导体器件。
11.一种电子装置，所述电子装置包括权利要求10所述的半导体器件。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (3)
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101958244A (zh) * | 2009-07-21 | 2011-01-26 | 中微半导体设备(上海)有限公司 | 深反应离子刻蚀方法及其气体流量控制装置 |
| CN102222640A (zh) * | 2010-04-16 | 2011-10-19 | 中芯国际集成电路制造(上海)有限公司 | 通孔形成方法 |
| CN102760691A (zh) * | 2011-04-28 | 2012-10-31 | 中芯国际集成电路制造(上海)有限公司 | 硅通孔的形成方法 |
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