CN102760691A - 硅通孔的形成方法 - Google Patents

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Abstract

一种硅通孔的形成方法，包括：提供硅衬底，在硅衬底上形成层间介质层；在层间介质层上形成硬掩模结构，所述硬掩模结构包括依次位于层间介质层上的第一硬掩模层、第二硬掩模层，所述第一硬掩模层包含金属；形成依次贯穿所述硬掩模结构、层间介质层、且底部位于硅衬底中的通孔；向所述通孔底部、侧壁及硬掩模结构上沉积绝缘材料，形成覆盖所述通孔底部、侧壁及硬掩模结构的绝缘层；依次去除位于硬掩模结构上的绝缘层、位于第一硬掩模层上的第二硬掩模层，直至露出所述第一硬掩模层；向所述通孔中填充导电材料；通过CMP去除第一硬掩模层直至露出层间介质层。本发明硅通孔的形成方法可改善所形成的硅通孔的性能。

Description

硅通孔的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种硅通孔的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展。而半导体芯片的集成度越高，半导体器件的特征尺寸(CD，Critical Dimension)越小。
现有技术中发展了硅通孔技术(Through Silicon Via，TSV)，TSV是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。与以往的IC封装键合和使用凸点的叠加技术不同，TSV能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。
参考图1至图4示出了现有技术TSV技术形成的以TSV实施例的示意图。如图1所示，首先在硅衬底10上形成多个MOS管12，形成覆盖所述MOS管12的层间介质层11，形成贯穿所述层间介质层11、底部位于硅衬底10中的通孔13。之后，如图2所示，在所述通孔13的底部和侧壁上、以及层间介质层11上沉积氧化硅材料，形成氧化硅层15。随后，如图3所示，向所述通孔13中填充铜材料，直至填满所述通孔13，并继续在氧化硅层15上沉积铜材料，形成填充于所述通孔13且覆盖于所述氧化硅层15上的铜层16。最后如图4所示，通过CMP工艺去除位于层间介质层11上的多余的氧化硅层15、铜层16。
现有技术中，所述氧化硅层15用于使铜层16和硅衬底10绝缘，所述氧化硅层15的厚度在1000～2000的范围内，由于氧化硅层15的厚度较大，因此CMP工艺去除氧化硅层15的时间较长。具体地，所述CMP工艺中先去除多余的铜层16，之后露出氧化硅层15，之后，CMP工艺对氧化硅层15和铜层16进行去除，并以层间介质层11为停止层，而由于CMP对氧化硅层15的去除速率大于对铜层16的去除速率，因此，当CMP工艺结束时，位于层间介质层11上的氧化硅层15被完全去除了，而由于CMP对铜层16的去除速率较小，铜层16的表面仍高于层间介质层11的表面，从而形成了突起，进而影响了所形成的TSV的性能。
在公开号为CN101924096A的中国专利申请中可以发现更多关于现有的晶体管的制作方法。
发明内容
本发明解决的技术问题是提供一种硅通孔的形成方法，改善所形成的硅通孔的性能。
为解决上述技术问题，一种硅通孔的形成方法，包括：提供硅衬底，在硅衬底上形成层间介质层；在层间介质层上形成硬掩模结构，所述硬掩模结构包括依次位于层间介质层上的第一硬掩模层、第二硬掩模层，所述第一硬掩模层包含金属；形成依次贯穿所述硬掩模结构、层间介质层、且底部位于硅衬底中的通孔；向所述通孔底部、侧壁及硬掩模结构上沉积绝缘材料，形成覆盖所述通孔底部、侧壁及硬掩模结构的绝缘层；依次去除位于硬掩模结构上的绝缘层、位于第一硬掩模层上的第二硬掩模层，直至露出所述第一硬掩模层；向所述通孔中填充导电材料；通过CMP去除第一硬掩模层直至露出层间介质层。
所述第一硬掩模包含的金属为钽、钛、氮化钽或氮化钛中的一种或多种。
所述第一硬掩模的厚度在50～1000
Figure BDA0000058203760000031
的范围内。
所述绝缘层的材料为氧化硅、氮化硅、ONO、氧化铪或氧化铝。
所述绝缘层的厚度在50～600
Figure BDA0000058203760000032
的范围内。
所述绝缘层通过等离子体增强化学气相沉积、次常压化学汽相沉积、原子层沉积的方法形成。
所述依次去除位于硬掩模结构上的绝缘层、位于第一硬掩模层上的第二硬掩模层，直至露出所述第一硬掩模层的步骤包括：通过干刻进行去除。
所述干刻步骤中采用氟进行干刻。
所述导电材料为钨或铜。
向所述通孔中填充导电材料之前，在所述通孔的底部和侧壁上沉积粘合材料，形成胶合层。
所述胶合层包括钛、位于钛上的氮化钛组成的双层结构或者钽、位于钽上的氮化钽组成的双层结构。
与现有技术相比，本发明具有以下优点：
第一硬掩模层包含金属材料，CMP对第一硬掩模层和通孔中的金属层具有较为接近的去除速率，从而减小通孔位置处形成突起的问题，进而改善了所形成的硅通孔的性能。
进一步地，通过位于层间介质层上的厚度较小的第一硬掩模层，减小了CMP的时间，减小了通孔位置处形成突起的问题。
附图说明
图1～图4是现有技术硅通孔形成方法所形成的一硅通孔实施例的侧面示意图；
图5是本发明硅通孔形成方法一实施方式的流程示意图；
图6～图15是本发明硅通孔形成方法所形成的一硅通孔的实施例的侧面示意图。
具体实施方式
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。
参考图5，示出了本发明硅通孔形成方法一实施方式的流程示意图，所述方法大致包括以下步骤：
步骤S1，提供硅衬底，在硅衬底上形成多个晶体管，在晶体管上覆盖层间介质层；
步骤S2，在层间介质层上形成硬掩模结构，所述硬掩模结构包括依次位于层间介质层上的第一硬掩模层、第二硬掩模层，所述第一硬掩模层包含金属；
步骤S3，形成依次贯穿所述硬掩模结构、层间介质层、且底部位于硅衬底中的通孔；
步骤S4，向所述通孔底部、侧壁及硬掩模结构上沉积绝缘材料，形成覆盖所述通孔底部、侧壁及硬掩模结构的绝缘层；
步骤S5，依次去除位于硬掩模结构上的绝缘层、位于第一硬掩模层上的第二硬掩模层，露出所述第一硬掩模层；
步骤S6，向所述通孔中填充导电材料；
步骤S7，去除多余的导电材料及第一硬掩模层。
下面结合附图和具体实施例进一步描述本发明的技术方案。
参考图6至图13示出了本发明硅通孔形成方法所形成的一硅通孔的实施例的侧面示意图。
参考图6，执行步骤S1，提供硅衬底100，在硅衬底上形成多个晶体管102，形成覆盖所述晶体管102的层间介质层101，所述晶体管102可通过插塞与后续形成的层间介质层101上的半导体器件相连接，本实施例中，所述层间介质层101的材料为氧化硅。
参考图7，执行步骤S2，在层间介质层101上形成硬掩模结构，所述硬掩模结构包括依次位于层间介质层101上的第一硬掩模层103、第二硬掩模层104，其中，
所述第一硬掩模层103包含金属，本实施例中所述金属可以是钽(Ta)、钛(Ti)、氮化钽(TaN)或氮化钛(TiN)中的一种或多种。为了减少后续CMP步骤的时间，所述第一硬掩模层103的厚度在50～1000的范围内即可。
所述第二硬掩模层104的材料为氧化硅，所述第二硬掩模层104的厚度位于0.3～4μm的范围内。
参考图8，执行步骤S3，形成依次贯穿所述硬掩模结构、层间介质层101、且底部位于硅衬底100中的通孔105，具体地，可以通过干刻形成所述通孔105。
所述通过干刻形成通孔105的过程大致包括以下步骤：
在硬掩模结构上形成与通孔对应的光刻胶图形；
通过光刻将光刻胶图形转移到硬掩模结构上；
以所述硬掩模结构为掩模时干刻所述层间介质层101和硅100，形成通孔105。
需要说明的是本实施例中，所述硬掩模结构包括依次位于层间介质层101上的第一硬掩模层103、第二硬掩模层104，所述第二硬掩模层104在干刻过程中会被部分去除或全部去除。
参考图9，执行步骤S4，向所述通孔105的底部、侧壁和硬掩模结构上沉积绝缘材料，形成绝缘层106。所述绝缘层106可以是后续填充于通孔105中的金属和硅衬底100绝缘。
本实施例中，所述绝缘材料可以是氧化硅、氮化硅、氧化层-氮化层-氧化层(Oxide Nitride Oxide，ONO)的多层结构、氧化铪或氧化铝。
所述绝缘层106的厚度在50～600
Figure BDA0000058203760000061
的范围内。
由于所述绝缘层106的厚度较小，较佳地，可以通过等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapour Deposition，PECVD)、次常压化学汽相沉积(Sub-Atmospheric Chemical Vapor，SACVD)、原子层沉积的方法形成所述绝缘层106。
参考图10，步骤S5，依次去除位于硬掩模结构上的绝缘层106、位于第一硬掩模层上的第二硬掩模层，露出所述第一硬掩模层103；
可以通过干刻去除所述绝缘层106、第二硬掩模层，露出所述第一硬掩模层103，为了减少对第一硬掩模层103的去除，具体地，所述干刻步骤中采用氟进行干刻。
需要说明的是，为了防止通孔底部受到损伤，较佳地，可以在去除绝缘层106之前，在通孔底部的绝缘层上覆盖一层有机层，所述有机层可有效保护通孔底部的绝缘层。具体地，所述有机层可以通过旋涂的方式形成。
但是本发明并不限制于此。在本发明的其他实施例中，在去除绝缘层106时，还可以不在通孔底部的绝缘层上覆盖有机层，这样在干刻过程中，通孔底部的绝缘层也被去除而露出硅衬底100(如图11所示)。
参考图12，执行步骤S6，向所述通孔中填充导电材料，直至所述金属材料填满所述通孔，形成导电层107。
本实施例中，所述导电材料为诸如钨或铜等的金属材料。
为了使导电层107和绝缘层106更好地贴合，较佳地，在向通孔中填充导电材料之前，在通孔的底部和侧壁上沉积粘合材料，形成胶合层，具体地，所述胶合层包括钛、位于钛上的氮化钛组成的双层结构或者钽、位于钽上的氮化钽组成的双层结构。
具体地，在本实施例中，所述导电层107形成于绝缘层106上，对于通孔底部的绝缘层被去除的实施例中，导电层107形成于衬底100上(如图13所示)。
参考图14，执行步骤S7，本实施例中，可以通过化学机械抛光(ChemicalMechanical Polishing，CMP)的方式去除所述多余的导电材料及第一硬掩模层103。
所述第一硬掩模层103的厚度较薄，因此即使CMP对第一硬掩膜层103与导电材料的去除速率不同，由于CMP的时间较短，减小了通孔位置处形成突起的问题。
更进一步地，由于所述第一硬掩模层103包含金属材料，并且填充于所述通孔中的导电材料为金属，因此，与氧化硅材料相比，所述CMP对第一硬掩模层103和导电层的去除速率较为接近，减小通孔位置处形成突起的问题。
具体地，所述CMP过程以层间介质层101为停止层。
相应地，对于通孔底部的绝缘层被去除的实施例中执行类似操作(如图15所示)，在此不再赘述。
硅通孔的形成方法还包括在去除第一硬掩模层的步骤之后，对硅衬底背面进行CMP，直至露出导电层等的步骤，与现有技术相同，在此不再赘述。
至此，完成了硅通孔的形成方法，位于通孔中的导电层可以实现层间的电性连接。
综上，本发明提供一种硅通孔的形成方法，在所述方法中，通过位于层间介质层上的厚度较小的第一硬掩模层，减小了CMP的时间；同时，由于第一硬掩模层包含金属材料，这使CMP过程中，第一硬掩模层和通孔中的金属层具有较为接近的去除速率，从而减小通孔位置处形成突起的问题，进而改善了所形成的硅通孔的性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (11)

1.一种硅通孔的形成方法，其特征在于，包括：
提供硅衬底，在硅衬底上形成层间介质层；
在层间介质层上形成硬掩模结构，所述硬掩模结构包括依次位于层间介质层上的第一硬掩模层、第二硬掩模层，所述第一硬掩模层包含金属；
形成依次贯穿所述硬掩模结构、层间介质层、且底部位于硅衬底中的通孔；
向所述通孔底部、侧壁及硬掩模结构上沉积绝缘材料，形成覆盖所述通孔底部、侧壁及硬掩模结构的绝缘层；
依次去除位于硬掩模结构上的绝缘层、位于第一硬掩模层上的第二硬掩模层，直至露出所述第一硬掩模层；
向所述通孔中填充导电材料；
通过CMP去除第一硬掩模层直至露出层间介质层。
2.如权利要求1所述的硅通孔的形成方法，其特征在于，所述第一硬掩模包含的金属为钽、钛、氮化钽或氮化钛中的一种或多种。
3.如权利要求1所述的硅通孔的形成方法，其特征在于，所述第一硬掩模的厚度在50～1000
Figure FDA0000058203750000011
的范围内。
4.如权利要求1所述的硅通孔的形成方法，其特征在于，所述绝缘层的材料为氧化硅、氮化硅、ONO、氧化铪或氧化铝。
5.如权利要求1所述的硅通孔的形成方法，其特征在于，所述绝缘层的厚度在50～600
Figure FDA0000058203750000012
的范围内。
6.如权利要求4所述的硅通孔的形成方法，其特征在于，所述绝缘层通过等离子体增强化学气相沉积、次常压化学汽相沉积、原子层沉积的方法形成。
7.如权利要求2所述的硅通孔的形成方法，其特征在于，所述依次去除位于硬掩模结构上的绝缘层、位于第一硬掩模层上的第二硬掩模层，直至露出所述第一硬掩模层的步骤包括：通过干刻进行去除。
8.如权利要求7所述的硅通孔的形成方法，其特征在于，所述干刻步骤中采用氟进行干刻。
9.如权利要求1所述的硅通孔的形成方法，其特征在于，所述导电材料为钨或铜。
10.如权利要求1所述的硅通孔的形成方法，其特征在于，向所述通孔中填充导电材料之前，在所述通孔的底部和侧壁上沉积粘合材料，形成胶合层。
11.如权利要求10所述的硅通孔的形成方法，其特征在于，所述胶合层包括钛、位于钛上的氮化钛组成的双层结构或者钽、位于钽上的氮化钽组成的双层结构。
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