CN103094189B - 硅通孔的形成方法 - Google Patents

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Abstract

一种硅通孔的形成方法，包括：提供硅衬底，所述硅衬底上形成有层间介质层和贯穿所述层间介质层、且底部位于硅衬底中的通孔；形成覆盖所述通孔底部、侧壁及层间介质层的停止层；向所述通孔填充保护层，所述保护层填满通孔；平坦化所述覆盖层间介质层的停止层，直至剩余部分停止层；去除所述通孔中的保护层；向所述通孔中填充导电材料；通过CMP去除所述剩余部分停止层及剩余部分停止层中的导电材料，直至露出层间介质层。本发明硅通孔的形成方法可改善所形成的硅通孔的性能。

Description

硅通孔的形成方法
技术领域
本发明涉及半导体制造领域，具体地，本发明涉及一种硅通孔(ThroughSiliconVia；TSV)的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展。而半导体芯片的集成度越高，半导体器件的特征尺寸(CD，CriticalDimension)越小。
三维集成电路是利用先进的晶片堆叠技术制备而成，其是将具不同功能的芯片堆叠成具有三维结构的集成电路(IC)。相较于二维结构的集成电路三维集成电路的堆叠技术不仅可使三维集成电路信息号传递路径缩短，更让三维集成电路的运作速度加快，且具低耗电的表现。TSV技术是新一代使堆叠的芯片能够互连的堆叠技术，TSV技术让集成电路中芯片间的信号传递路径更短，因此三维集成电路的运作性能会更加快速，且由于没有堆叠芯片数目的限制，使TSV技术成为目前热门的关键技术之一。
参考图1至图4，示出了现有TSV技术中硅通孔的形成方法。如图1所示，首先在硅衬底101上形成多个MOS管102，形成覆盖所述MOS管102的层间介质层103，形成贯穿所述层间介质层103、底部位于硅衬底101中的通孔104。接着，如图2所示，在所述通孔104的底部和侧壁上、以及层间介质层103上沉积氧化硅材料，形成氧化硅层105。随后，如图3所示，向所述通孔104中填充铜材料，直至填满所述通孔104，并继续在氧化硅层105上沉积铜材料，形成填充于所述通孔104且覆盖所述氧化硅层105的铜层106。最后，如图4所示，通过CMP工艺去除位于层间介质层103上的多余的氧化硅层105、铜层106。
现有技术中，所述氧化硅层105用于使铜层106与硅衬底101绝缘，所述氧化硅层105的厚度在1000～2000的范围内。在利用次常压化学气相沉积(Sub-AtmosphericChemicalVapor，SACVD)方法沉积氧化硅层105时，沉积在通孔104两侧层间介质层103上多余的氧化硅层105厚度达4000～6000导致通过CMP工艺去除氧化硅层105所需的时间较长。在通过CMP工艺去除多余的铜层106和氧化硅层105时，由于CMP对氧化硅层105的去除速率大于对铜层106的去除速率，因此，当位于层间介质层103上的氧化硅层105通过CMP工艺完全去除后，铜层106的表面仍高于层间介质层103的表面，从而形成了凸起，影响了所形成的硅通孔的性能。
在公开号为CN101924096A的中国专利申请中可以发现更多关于现有的硅通孔的形成方法。
发明内容
本发明解决的问题是提供一种硅通孔的形成方法，改善所形成的硅通孔的性能。
为解决上述问题，本发明提供了一种硅通孔的形成方法，包括：提供硅衬底，所述硅衬底上形成有层间介质层和贯穿所述层间介质层、且底部位于硅衬底中的通孔；形成覆盖所述通孔底部、侧壁及层间介质层的停止层；向所述通孔填充保护层，所述保护层填满通孔；平坦化所述覆盖层间介质层的停止层，直至剩余部分停止层；去除所述通孔中的保护层；向所述通孔中填充导电材料，通过CMP去除所述剩余部分停止层及剩余部分停止层中的导电材料，直至露出层间介质层。
可选的，所述停止层的材质为氧化硅。
可选的，所述停止层通过次常压化学气相沉积的方法形成。
可选的，覆盖所述通孔侧壁的停止层的厚度在1000～2000的范围内。
可选的，所述覆盖层间介质层的停止层采用含有氧化硅的研磨剂平坦化。
可选的，所述剩余部分停止层的厚度在300～600范围内。
可选的，所述停止层依次包括覆盖所述通孔底部、侧壁及层间介质层的阻挡层和覆盖所述阻挡层的绝缘层。
可选的，所述阻挡层的厚度在200～400范围内。
可选的，所述阻挡层的材质为氮化钛或氮化钽。
可选的，所述绝缘层的材质为氧化硅。
可选的，所述绝缘层通过次常压化学气相沉积的方法形成。
可选的，覆盖所述通孔侧壁阻挡层的绝缘层的厚度在1000～2000的范围内。
可选的，所述平坦化覆盖层间介质层的停止层包括平坦化覆盖阻挡层的绝缘层，所述绝缘层采用含有氧化硅的研磨剂平坦化。
可选的，所述保护层的材质为光刻胶或BARC。
可选的，所述保护层采用灰化工艺去除。
可选的，所述导电材料的材质为铜或钨。
与现有技术相比，本发明具有以下优点：
在向硅通孔中填充导电材料之前，平坦化位于层间介质层上的停止层，以去除部分停止层，减小通孔位置处形成凸起的问题，进而改善了所形成硅通孔的性能。
附图说明
图1～图4是现有技术硅通孔形成方法所形成的一硅通孔实施例的侧面示意图；
图5是本发明硅通孔形成方法一实施方式的流程示意图；
图6～图12是本发明硅通孔形成方法所形成的一硅通孔的实施例的侧面示意图；
图13～图20是本发明硅通孔形成方法所形成的又一硅通孔的实施例的侧面示意图。
具体实施方式
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。
参考图5，示出了本发明硅通孔形成方法一实施方式的流程示意图，所述方法大致包括以下步骤：
步骤S1，提供硅衬底，所述硅衬底上形成有层间介质层和贯穿所述层间
介质层、且底部位于硅衬底中的通孔；
步骤S2，形成覆盖所述通孔底部、侧壁及层间介质层的停止层；
步骤S3，向所述通孔填充保护层，所述保护层填满通孔；
步骤S4，平坦化所述覆盖层间介质层的停止层，直至剩余部分停止层；
步骤S5，去除所述通孔中的保护层；
步骤S6，向所述通孔中填充导电材料；
步骤S7，通过CMP去除所述剩余部分停止层及剩余部分停止层中的导电材料，直至露出层间介质层。
下面结合附图和具体实施例进一步描述本发明的技术方案。
参考图6至图12示出了本发明硅通孔形成方法所形成的一硅通孔的实施例的侧面示意图。
参考图6，提供硅衬底201，在硅衬底201上形成多个晶体管202，所述硅衬底201上形成有层间介质层203和贯穿所述层间介质层203、且底部位于硅衬底201中的通孔204。所述晶体管202可通过插塞与后续形成的层间介质层203上的半导体器件相连接，本实施例中，所述层间介质层203的材质为氧化硅。
参考图7，形成覆盖所述通孔204底部、侧壁及层间介质层203的停止层205，所述停止层205为绝缘材料。
在具体的实施例中，所述停止层205的材质为氧化硅，覆盖所述通孔204侧壁的停止层205厚度在1000～2000的范围内，通常采用次常压化学气相沉积(SACVD)的方法形成。
参考图8，向所述通孔204填充保护层208，所述保护层208填满通孔204，以保护通孔204侧壁上停止层205不受后续工艺影响。
在具体的实施例中，所述保护层208的材质为光刻胶。
在其它实施例中，上述保护层208的材质还可为底部抗反射涂层(BottomAnti-ReflectCoating，BARC)。
参考图9，采用含有氧化硅的研磨剂平坦化覆盖所述层间介质层203的停止层205，直至剩余部分停止层205。位于层间介质层203上剩余部分停止层205的厚度在300～600的范围内，以避免所述晶体管202上铜/钨插塞在后续的湿洗工艺中因与湿洗工艺中的化学试剂接触而受到损伤。
参考图10，去除所述通孔204中的保护层208。
在具体的实施例中，当保护层208的材质为光刻胶或底部抗反射涂层时，可采用灰化工艺去除。
参考图11，向所述通孔204中填充导电材料，直至所述导电材料填满通孔204，形成导电层206。
在本实施例中，所述导电材料为诸如铜或钨等金属材料。
参考图12，通过化学机械抛光(ChemicalMechanicalPolishing，CMP)的方式去除多余的导电材料及位于层间介质层203上的剩余部分停止层205及剩余部分停止层205中的导电材料，直至露出层间介质层203。
所述位于层间介质层203上的剩余部分停止层205厚度较薄，因此，即使CMP对停止层205与导电材料的去除速率不同，由于CMP的时间较短，减小了通孔204位置处形成凸起的问题。
参考图13至图20示出了本发明硅通孔形成方法所形成的又一硅通孔的实施例的侧面示意图。
参考图13，提供硅衬底301，在硅衬底301上形成多个晶体管302，所述硅衬底301上形成有层间介质层303和贯穿所述层间介质层303、且底部位于硅衬底301中的通孔304。所述晶体管302可通过插塞与后续形成的层间介质层303上的半导体器件相连接。本实施例中，所述层间介质层303的材质为氧化硅。
参考图14，形成覆盖所述通孔304底部、侧壁及层间介质层303的阻挡层310，所述阻挡层310的材质为氮化钛或氮化钽，为了减小后续CMP步骤的时间，所述阻挡层310的厚度在200～400范围内即可。
参考图15，向所述阻挡层310上沉积绝缘层305，所述绝缘层305的材质为氧化硅，覆盖所述通孔304侧壁上阻挡层310的绝缘层305的厚度在1000～2000范围内，通常采用次常压化学气相沉积的方法形成。阻挡层310和位于阻挡层310上绝缘层305构成停止层。
参考图16，向所述通孔304填充保护层308，所述保护层308填满通孔304，以保护通孔304侧壁上的停止层不受后续工艺的影响。
在具体实施例中，所述保护层308的材质为光刻胶。
在其它实施例中，上述保护层308的材质还可为底部抗反射涂层(BARC)。
参考图17，采用含有氧化硅的研磨剂平坦化覆盖所述层间介质层303的停止层中的绝缘层305，直至暴露出阻挡层310。位于所述层间介质层303上的阻挡层310能有效的保护晶体管302上的铜/钨插塞，避免铜/钨插塞在后续的湿洗工艺中因与化学试剂接触而受到损伤。
参考图18，去除所述通孔304中的保护层308。
在具体实施例中，当保护层308的材质为光刻胶或底部抗反射涂层时，可采用灰化工艺去除。
参考图19，向所述通孔304中填充导电材料，直至所述导电材料填满通孔304，形成导电层306。
在本实施例中，所述导电材料为诸如铜或钨等的金属材料。
参考图20，通过化学机械抛光(CMP)的方式去除多余的导电材料及位于层间介质层303上的阻挡层310和位于层间介质层303上阻挡层310中的导电材料，直至露出层间介质层303。
本实施例中，停止层包括位于层间介质层303上的阻挡层310和覆盖阻挡层310的绝缘层305两部分，由于阻挡层310厚度较薄，CMP的时间较短，因此，即使CMP对阻挡层310与导电材料的去除速率不同，也能够减小导电材料在通孔304位置处形成的凸起，改善了所形成硅通孔的性能。
硅通孔的形成方法还包括在去除多余的导电材料及位于层间介质层303上的阻挡层310和位于层间介质层303上的阻挡层310中的导电材料的步骤之后，对硅衬底301背面进行CMP，直至露出导电层306等步骤，与现有技术相同，在此不再赘述。
至此，完成了硅通孔的形成，位于通孔中的导电层可以实现层间的电性连接。
综上，本发明提供一种硅通孔的形成方法，在所述方法中，通过减薄位于层间介质层上停止层的厚度减小了利用CMP工艺去除停止层的时间，解决了通孔位置处形成凸起的问题，改善了所形成的硅通孔的性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (15)

1.一种硅通孔的形成方法，其特征在于，包括：
提供硅衬底，所述硅衬底上形成有层间介质层和贯穿所述层间介质层、且底部位于硅衬底中的通孔；
形成覆盖所述通孔底部、侧壁及层间介质层的停止层；
向所述通孔填充保护层，所述保护层填满通孔；
平坦化所述覆盖层间介质层的停止层，直至剩余部分停止层；
去除所述通孔中的保护层；
向所述通孔中填充导电材料；
通过CMP去除所述剩余部分停止层及剩余部分停止层中的导电材料，直至露出层间介质层；
所述停止层的材质为氧化硅。
2.如权利要求1所述的硅通孔的形成方法，其特征在于，所述停止层通过次常压化学气相沉积的方法形成。
3.如权利要求1所述的硅通孔的形成方法，其特征在于，覆盖所述通孔侧壁的停止层的厚度在的范围内。
4.如权利要求1所述的硅通孔的形成方法，其特征在于，所述覆盖层间介质层的停止层采用含有氧化硅的研磨剂平坦化。
5.如权利要求1所述的硅通孔的形成方法，其特征在于，所述剩余部分停止层的厚度在范围内。
6.如权利要求1所述的硅通孔的形成方法，其特征在于，所述停止层依次包括覆盖所述通孔底部、侧壁及层间介质层的阻挡层和覆盖所述阻挡层的绝缘层。
7.如权利要求6所述的硅通孔的形成方法，其特征在于，所述阻挡层的厚度在范围内。
8.如权利要求6所述的硅通孔的形成方法，其特征在于，所述阻挡层的材质为氮化钛或氮化钽。
9.如权利要求6所述的硅通孔的形成方法，其特征在于，所述绝缘层的材质为氧化硅。
10.如权利要求6所述的硅通孔的形成方法，其特征在于，所述绝缘层通过次常压化学气相沉积的方法形成。
11.如权利要求6所述的硅通孔的形成方法，其特征在于，覆盖所述通孔侧壁阻挡层的绝缘层的厚度在的范围内。
12.如权利要求6所述的硅通孔的形成方法，其特征在于，所述平坦化覆盖层间介质层的停止层包括平坦化覆盖阻挡层的绝缘层，所述绝缘层采用含有氧化硅的研磨剂平坦化。
13.如权利要求1所述的硅通孔的形成方法，其特征在于，所述保护层的材质为光刻胶或BARC。
14.如权利要求1所述的硅通孔的形成方法，其特征在于，所述保护层采用灰化工艺去除。
15.如权利要求1所述的硅通孔的形成方法，其特征在于，所述导电材料的材质为铜或钨。
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