CN103094187B - 硅通孔的形成方法 - Google Patents

硅通孔的形成方法 Download PDF

Info

Publication number
CN103094187B
CN103094187B CN201110338467.3A CN201110338467A CN103094187B CN 103094187 B CN103094187 B CN 103094187B CN 201110338467 A CN201110338467 A CN 201110338467A CN 103094187 B CN103094187 B CN 103094187B
Authority
CN
China
Prior art keywords
hole
silicon
layer
formation method
stop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110338467.3A
Other languages
English (en)
Other versions
CN103094187A (zh
Inventor
蒋莉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201110338467.3A priority Critical patent/CN103094187B/zh
Publication of CN103094187A publication Critical patent/CN103094187A/zh
Application granted granted Critical
Publication of CN103094187B publication Critical patent/CN103094187B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种硅通孔的形成方法，包括：提供硅衬底，所述硅衬底上形成有层间介质层和贯穿所述层间介质层、且底部位于硅衬底中的通孔；形成覆盖所述通孔底部、侧壁及层间介质层的停止层；向所述通孔中填充导电材料，去除多余导电材料至露出层间介质层；对所述硅衬底进行第一次晶圆背面磨削，直至露出停止层；对所述硅衬底进行第二次晶圆背面磨削，直至露出导电材料，形成硅通孔。本发明硅通孔的形成方法改善了现有硅通孔形成工艺中因晶圆背面磨削工艺难控制和晶圆内部形态不均匀而造成的晶圆上大量MOS晶体管失效，保持晶圆背面平整，提高了所形成硅通孔环路的良品率。

Description

硅通孔的形成方法
技术领域
本发明涉及半导体制造领域，具体的，本发明涉及一种硅通孔(ThroughSilicon Via，TSV)的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展。而半导体芯片的集成度越高，半导体器件的特征尺寸(CD，Critical Dimension)越小。
三维集成电路是利用先进的晶片堆叠技术制备而成，其是将具不同功能的芯片堆叠成具有三维结构的集成电路(IC)。相较于二维结构的集成电路三维集成电路的堆叠技术不仅可使三维集成电路信息号传递路径缩短，更让三维集成电路的运作速度加快，且具低耗电的表现。要实现三维集成电路的堆叠技术，TSV技术是新一代使堆叠的芯片能够互连的技术。TSV技术让集成电路中芯片间的信号传递路径更短，因此三维集成电路的运作性能会更加快速，且由于没有堆叠芯片数目的限制，所以TSV技术成为目前热门的关键技术之一。
参考图1，为现有工艺形成硅通孔的流程图，包括：步骤S11，利用等离子刻蚀在晶圆表面刻蚀通孔；步骤S12，采用化学气相沉积方法在通孔表面形成绝缘层；步骤S13，金属化硅通孔，采取铜电镀方法填充通孔，并采用CMP移除多余的铜电镀层；步骤S14，进行晶圆背面磨削，暴露出铜导体层，完成硅通孔结构。
参考图2，示出了利用现有工艺形成的硅通孔剖面结构示意图，包括：硅衬底101、位于硅衬底101上的多个MOS管102、覆盖所述MOS管102的层间介质层103、覆盖通孔的绝缘层104以及填充通孔的铜导电层105。在步骤S14，通过晶圆背面磨削将晶圆厚度从几百微米减薄至几十微米过程中，由于现有磨削工艺较难控制、以及晶圆内部形态不均匀的特性，导致晶圆背面磨削速率不均匀，磨削工艺后的晶圆背面不平整，进而使得晶圆中大量MOS管在晶圆背面磨削过程中失效，所形成硅通孔环路的良品率下降。
在公开号为CN101483149A的中国专利申请中可以发现更多关于现有的硅通孔的形成方法。
发明内容
本发明解决的问题是提供一种硅通孔的形成方法，改善所形成硅通孔的良品率。
为解决上述问题，本发明提供了一种硅通孔的形成方法，包括：提供硅衬底，所述硅衬底上形成有层间介质层和贯穿所述层间介质层、且底部位于硅衬底中的通孔；形成覆盖所述通孔底部、侧壁及层间介质层的停止层；向所述通孔中填充导电材料，去除多余导电材料至露出层间介质层；对所述硅衬底进行第一次晶圆背面磨削，直至露出停止层；对所述硅衬底进行第二次晶圆背面磨削，直至露出导电材料，形成硅通孔。
可选的，所述停止层的材质为氮化硅。
可选的，所述覆盖通孔底部停止层的厚度在的范围内。
可选的，所述多余的导电材料通过CMP工艺去除。
可选的，形成所述覆盖通孔底部、侧壁及层间介质层的停止层之前还包括形成覆盖所述通孔底部、侧壁及层间介质层的刻蚀停止层；向所述通孔中填充导电材料，去除多余导电材料至露出层间介质层之前还包括：向所述通孔填充保护层，所述保护层覆盖通孔底部；对所述停止层进行无图形刻蚀至露出刻蚀停止层；去除所述通孔中的保护层。
可选的，所述刻蚀停止层的材质为氮化钛或氮化钽。
可选的，所述覆盖层间介质层的刻蚀停止层的厚度在范围内。
可选的，所述保护层的厚度在5～15um的范围内。
可选的，所述保护层的材质为光刻胶或BARC。
可选的，所述保护层通过灰化工艺去除。
可选的，通过含碳和氟的刻蚀气体对所述停止层进行无图形刻蚀。
可选的，所述导电材料的材质为铜或钨。
可选的，所述第一次晶圆背面磨削通过CMP进行。
可选的，所述第二次晶圆背面磨削通过CMP进行。
与现有技术相比，本发明具有以下优点：本发明硅通孔的形成方法通过在硅通孔填充导电材料之前沉积停止层来改善现有硅通孔形成工艺中因晶圆背面磨削工艺难控制、以及晶圆内部形态不均匀而造成的晶圆上大量MOS晶体管失效，提高所形成硅通孔环路的良品率。
附图说明
图1为现有工艺形成硅通孔的流程图；
图2为根据现有工艺形成的硅通孔剖面结构示意图；
图3为本发明硅通孔的形成方法的流程图；
图4至图13为本发明一个实施例的各阶段硅通孔的剖面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述，由于磨削工艺较难控制、以及晶圆内部形态不均匀等特性，现有硅通孔的形成方法在晶圆背面磨削过程中会导致晶圆上大量MOS管失效，进而导致所形成硅通孔环路的良品率下降。
对上述问题，发明人提供了一种硅通孔的形成方法，能够有效防止在晶圆背面磨削过程中造成的晶圆上大量MOS晶体管失效，提高所形成硅通孔环路的良品率。
参考图3，示出了本发明硅通孔形成方法的流程图，所述方法大致包括以下步骤：
步骤S21，提供硅衬底，所述硅衬底上形成有层间介质层和贯穿所述层间介质层、且底部位于硅衬底中的通孔；
步骤S22，形成覆盖所述通孔底部、侧壁及层间介质层的刻蚀停止层；
步骤S23，形成覆盖所述刻蚀停止层的停止层；
步骤S24，向所述通孔填充保护层，所述保护层覆盖通孔底部；
步骤S25，对所述停止层进行无图形刻蚀至露出刻蚀停止层；
步骤S26，去除所述通孔中的保护层；
步骤S27，向所述通孔中填充导电材料，去除多余导电材料和刻蚀停止层至露出层间介质层；
步骤S28，对所述硅衬底进行第一次晶圆背面磨削，直至露出停止层；
步骤S29，对所述硅衬底进行第二次晶圆背面磨削，直至露出导电材料，形成硅通孔。
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。参考图4至图13，示出了本发明硅通孔的形成方法形成硅通孔时各阶段硅通孔的剖面结构示意图。
参考图4，提供硅衬底201，在硅衬底201上形成多个晶体管202，所述硅衬底201上形成有层间介质层203和贯穿所述层间介质层203、且底部位于硅衬底201中的通孔206。所述晶体管202可通过铜或钨插塞与后续形成的、位于层间介质层203上的半导体器件相连接。本实施例中，所述层间介质层203的材质为氧化硅。
参考图5，形成覆盖所述通孔206底部、侧壁及层间介质层203的刻蚀停止层207。所述刻蚀停止层207的材质为氮化钛或氮化钽，所述刻蚀停止层207可通过化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(atomic layer deposition，ALD)或物理气相沉积(Physical Vapor Deposition，PVD)形成。所述位于层间介质层203上刻蚀停止层207的厚度范围在内，所述位于通孔206侧壁上刻蚀停止层207的厚度小于
参考图6，形成覆盖所述刻蚀停止层207的停止层208，所述停止层208的材质为氮化硅。为了在后续晶圆背面磨削工艺过程中保持晶圆背面平整，所述覆盖通孔底部刻蚀停止层207的停止层208的厚度范围为
参考图7，向所述通孔206填充保护层209，所述保护层209覆盖通孔206底部。所述保护层209的厚度范围为5～15um，以保护通孔206底部停止层208不受后续工艺影响。
本实施例中，所述保护层209的材质为光刻胶。
在其它实施例中，上述保护层209的材质还可为底部抗反射涂层(BottomAnti-Reflect Coating，BARC)。
参考图8，对所述停止层208进行无图形刻蚀至露出刻蚀停止层207。所述无图形刻蚀为等离子刻蚀，通过含有碳和氟的刻蚀气体进行。
参考图9，去除所述通孔206中的保护层209。
在具体的实施例中，当所述保护层209的材质为光刻胶或BARC时，可采用灰化工艺去除。
参考图10至11，向所述通孔206中填充导电材料210，通过化学机械抛光(Chemical Mechanical Polishing，CMP)去除多余导电材料210和刻蚀停止层207至露出层间介质层203。所述导电材料210的材质为铜或钨。
参考图12，对所述硅衬底201进行第一次晶圆背面磨削，直至露出停止层208，所述第一次晶圆背面磨削通过CMP工艺进行。
参考图13，对所述硅衬底201进行第二次晶圆背面磨削，直至露出导电材料210，形成硅通孔。所述第二次晶圆背面磨削利用含有SiO2研磨剂通过CMP工艺进行。
在第二次晶圆背面磨削过程中，晶圆内多个位于通孔中的停止层208构成一个平面，所述停止层208能够保持晶圆背面磨削的磨削速率相同，有效改善由晶圆背面磨削工艺造成的晶圆背面不平整，防止晶圆中大量MOS管在晶圆背面磨削过程中失效，提高所形成硅通孔环路的良品率。
至此，完成了硅通孔的形成方法，位于通孔中的导电层可以实现层间的电性连接。
综上，本发明提供一种硅通孔的形成方法，在所述方法中，通过在硅通孔填充导电材料之前沉积停止层来改善现有硅通孔形成工艺中因晶圆背面磨削工艺难控制、以及晶圆内部形态不均匀而造成的晶圆上大量MOS晶体管失效，提高了所形成硅通孔环路的良品率。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (13)

1.一种硅通孔的形成方法，其特征在于，包括：
提供硅衬底，所述硅衬底上形成有层间介质层和贯穿所述层间介质层、且
底部位于硅衬底中的通孔；
形成覆盖所述通孔底部、侧壁及层间介质层的刻蚀停止层；
形成覆盖所述刻蚀停止层的停止层；
向所述通孔填充保护层，所述保护层覆盖通孔底部；
对所述停止层进行无图形刻蚀至露出刻蚀停止层；
去除所述通孔中的保护层；
向所述通孔中填充导电材料，去除多余导电材料至露出层间介质层；
对所述硅衬底进行第一次晶圆背面磨削，直至露出停止层；
对所述硅衬底进行第二次晶圆背面磨削，直至露出导电材料，形成硅通孔。
2.如权利要求1所述的硅通孔的形成方法，其特征在于，所述停止层的材质为氮化硅。
3.如权利要求1所述的硅通孔的形成方法，其特征在于，所述覆盖通孔底部停止层的厚度在2000～的范围内。
4.如权利要求1所述的硅通孔的形成方法，其特征在于，所述多余导电材料通过CMP工艺去除。
5.如权利要求1所述的硅通孔的形成方法，其特征在于，所述刻蚀停止层的材质为氮化钛或氮化钽。
6.如权利要求1所述的硅通孔的形成方法，其特征在于，所述覆盖层间介质层的刻蚀停止层的厚度在200～范围内。
7.如权利要求1所述的硅通孔的形成方法，其特征在于，所述保护层的厚度在5～15um的范围内。
8.如权利要求1所述的硅通孔的形成方法，其特征在于，所述保护层的材质为光刻胶或BARC。
9.如权利要求8所述的硅通孔的形成方法，其特征在于，所述保护层通过灰化工艺去除。
10.如权利要求1所述的硅通孔的形成方法，其特征在于，通过含碳和氟的刻蚀气体对所述停止层进行无图形刻蚀。
11.如权利要求1所述的硅通孔的形成方法，其特征在于，所述导电材料的材质为铜或钨。
12.如权利要求1所述的硅通孔的形成方法，其特征在于，所述第一次晶圆背面磨削通过CMP工艺进行。
13.如权利要求1所述的硅通孔的形成方法，其特征在于，所述第二次晶圆背面磨削通过CMP工艺进行。
CN201110338467.3A 2011-10-31 2011-10-31 硅通孔的形成方法 Active CN103094187B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110338467.3A CN103094187B (zh) 2011-10-31 2011-10-31 硅通孔的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110338467.3A CN103094187B (zh) 2011-10-31 2011-10-31 硅通孔的形成方法

Publications (2)

Publication Number Publication Date
CN103094187A CN103094187A (zh) 2013-05-08
CN103094187B true CN103094187B (zh) 2015-01-21

Family

ID=48206601

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110338467.3A Active CN103094187B (zh) 2011-10-31 2011-10-31 硅通孔的形成方法

Country Status (1)

Country Link
CN (1) CN103094187B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107342273B (zh) * 2017-06-26 2020-01-10 华进半导体封装先导技术研发中心有限公司 一种晶圆硅通孔填充方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642081B1 (en) * 2002-04-11 2003-11-04 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
US6734084B1 (en) * 2003-02-04 2004-05-11 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device with recesses using anodic oxide
CN1655334A (zh) * 2004-01-12 2005-08-17 因芬尼昂技术股份公司 接触结构制造方法
CN101527278A (zh) * 2008-03-07 2009-09-09 台湾积体电路制造股份有限公司 通孔制程、半导体元件及形成晶片堆栈的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100042021A (ko) * 2008-10-15 2010-04-23 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642081B1 (en) * 2002-04-11 2003-11-04 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
US6734084B1 (en) * 2003-02-04 2004-05-11 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device with recesses using anodic oxide
CN1655334A (zh) * 2004-01-12 2005-08-17 因芬尼昂技术股份公司 接触结构制造方法
CN101527278A (zh) * 2008-03-07 2009-09-09 台湾积体电路制造股份有限公司 通孔制程、半导体元件及形成晶片堆栈的方法

Also Published As

Publication number Publication date
CN103094187A (zh) 2013-05-08

Similar Documents

Publication Publication Date Title
EP2194574B1 (en) Method for producing interconnect structures for integrated circuits
US9349595B2 (en) Methods of manufacturing semiconductor devices
US8492269B2 (en) Hybrid contact structure with low aspect ratio contacts in a semiconductor device
CN103681390A (zh) 一种基于tsv工艺的晶圆级硅基板制备方法
CN102082114A (zh) 双大马士革结构的形成方法
US20130249047A1 (en) Through silicon via structure and method for fabricating the same
US10410879B2 (en) Uniform back side exposure of through-silicon vias
TW201824496A (zh) 跳孔結構
CN102376641B (zh) 铜填充硅通孔的制作方法
CN104617035A (zh) 半导体器件的形成方法
US9685366B1 (en) Forming chamferless vias using thermally decomposable porefiller
CN103094187B (zh) 硅通孔的形成方法
US20190311948A1 (en) Fully aligned via in ground rule region
US11889772B2 (en) Methods for forming memory devices, and associated devices and systems
US9437550B2 (en) TSV without zero alignment marks
CN103515292B (zh) 半导体结构的形成方法
CN102760691B (zh) 硅通孔的形成方法
US20230081953A1 (en) Decoupled interconnect structures
CN209401619U (zh) 半导体器件
CN103094189B (zh) 硅通孔的形成方法
CN104112702A (zh) 在半导体制造中降低超低k介电层损伤的方法
CN103956333A (zh) 基于中通孔制作方法的tsv、m1、ct金属层一次成型方法
KR100815950B1 (ko) 반도체 소자의 제조 방법
CN111696941A (zh) 半导体结构形成方法及半导体器件
US20230402378A1 (en) High aspect ratio buried power rail metallization

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant