CN111696941A - 半导体结构形成方法及半导体器件 - Google Patents
半导体结构形成方法及半导体器件 Download PDFInfo
- Publication number
- CN111696941A CN111696941A CN201910198405.3A CN201910198405A CN111696941A CN 111696941 A CN111696941 A CN 111696941A CN 201910198405 A CN201910198405 A CN 201910198405A CN 111696941 A CN111696941 A CN 111696941A
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- layer
- semiconductor substrate
- silicon via
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 213
- 238000000034 method Methods 0.000 title claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 137
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 134
- 239000010703 silicon Substances 0.000 claims abstract description 134
- 230000003647 oxidation Effects 0.000 claims abstract description 16
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 329
- 239000002184 metal Substances 0.000 claims description 42
- 229910052751 metal Inorganic materials 0.000 claims description 42
- 230000008569 process Effects 0.000 claims description 23
- 239000010949 copper Substances 0.000 claims description 20
- 239000000126 substance Substances 0.000 claims description 10
- 238000005498 polishing Methods 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 5
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 81
- 241000724291 Tobacco streak virus Species 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 208000024844 Combined immunodeficiency due to Moesin deficiency Diseases 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 208000023677 immunodeficiency 50 Diseases 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本公开提出一种半导体结构形成方法及半导体器件。该方法包括：半导体衬底中形成硅穿孔，其中硅穿孔周围环绕第一介质层，第一介质层内部具有空气间隙，硅穿孔从半导体衬底的第一表面延伸至半导体衬底内部，半导体衬底具有与其第一表面相对设置的第二表面；研磨半导体衬底的第二表面以暴露出硅穿孔的背面且不暴露出第一介质层的底部；在半导体衬底的第二表面和硅穿孔的背面形成第一氧化层；对第一氧化层进行处理以暴露出硅穿孔的背面和对应于第一介质层的底部的半导体衬底的第二表面；在第一氧化层、硅穿孔的背面和对应于第一介质层的底部的半导体衬底的第二表面形成第二介质层；对第二介质层进行处理以暴露出硅穿孔的背面。
Description
技术领域
本公开属于半导体技术领域，具体而言，涉及一种半导体结构形成方法及一种半导体器件。
背景技术
芯片技术进步日新月异，正在向高速化、高集成化、高密度化和高性能化的方向发展。集成电路的特征尺寸的缩小和集成度的提高，意味着单位面积上的晶体管数量倍增，从而增强电路的功能性。然而密集的晶体管工作时，形成了集中的热源，如何疏散热量，有效冷却工作器件成为了一个关键问题，从而具有非逻辑功能的混合芯片的异质集成应运而生，其主要特征是从单核向多核结构转变。推动封装技术朝密度更高的三维封装方向发展，如芯片叠层封装(stacked die package)等。
硅穿孔(Through Silicon Vias，TSV)是通过在芯片和芯片、晶圆和晶圆之间制作垂直导通孔，然后在导通孔内通过电镀等方式沉积导电物质而实现互连的技术。TSV工艺通过在晶圆中形成金属立柱，并配以金属凸点，可以实现晶圆(芯片)之间或芯片与基板间直接的三维互连，这样可以弥补传统半导体芯片二维布线的局限性。这种互连方式与传统的堆叠技术(如键合技术)相比，具有三维方向堆叠密度大、封装后外形尺寸小等优点，从而大大提高芯片的速度并降低功耗。因此，TSV技术已经被广泛认为是继键合、载带焊和倒装芯片之后的第四代封装技术，将逐渐成为高密度封装领域的直流技术。
而这些先进的封装技术要求更薄的芯片，从而超精密磨削作为芯片背面减薄的主要工艺得到广泛应用。芯片背面减薄工艺应用在晶片表面电路制作完成后，对芯片背面硅材料进行磨削减薄(backside grinding)，使其达到所需的厚度。
需要说明的是，在上述背景技术部分发明的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开实施例的目的在于提供一种半导体结构形成方法及半导体器件，进而至少在一定程度上实现具有空气间隙的硅穿孔的背面显露。
本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本公开的一个方面，提供一种半导体结构形成方法，包括：半导体衬底中形成硅穿孔，其中所述硅穿孔周围环绕第一介质层，所述第一介质层内部具有空气间隙，所述硅穿孔从所述半导体衬底的第一表面延伸至半导体衬底内部，所述半导体衬底具有与其第一表面相对设置的第二表面；研磨所述半导体衬底的第二表面以暴露出所述硅穿孔的背面且不暴露出所述第一介质层的底部；在所述半导体衬底的第二表面和所述硅穿孔的背面形成第一氧化层；对所述第一氧化层进行处理以暴露出所述硅穿孔的背面和对应于所述第一介质层的底部的所述半导体衬底的第二表面；在所述第一氧化层、所述硅穿孔的背面和对应于所述第一介质层的底部的所述半导体衬底的第二表面形成第二介质层；对所述第二介质层进行处理以暴露出所述硅穿孔的背面。
根据本公开的一个方面，提供一种半导体结构形成方法，包括：半导体衬底中形成硅穿孔，其中所述硅穿孔周围环绕第一介质层，所述第一介质层内部具有空气间隙，所述硅穿孔从所述半导体衬底的第一表面延伸至半导体衬底内部，所述半导体衬底具有与其第一表面相对设置的第二表面；研磨所述半导体衬底的第二表面以暴露出所述硅穿孔的背面和所述第一介质层的底部且不暴露出所述空气间隙；在所述半导体衬底的第二表面、所述硅穿孔的背面和所述第一介质层的底部形成第一氧化层；对所述第一氧化层进行处理以暴露出所述硅穿孔的背面和所述第一介质层的底部；在所述第一氧化层、所述硅穿孔的背面和所述第一介质层的底部形成第二介质层；对所述第二介质层进行处理以暴露出所述硅穿孔的背面。
根据本公开的一个方面，提供一种半导体器件，所述半导体器件包括至少一个半导体芯片；其中，所述至少一个半导体芯片包括第一半导体芯片，所述第一半导体芯片上设有至少一个硅穿孔；其中，所述至少一个硅穿孔包括第一硅穿孔，所述第一硅穿孔周围环绕第一介质层，所述第一硅穿孔从半导体衬底的第一表面延伸至所述半导体衬底的第二表面，所述半导体衬底的第二表面不暴露出所述第一介质层的底部；所述半导体衬底的第二表面除对应于所述第一介质层的底部以外设有第一氧化层；对应于所述第一介质层的底部的所述半导体衬底的第二表面和所述第一氧化层上设有第二介质层。
根据本公开的一个方面，提供一种半导体器件，所述半导体器件包括至少一个半导体芯片；其中，所述至少一个半导体芯片包括第一半导体芯片，所述第一半导体芯片上设有至少一个硅穿孔；其中，所述至少一个硅穿孔包括第一硅穿孔，所述第一硅穿孔周围环绕第一介质层，所述第一硅穿孔从半导体衬底的第一表面延伸至所述半导体衬底的第二表面，所述半导体衬底的第二表面暴露出所述第一介质层的底部；所述半导体衬底的第二表面设有第一氧化层；所述第一介质层的底部和所述第一氧化层上设有第二介质层。
在本发明的一些实施例所提供的技术方案中，针对环绕硅穿孔的第一介质层内具有空气间隙的半导体结构，一方面，通过在背面研磨时控制研磨工艺，既可以达到暴露硅穿孔的背面的目的，又可以同时达到不暴露第一介质层内的空气间隙的目的；另一方面，还通过在半导体衬底的第二表面上相对于第一介质层的底部的位置形成第二介质层，可以进一步保护第一介质层内的空气间隙不被后续工艺(例如生成与硅穿孔连接的焊盘的工艺)损坏，从而可以达到利用空气间隙以降低硅穿孔间寄生电容的影响的效果。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
通过结合附图考虑以下对本公开的优选实施方式的详细说明，本公开的各种目标、特征和优点将变得更加显而易见。附图仅为本公开的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1示意性示出本公开示例性实施方式中一种半导体结构形成方法的流程图。
图2示出图1中的步骤S140的在一实施例的流程图。
图3示意性示出本公开示例性实施方式中另一种半导体结构形成方法的流程图。
图4-13示意性示出本公开示例性实施方式中一种半导体结构形成方法的示意图。
图14示意性示出本公开示例性实施方式中又一种半导体结构形成方法的流程图。
图15-23示意性示出本公开示例性实施方式中一种半导体结构形成方法的示意图。
图24示意性示出本公开示例性实施方式中一种半导体器件的结构示意图。
图25示意性示出本公开示例性实施方式中另一种半导体器件的结构示意图。
图26示意性示出本公开示例性实施方式中又一种半导体器件的结构示意图。
图27示意性示出本公开示例性实施方式中再一种半导体器件的结构示意图。
图28示意性示出本公开示例性实施方式中再一种半导体器件的结构示意图。
图29示意性示出本公开示例性实施方式中再一种半导体器件的结构示意图。
图30示意性示出本公开示例性实施方式中再一种半导体器件的结构示意图。
图31示意性示出本公开示例性实施方式中再一种半导体器件的结构示意图。
图32示意性示出本公开示例性实施方式中再一种半导体器件的结构示意图。
图33示意性示出本公开示例性实施方式中再一种半导体器件的结构示意图。
具体实施方式
体现本公开特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本公开能够在不同的实施例上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本公开。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，所述附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构、系统和步骤。应理解，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。
在三维芯片(例如，3D DRAM，three-Dimension Dynamic Random Access Memory，即三维动态随机存取存储器)制程技术中，可以利用Air Gap(空气间隙)来降低TSV寄生电容，可以使得TSV的RC delay(RC延时)降低，以此可以改善TSV干扰问题，并且可以提升三维芯片的速度性能，因此，TSV Air Gap是高性能三维芯片中的重要元件与制程，但包括AirGap的TSV背面显露制程需要确保Air Gap不被暴露出来。
图1示意性示出本公开示例性实施方式中一种半导体结构形成方法的流程图。如图1所示，本公开实施例提供的半导体结构形成方法可以包括以下步骤。
在步骤S110中，半导体衬底中形成硅穿孔(TSV)，其中所述硅穿孔周围环绕第一介质层，所述第一介质层内部具有空气间隙(Air Gap)，所述硅穿孔从所述半导体衬底的第一表面延伸至半导体衬底内部，所述半导体衬底具有与其第一表面相对设置的第二表面。
本公开实施例中，所述半导体衬底可以采用硅衬底(Si Substrate)，但本公开并不限定于此，在其他实施例中，可以选择任意一种合适的半导体衬底。
本公开实施例中，TSV周围环绕的第一介质层可以采用氮化硅(SiN)材料制成，但本公开并不限定于此，所述第一介质层可以采用任意一种具有绝缘性质的材料制成，例如还可以采用氧化硅。其中，本公开实施例中，TSV可以是填充了导电物质(例如可以是铜Cu和/或钨Wu等金属或者其他任意的具有导电性质的非金属或者金属化合物)的圆柱体，环绕TSV生成的第一介质层可以是圆环形状，但本公开对TSV和第一介质层的形状并不做限定，例如TSV还可以是截面为正六边形或者正八边形的柱体等，第一介质层还可以是截面为正方形、正六边形或者正八边形的环绕TSV的空心柱体等。
本公开实施例中，TSV外层的绝缘第一介质层可以使用ALD(Atomic layerdeposition，原子层沉积)或者CVD(Chemical Vapor Deposition，化学气相沉积)工艺制成，可以提供所沉积的氧化硅或者氮化硅的覆盖率，但本公开并不限定于此，可以采用任意合适的工艺来生成所述第一介质层。
其中，ALD是一种可以将物质以单原子膜形式一层一层的镀在基底表面的方法。在原子层沉积过程中，新一层原子膜的化学反应是直接与之前一层相关联的，这种方式使每次反应只沉积一层原子。原子层沉积技术采用单原子层逐次沉积，从而使得沉积层具有极均匀的厚度和优异的一致性等。
在示例性实施例中，所述方法还可以包括：提供金属层间介质层(inter metaldielectric，IMD)，所述金属层间介质层位于所述衬底的第一表面上，所述硅穿孔的顶部位于所述金属层间介质层内；在所述硅穿孔和所述第一介质层的顶部形成顶部金属层(topmetal)。
本公开实施例中，所述金属层间介质层可以采用SiO2材料制成，但本公开并不限定于此，可以采用任意一种合适的具有绝缘性质的材料。
在示例性实施例中，所述顶部金属层的半径可以大于或者等于所述硅穿孔的半径与所述第一介质层的厚度之和。
在步骤S120中，研磨所述半导体衬底的第二表面以暴露出所述硅穿孔的背面且不暴露出所述第一介质层的底部；在所述半导体衬底的第二表面和所述硅穿孔的背面形成第一氧化层。
本公开实施例中，若假设TSV采用Cu填充，则可以采用Cu CMP(chemicalmechanical polishing，化学机械抛光)工艺来研磨所述半导体衬底的第二表面，但本公开并不限定于此，在其他实施例中，也可以采用其他研磨方式，只要能够实现减薄所述半导体衬底的第二表面即可。
本公开实施例中，所述第一氧化层可以采用任意形式的具有绝缘性质的氧化物制成，本公开对此不作限定。
在步骤S130中，对所述第一氧化层进行处理以暴露出所述硅穿孔的背面和对应于所述第一介质层的底部的所述半导体衬底的第二表面；在所述第一氧化层、所述硅穿孔的背面和对应于所述第一介质层的底部的所述半导体衬底的第二表面形成第二介质层。
在步骤S140中，对所述第二介质层进行处理以暴露出所述硅穿孔的背面。
在示例性实施例中，所述方法还可以包括：在所述第二介质层上形成导电层，所述导电层与所述硅穿孔的背面连接；对所述导电层采用铜工艺化学机械(Cu CMP)研磨形成焊盘(Bonding pad)。
本公开实施方式提供的半导体结构形成方法，针对环绕硅穿孔的第一介质层内具有空气间隙的半导体结构，一方面，通过在背面研磨时控制研磨工艺，既可以达到暴露硅穿孔的背面的目的，又可以同时达到不暴露第一介质层内的空气间隙的目的；另一方面，还通过在半导体衬底的第二表面上相对于第一介质层的底部的位置形成第二介质层，可以进一步保护第一介质层内的空气间隙不被后续工艺(例如生成与硅穿孔连接的焊盘的工艺)损坏，从而可以达到利用空气间隙以降低硅穿孔间寄生电容的影响的效果。
图2示出图1中的步骤S140的在一实施例的流程图。
如图2所示，上述图1实施例中的步骤S140可以进一步包括以下步骤。
在步骤S141中，在所述第二介质层上形成第二氧化层。
本公开实施例中，所述第二氧化层可以采用任意形式的具有绝缘性质的氧化物制成，本公开对此不作限定。
在步骤S142中，对所述第二介质层和所述第二氧化层进行处理，以暴露出所述硅穿孔的背面且至少部分保留与所述第一介质层的底部相对位置的第二氧化层。
本公开实施方式提供的半导体结构形成方法，不仅在半导体衬底的第二表面上相对于第一介质层的底部的位置形成第二介质层，还进一步第二介质层在相对于第一介质层的底部的位置形成第二氧化层，相当于给第一介质层内的空气间隙加了两层保护层，可以形成双重保障，进而可以进一步包含第一介质层内的空气间隙不被后续工艺损坏。
下面通过图3-13对上述实施例提供的半导体结构形成方法进行举例说明，但并不用于限定本公开的保护范围。
图3示意性示出本公开示例性实施方式中另一种半导体结构形成方法的流程图。下面结合图4-13分别对各个步骤进行说明。
如图3所示，本公开实施例提供的半导体结构形成方法可以包括以下步骤。
在步骤S301中，硅衬底和IMD内形成TSV，TSV周围环绕第一介质层，第一介质层内部具有空气间隙。
参考图4，硅衬底10和IMD 50内形成TSV 20，TSV 20周围环绕第一介质层30，第一介质层30内部具有空气间隙40。TSV 20的背面位于硅衬底10的内部，且TSV 20的背面与硅衬底10的第二表面(这里假设硅衬底10的第二表面为硅衬底10的下表面，下表面也可以称之为背面，硅衬底10的第一表面与其第二表面相对设置，例如这里为硅衬底10的上表面)之间的距离假设为d1，第一介质层30的底部与硅衬底10的第二表面之间的距离假设为d2，其中，d2可以大于或者等于d1，图4实施例中以d2大于d1为例进行举例说明。
在图4的实施例中，TSV 20的顶部位于IMD 50内，其中，TSV 20的顶部和TSV 20的背面为相对设置的两个表面。且TSV 20的顶部距离IMD50的第一表面具有第一距离，在第一介质层30的顶部和TSV 20的顶部进一步可以设置有顶部金属层(top metal，例如图示中的61和62)。
这里假设TSV 20为圆柱体，其半径为R，且假设第一介质层30为圆环形，且厚度为h1，同时假设top metal也为圆柱体，则在图4所示的实施例中，示出了两个TSV，其中左边TSV顶部的顶部金属层61的宽度w1等于TSV 20的直径(2R)与第一介质层30的2倍厚度2h1之和，即w1＝2R+2h1；右边TSV顶部的顶部金属层62的宽度w2大于TSV 20的直径(2R)与第一介质层30的2倍厚度2h1之和，即w2>2R+2h1。但本公开并不限定于此，半导体结构中可以包括一个或者多个TSV，若包括一个TSV，该一个TSV顶部的顶部金属层的宽度可以等于或者大于2R+2h1；若包括多个TSV，可以其中部分TSV顶部的顶部金属层的宽度等于2R+2h1，另一部分TSV顶部的顶部金属层的宽度大于2R+2h1；也可以全部TSV顶部的顶部金属层的宽度等于2R+2h1，还可以全部TSV顶部的顶部金属层的宽度大于2R+2h1。
在步骤S302中，利用Cu CMP对硅衬底进行背面研磨，暴露出TSV的背面且不暴露出第一介质层的底部。
如图5所示，通过控制Cu CMP工艺过程中的研磨厚度，能够暴露出TSV 20的背面，同时不暴露出第一介质层30的底部，即对硅衬底10研磨后，第一介质层30还距离硅衬底10的第二表面具有一定的距离，这样可以确保不会暴露出空气间隙40，例如假设控制研磨厚度等于d1，则第一介质层30距离硅衬底10的第二表面还具有(d2-d1)的距离，即控制研磨厚度大于等于d1且小于等于d2即可。
需要说明的是，虽然图5的实施例中，研磨后第一介质层30还距离硅衬底10的第二表面具有一定的距离，但在其他实施例中，只要不暴露出第一介质层30内的空气间隙40即可，即研磨厚度可以稍微大于d2，只要不暴露出第一介质层30的底部即可。
在步骤S303中，在硅衬底和TSV上进行背面氧化物沉积(Backside oxidedeposition)，形成第一氧化层。
如图6所示，在硅衬底10的第二表面上和TSV 20的背面上第一次沉积氧化物，形成第一氧化层70。
在步骤S304中，在第一氧化层上除TSV和第一介质层相对位置以外的其他位置覆盖一层光刻胶。
如图7所示，在第一氧化层70上除TSV 20的背面和第一介质层30的底部相对位置以外的其他位置覆盖一层光刻胶80。
在步骤S305中，利用光刻胶对第一氧化层进行刻蚀，并去除光刻胶，在第一氧化层上相对TSV和第一介质层的对应位置形成凹穴，以暴露出TSV的背面和对应于第一介质层的底部的硅衬底的第二表面。
如图8所示，通过光刻胶80对第一氧化层70进行刻蚀后，去除光刻胶80，从而可以在第一氧化层70相对于TSV 20的背面和第一介质层30的底部的对应位置形成凹穴，从而使得TSV 20的背面和对应于第一介质层30的底部的硅衬底10的第二表面暴露出来。
在步骤S306中，进行背面SiC/SiOn沉积，形成第二介质层。
如图9所示，在第一氧化层70、对应于第一介质层30的底部的硅衬底10的第二表面和TSV 20的背面沉积SiC/SiOn，其中n为大于等于1的正整数，形成第二介质层90。
在步骤S307中，第二次进行背面氧化物沉积，形成第二氧化层。
如图10所示，在第二介质层90上沉积氧化物，形成第二氧化层100。
在步骤S308中，利用背面氧化物干刻和SiC/SiOn干刻工艺，暴露出TSV的背面，同时在对应于第一介质层的底部的硅衬底的第二表面上形成第二介质层和第二氧化层。
如图11所示，通过对第二氧化层100进行干刻(dry etch)，仅保留其与第一介质层30的底部相对位置的第二氧化层100，其余的第二氧化层100被刻蚀掉了。同时，对与TSV 20的背面相对位置的第二介质层90进行干刻，以暴露出TSV 20的背面。
需要说明的是，在图11所示的实施例中，保留的第二氧化层100的厚度可以小于或者等于第一氧化层70的厚度，本公开对此不作限定。
在步骤S309中，采用背面Cu溅射/Cu电镀工艺，形成导电层。
如图12所示，可以采用Cu Sputter/Cu plating工艺，在第二介质层90、第二氧化层100和TSV 20的背面形成导电层110。
在步骤S310中，采用背面Cu CMP研磨导电层，形成焊盘。
如图13所示，可以采用Cu CMP湮没导电层110，形成焊盘111，其中，焊盘111与TSV20的背面机械兼电气连接。本公开实施例中，由于预先在第一介质层30的底部上形成了第二介质层90和第二氧化层100两层保护层，可以保证在Cu CMP形成焊盘111的过程中，一方面不会暴露出第一介质层30内部的空气间隙40，另一方面还可以防止铜渗入。
图14示意性示出本公开示例性实施方式中又一种半导体结构形成方法的流程图。如图14所示，本公开实施例提供的半导体结构形成方法可以包括以下步骤。
在步骤S1410中，半导体衬底中形成硅穿孔，其中所述硅穿孔周围环绕第一介质层，所述第一介质层内部具有空气间隙，所述硅穿孔从所述半导体衬底的第一表面延伸至半导体衬底内部，所述半导体衬底具有与其第一表面相对设置的第二表面。
在步骤S1420中，研磨所述半导体衬底的第二表面以暴露出所述硅穿孔的背面和所述第一介质层的底部且不暴露出所述空气间隙；在所述半导体衬底的第二表面、所述硅穿孔的背面和所述第一介质层的底部形成第一氧化层。
在步骤S1430中，对所述第一氧化层进行处理以暴露出所述硅穿孔的背面和所述第一介质层的底部；在所述第一氧化层、所述硅穿孔的背面和所述第一介质层的底部形成第二介质层。
在步骤S1440中，对所述第二介质层进行处理以暴露出所述硅穿孔的背面。
下面结合图15-23对上述图14所示的方法进行举例说明，但本公开并不限定于此。
如图15所示，这里还是假设对图4所示的半导体结构中的硅衬底10的第二表面进行研磨(此时图4中的d2可以大于或者等于d1)，通过控制研磨厚度，可以暴露出TSV 20的背面和第一介质层30的底部，同时保证不暴露出第一介质层30内部的空气间隙40。即图15与图5的区别在于，图5实施例中经过背面研磨后，第一介质层30的底部上还有一层硅衬底，而图15实施例中经过背面研磨后，第一介质层30的底部上的硅衬底被研磨掉了。
如图16所示，在硅衬底10的第二表面、TSV 20的背面和第一介质层30的底部上形成第一氧化层70。
如图17所示，在第一氧化层70除对应于TSV 20的背面和第一介质层30的底部以外的背面上覆盖一层光刻胶80。
如图18所示，通过刻蚀工艺并去除光刻胶80，刻蚀掉TSV 20的背面和第一介质层30的底部对应位置的第一氧化层70，保留硅衬底10的第二表面上的第一氧化层70。
如图19所示，在第一氧化层70的背面、TSV 20的背面和第一介质层30的底部上形成第二介质层90。
如图20所示，在第二介质层90上沉积第二氧化层100。
如图21所示，通过干刻工艺刻蚀掉TSV 20的背面上的第二介质层90和第二氧化层100，同时刻蚀掉对应于硅衬底10的第二表面的第二介质层90上的第二氧化层100，并部分保留对应于第一介质层30的底部的第二介质层90上的第二氧化层100。
如图22所示，在第二介质层90、第二氧化层100和TSV 20的背面上进行Cu溅射或者Cu电镀，形成导电层110。
如图23所示，利用Cu CMP进行背面研磨，形成焊盘111。
其中，上述图14-23实施例中未说明的内容，可以参照其他实施例中的内容。
本公开实施例提供的再一种半导体结构形成方法，可以包括：半导体衬底中可以形成多个硅穿孔，每个硅穿孔周围环绕第一介质层，其中部分或者全部第一介质层内部可以具有空气间隙，每个硅穿孔从半导体衬底的第一表面延伸至半导体衬底内部，半导体衬底具有与其第一表面相对设置的第二表面；研磨半导体衬底的第二表面，可以使得暴露出全部硅穿孔的背面，可以暴露出部分硅穿孔的第一介质层的底部，可以不暴露出另一部分硅穿孔的第一介质层的底部，同时不暴露出所有硅穿孔的第一介质层内部的空气间隙。其中，对于不暴露出第一介质层的底部的硅穿孔的后续工艺步骤，可以参照图1-13所示实施例。对于暴露出第一介质层的底部的硅穿孔的后续工艺步骤，可以参照图14-23所示实施例。
进一步的，本公开实施方式还提供了一种半导体器件，所述半导体器件可以包括至少一个半导体芯片；其中，所述至少一个半导体芯片可以包括第一半导体芯片，所述第一半导体芯片上可以设有至少一个硅穿孔；其中，所述至少一个硅穿孔可以包括第一硅穿孔，所述第一硅穿孔周围可以环绕第一介质层，所述第一硅穿孔可以从半导体衬底的第一表面延伸至所述半导体衬底的第二表面，所述半导体衬底的第二表面不暴露出所述第一介质层的底部；所述半导体衬底的第二表面除对应于所述第一介质层的底部以外可以设有第一氧化层；对应于所述第一介质层的底部的所述半导体衬底的第二表面和所述第一氧化层上可以设有第二介质层。
在示例性实施例中，所述第一介质层内部可以具有空气间隙。
在示例性实施例中，在与所述第一介质层的底部相对位置的第二介质层上可以设有第二氧化层。
在示例性实施例中，所述半导体器件还可以包括基板和/或第二半导体芯片，所述第一硅穿孔的背面与焊盘连接，以用于与所述第一半导体芯片相邻的所述基板和/或所述第二半导体芯片实现电连接。
在示例性实施例中，所述第一半导体芯片还可以包括金属层间介质层，所述金属层间介质层可以设于所述半导体衬底的第一表面上，所述硅穿孔的顶部可以位于所述金属层间介质层内且与所述金属层间介质层的第一表面具有第一距离；所述硅穿孔和所述第一介质层的顶部可以设有顶部金属层，所述顶部金属层的厚度可以等于所述第一距离；其中，所述金属层间介质层的第一表面远离所述半导体衬底的第一表面，所述金属层间介质层的第二表面靠近所述半导体衬底的第一表面。
在示例性实施例中，所述顶部金属层的半径可以大于或者等于所述硅穿孔的半径与所述第一介质层的厚度之和。
在示例性实施例中，所述第一半导体芯片可以为DRAM芯片。所述半导体器件可以为3D DRAM，但本公开并不限定于此。
在示例性实施例中，所述第一介质层可以包括氧化硅和/或氮化硅。
在示例性实施例中，所述第二介质层可以包括碳化硅和/或氧化硅。
本公开实施例中，半导体器件的部分结构可以参照图13所示，假设该半导体器件中的一个半导体芯片具有半导体衬底10，半导体衬底10的第一表面上可以设有IMD 50，在半导体衬底10和IMD 50的内部有至少一个TSV(这里以两个TSV为例，但实际上对TSV的数量不进行限定)20，TSV20的周围环绕有第一介质层30，第一介质层30内可以有空气间隙40。
继续参考图13，在TSV 20的顶部和第一介质层30的顶部还可以设有顶部金属层61和62，这里假设顶部金属层61的宽度w1大于62的宽度w2。进一步的，在TSV 20的背面连接焊盘111，在第一介质层30的底部相对的半导体衬底10的第二表面上依次设有第二介质层90和第二氧化层100。进一步的，在半导体衬底10的第二表面除第一介质层30的底部和TSV 20的背面以外的其他位置依次设有第一氧化层70和第二介质层90。
图24示意性示出本公开示例性实施方式中另一种半导体器件的结构示意图。
如图24所示，其与图13所示实施例的不同之处在于，左边和右边两个TSV顶部的顶部金属层61和62的宽度相等，均等于w1，其中w1＝2R+2h1。
图25示意性示出本公开示例性实施方式中另一种半导体器件的结构示意图。
如图25所示，其与图13所示实施例的不同之处在于，左边和右边两个TSV顶部的顶部金属层61和62的宽度相等，均等于w2，其中w2>2R+2h1。
图26示意性示出本公开示例性实施方式中又一种半导体器件的结构示意图。
如图26所示，其与图13所示实施例的不同之处在于，左边和右边的TSV 20的第一介质层30内均没有空气间隙。
图27示意性示出本公开示例性实施方式中再一种半导体器件的结构示意图。
如图27所示，其与图24所示实施例的不同之处在于，左边和右边的TSV 20的第一介质层30内均没有空气间隙。
图28示意性示出本公开示例性实施方式中再一种半导体器件的结构示意图。
如图28所示，其与图25所示实施例的不同之处在于，左边和右边的TSV 20的第一介质层30内均没有空气间隙。
图29示意性示出本公开示例性实施方式中再一种半导体器件的结构示意图。
如图29所示，其与图13所示实施例的不同之处在于，左边的TSV 20的第一介质层30内没有空气间隙，右边的TSV 20的第一介质层30内具有空气间隙40。
图30示意性示出本公开示例性实施方式中再一种半导体器件的结构示意图。
如图30所示，其与图24所示实施例的不同之处在于，左边的TSV 20的第一介质层30内没有空气间隙，右边的TSV 20的第一介质层30内具有空气间隙40。
图31示意性示出本公开示例性实施方式中再一种半导体器件的结构示意图。
如图31所示，其与图25所示实施例的不同之处在于，左边的TSV 20的第一介质层30内没有空气间隙，右边的TSV 20的第一介质层30内具有空气间隙40。
图32示意性示出本公开示例性实施方式中再一种半导体器件的结构示意图。
如图32所示，其与图13所示实施例的不同之处在于，左边的TSV 20的第一介质层30内具有空气间隙40，右边的TSV 20的第一介质层30内没有空气间隙40。
进一步的，本公开实施方式还提供了一种半导体器件，所述半导体器件包括至少一个半导体芯片；其中，所述至少一个半导体芯片包括第一半导体芯片，所述第一半导体芯片上设有至少一个硅穿孔；其中，所述至少一个硅穿孔包括第一硅穿孔，所述第一硅穿孔周围环绕第一介质层，所述第一硅穿孔从半导体衬底的第一表面延伸至所述半导体衬底的第二表面，所述半导体衬底的第二表面暴露出所述第一介质层的底部；所述半导体衬底的第二表面设有第一氧化层；所述第一介质层的底部和所述第一氧化层上设有第二介质层。
本公开实施例中，半导体器件的部分结构可以参照图23所示，其与图13所示实施例的不同之处在于，在第一介质层30的底部上依次设有第二介质层90和第二氧化层100。
图33示意性示出本公开示例性实施方式中再一种半导体器件的结构示意图。
如图33所示，本公开实施例与上述图23实施例的不同之处在于，当半导体衬底10中包括多个硅穿孔时(这里以两个TSV 20为例进行举例说明)，可以部分硅穿孔(例如图33左边的TSV 20)的第一介质层的底部上依次形成有第二介质层90和第二氧化层100，可以另一部分硅穿孔(例如图33右边的TSV 20)的第一介质层的底部对应的半导体衬底10的第二表面上依次形成有第二介质层90和第二氧化层100。
需要说明的是，可以将上述实施例进行任意的组合，例如图33所示的半导体器件中硅穿孔上的顶部金属层的宽度、第一介质层内部是否包括空气间隙等均可以进行任意的组合。
以上详细地描述和/或图示了本公开提出的半导体结构形成方法及半导体器件的示例性实施方式。但本公开的实施方式不限于这里所描述的特定实施方式，相反，每个实施方式的组成部分和/或步骤可与这里所描述的其它组成部分和/或步骤独立和分开使用。一个实施方式的每个组成部分和/或每个步骤也可与其它实施方式的其它组成部分和/或步骤结合使用。在介绍这里所描述和/或图示的要素/组成部分/等时，用语“一个”、“一”和“上述”等用以表示存在一个或多个要素/组成部分/等。术语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。此外，权利要求书及说明书中的术语“第一”和“第二”等仅作为标记使用，不是对其对象的数字限制。
本领域技术人员能够理解，本公开的各个方面可以实现为系统、方法或程序产品。因此，本公开的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。
上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有特定细节中的一个或更多，或者可以采用其它的方法、组件、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本公开的各方面。
Claims (16)
1.一种半导体结构形成方法，其特征在于，包括：
半导体衬底中形成硅穿孔，其中所述硅穿孔周围环绕第一介质层，所述第一介质层内部具有空气间隙，所述硅穿孔从所述半导体衬底的第一表面延伸至半导体衬底内部，所述半导体衬底具有与其第一表面相对设置的第二表面；
研磨所述半导体衬底的第二表面以暴露出所述硅穿孔的背面且不暴露出所述第一介质层的底部；在所述半导体衬底的第二表面和所述硅穿孔的背面形成第一氧化层；
对所述第一氧化层进行处理以暴露出所述硅穿孔的背面和对应于所述第一介质层的底部的所述半导体衬底的第二表面；在所述第一氧化层、所述硅穿孔的背面和对应于所述第一介质层的底部的所述半导体衬底的第二表面形成第二介质层；
对所述第二介质层进行处理以暴露出所述硅穿孔的背面。
2.根据权利要求1所述的半导体结构形成方法，其特征在于，对所述第二介质层进行处理以暴露出所述硅穿孔的背面，包括：
在所述第二介质层上形成第二氧化层；
对所述第二介质层和所述第二氧化层进行处理，以暴露出所述硅穿孔的背面且至少部分保留与所述第一介质层的底部相对位置的第二氧化层。
3.根据权利要求1至2任一项所述的半导体结构形成方法，其特征在于，还包括：
在所述第二介质层上形成导电层，所述导电层与所述硅穿孔的背面连接；
对所述导电层采用铜工艺化学机械研磨形成焊盘。
4.根据权利要求3所述的半导体结构形成方法，其特征在于，还包括：
提供金属层间介质层，位于所述衬底的第一表面上，所述硅穿孔的顶部位于所述金属层间介质层内；
在所述硅穿孔和所述第一介质层的顶部形成顶部金属层。
5.根据权利要求4所述的半导体结构形成方法，其特征在于，所述顶部金属层的半径大于或者等于所述硅穿孔的半径与所述第一介质层的厚度之和。
6.一种半导体结构形成方法，其特征在于，包括：
半导体衬底中形成硅穿孔，其中所述硅穿孔周围环绕第一介质层，所述第一介质层内部具有空气间隙，所述硅穿孔从所述半导体衬底的第一表面延伸至半导体衬底内部，所述半导体衬底具有与其第一表面相对设置的第二表面；
研磨所述半导体衬底的第二表面以暴露出所述硅穿孔的背面和所述第一介质层的底部且不暴露出所述空气间隙；在所述半导体衬底的第二表面、所述硅穿孔的背面和所述第一介质层的底部形成第一氧化层；
对所述第一氧化层进行处理以暴露出所述硅穿孔的背面和所述第一介质层的底部；在所述第一氧化层、所述硅穿孔的背面和所述第一介质层的底部形成第二介质层；
对所述第二介质层进行处理以暴露出所述硅穿孔的背面。
7.一种半导体器件，其特征在于，所述半导体器件包括至少一个半导体芯片；其中，
所述至少一个半导体芯片包括第一半导体芯片，所述第一半导体芯片上设有至少一个硅穿孔；其中，
所述至少一个硅穿孔包括第一硅穿孔，所述第一硅穿孔周围环绕第一介质层，所述第一硅穿孔从半导体衬底的第一表面延伸至所述半导体衬底的第二表面，所述半导体衬底的第二表面不暴露出所述第一介质层的底部；
所述半导体衬底的第二表面除对应于所述第一介质层的底部以外设有第一氧化层；
对应于所述第一介质层的底部的所述半导体衬底的第二表面和所述第一氧化层上设有第二介质层。
8.根据权利要求7所述的半导体器件，其特征在于，所述第一介质层内部具有空气间隙。
9.根据权利要求7所述的半导体器件，其特征在于，在与所述第一介质层的底部相对位置的第二介质层上设有第二氧化层。
10.根据权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括基板和/或第二半导体芯片，所述第一硅穿孔的背面与焊盘连接，以用于与所述第一半导体芯片相邻的所述基板和/或所述第二半导体芯片实现电连接。
11.根据权利要求7所述的半导体器件，其特征在于，所述第一半导体芯片还包括金属层间介质层，所述金属层间介质层设于所述半导体衬底的第一表面上，所述硅穿孔的顶部位于所述金属层间介质层内且与所述金属层间介质层的第一表面具有第一距离；
所述硅穿孔和所述第一介质层的顶部设有顶部金属层，所述顶部金属层的厚度等于所述第一距离；
其中，所述金属层间介质层的第一表面远离所述半导体衬底的第一表面，所述金属层间介质层的第二表面靠近所述半导体衬底的第一表面。
12.根据权利要求11所述的半导体器件，其特征在于，所述顶部金属层的半径大于或者等于所述硅穿孔的半径与所述第一介质层的厚度之和。
13.根据权利要求11所述的半导体器件，其特征在于，所述第一半导体芯片为DRAM芯片。
14.根据权利要求7所述的半导体器件，其特征在于，所述第一介质层包括氧化硅和/或氮化硅。
15.根据权利要求7所述的半导体器件，其特征在于，所述第二介质层包括碳化硅和/或氧化硅。
16.一种半导体器件，其特征在于，所述半导体器件包括至少一个半导体芯片；其中，
所述至少一个半导体芯片包括第一半导体芯片，所述第一半导体芯片上设有至少一个硅穿孔；其中，
所述至少一个硅穿孔包括第一硅穿孔，所述第一硅穿孔周围环绕第一介质层，所述第一硅穿孔从半导体衬底的第一表面延伸至所述半导体衬底的第二表面，所述半导体衬底的第二表面暴露出所述第一介质层的底部；
所述半导体衬底的第二表面设有第一氧化层；
所述第一介质层的底部和所述第一氧化层上设有第二介质层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910198405.3A CN111696941A (zh) | 2019-03-15 | 2019-03-15 | 半导体结构形成方法及半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910198405.3A CN111696941A (zh) | 2019-03-15 | 2019-03-15 | 半导体结构形成方法及半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111696941A true CN111696941A (zh) | 2020-09-22 |
Family
ID=72475355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910198405.3A Pending CN111696941A (zh) | 2019-03-15 | 2019-03-15 | 半导体结构形成方法及半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111696941A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114496824A (zh) * | 2020-10-23 | 2022-05-13 | 长鑫存储技术有限公司 | 裸片取出方法 |
-
2019
- 2019-03-15 CN CN201910198405.3A patent/CN111696941A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114496824A (zh) * | 2020-10-23 | 2022-05-13 | 长鑫存储技术有限公司 | 裸片取出方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101771020B (zh) | 具有圆齿状侧壁的穿透硅通孔 | |
| US8836085B2 (en) | Cost-effective TSV formation | |
| US10396013B2 (en) | Advanced through substrate via metallization in three dimensional semiconductor integration | |
| KR20150073930A (ko) | 초박형 유전층을 갖는 범프리스 빌드업 층(bbul) 반도체 패키지 및 반도체 장치 | |
| US10692733B2 (en) | Uniform back side exposure of through-silicon vias | |
| CN115602643A (zh) | 散热结构、散热结构的形成方法及半导体结构 | |
| US11605612B2 (en) | Method of manufacturing semiconductor package | |
| US9786605B1 (en) | Advanced through substrate via metallization in three dimensional semiconductor integration | |
| CN111696941A (zh) | 半导体结构形成方法及半导体器件 | |
| US9012324B2 (en) | Through silicon via process | |
| CN209401619U (zh) | 半导体器件 | |
| US8563432B2 (en) | Method for forming through silicon via structure | |
| US11322458B2 (en) | Semiconductor structure including a first substrate and a second substrate and a buffer structure in the second substrate | |
| US11004741B2 (en) | Profile of through via protrusion in 3DIC interconnect | |
| CN115706080A (zh) | 一种半导体结构及其制造方法 | |
| US20220102244A1 (en) | Semiconductor device and method of manufacturing thereof | |
| CN103094187B (zh) | 硅通孔的形成方法 | |
| CN209896057U (zh) | 半导体结构 | |
| CN116344438A (zh) | 封装方法及封装结构 | |
| CN117766494A (zh) | 半导体芯片、晶圆及其制造方法、封装结构及封装方法 | |
| CN117410278A (zh) | 半导体晶粒封装及其形成方法 | |
| WO2020081006A1 (en) | Stacked arrangement and method of forming the same | |
| CN115224002A (zh) | 用于半导体装置组合件的半导体裸片边缘保护和相关联系统和方法 | |
| CN116913876A (zh) | 封装结构、半导体器件及其制造方法 | |
| KR20120120776A (ko) | 관통실리콘비아를 구비한 반도체 패키지 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |